JPH0785662A - ダイナミック形半導体記憶装置 - Google Patents
ダイナミック形半導体記憶装置Info
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- JPH0785662A JPH0785662A JP5187028A JP18702893A JPH0785662A JP H0785662 A JPH0785662 A JP H0785662A JP 5187028 A JP5187028 A JP 5187028A JP 18702893 A JP18702893 A JP 18702893A JP H0785662 A JPH0785662 A JP H0785662A
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 230000015654 memory Effects 0.000 claims abstract description 49
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 4
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004335 scaling law Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 低製造コスト、低消費電力、高信頼性のＤＲ
ＡＭを提供すること。 【構成】 ワード線ＷＬi は非選択時には０Ｖ、選択時
にはＶCC＋αとなる。選択モード時に、ビット線Ｂ
Ｌj 、ＢＬj' の低電位側ビット線ＢＬj のローレベル
を０Ｖより高いＶREF とした。この結果、非選択メモリ
セルのトランジスタの実効ゲート電圧は負となる。
ＡＭを提供すること。 【構成】 ワード線ＷＬi は非選択時には０Ｖ、選択時
にはＶCC＋αとなる。選択モード時に、ビット線Ｂ
Ｌj 、ＢＬj' の低電位側ビット線ＢＬj のローレベル
を０Ｖより高いＶREF とした。この結果、非選択メモリ
セルのトランジスタの実効ゲート電圧は負となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特に、
ダイナミック形ランダムアクセスメモリ（ＤＲＡＭ）に
関する。
ダイナミック形ランダムアクセスメモリ（ＤＲＡＭ）に
関する。
【０００２】
【従来の技術】半導体メモリの大容量化は２倍／３年の
割合で進み、学会では既に６４ＭビットＤＲＡＭの発表
が行われ、市場にサンプルが出回ろうとしている。この
ような大容量化を実現させているのはスケーリング則に
基づく素子の微細化であり、それを実現する加工技術の
進歩である。
割合で進み、学会では既に６４ＭビットＤＲＡＭの発表
が行われ、市場にサンプルが出回ろうとしている。この
ような大容量化を実現させているのはスケーリング則に
基づく素子の微細化であり、それを実現する加工技術の
進歩である。
【０００３】スケーリング則では素子の物理的な寸法を
縮小するとともに、印加される電圧もスケーリングして
低下させなければならない。ところで、ＬＳＩは長い間
５Ｖの単一電源を標準の外部電源として用いており、電
源電圧は変えていない。これはＬＳＩの応用を考える
と、全てのＬＳＩが同一の電源を使用できることが望ま
しく、素子の物理的、信頼性的な限界に対してまだ余裕
があったからである。しかし、１６ＭビットＤＲＡＭの
世代ではこの余裕がなくなり、外部電圧は５Ｖに保たれ
たもののＬＳＩ内部においてこの電圧を低下させて動作
させている。また、６４ＭビットＤＲＡＭの世代では外
部電圧自体を５Ｖから３．３Ｖに下げることが決定され
ている。いずれにしても、ＬＳＩ内部においては、電源
電圧は低下している。
縮小するとともに、印加される電圧もスケーリングして
低下させなければならない。ところで、ＬＳＩは長い間
５Ｖの単一電源を標準の外部電源として用いており、電
源電圧は変えていない。これはＬＳＩの応用を考える
と、全てのＬＳＩが同一の電源を使用できることが望ま
しく、素子の物理的、信頼性的な限界に対してまだ余裕
があったからである。しかし、１６ＭビットＤＲＡＭの
世代ではこの余裕がなくなり、外部電圧は５Ｖに保たれ
たもののＬＳＩ内部においてこの電圧を低下させて動作
させている。また、６４ＭビットＤＲＡＭの世代では外
部電圧自体を５Ｖから３．３Ｖに下げることが決定され
ている。いずれにしても、ＬＳＩ内部においては、電源
電圧は低下している。
【０００４】他方、これまでＤＲＡＭは高集積化と同時
に高速動作も実現してきている。動作の高速化は主とし
てトランジスタの能力が向上したために実現されてきた
が、上述の電源電圧の低下によってそれが困難になって
きている。トランジスタそのものは微細化が進むため、
同じ電圧で比較すれば、前世代のトランジスタよりも電
流駆動能力は向上している。しかし、印加される電圧も
低下するため、実動作上の電流駆動能力は低下してしま
うことがある。
に高速動作も実現してきている。動作の高速化は主とし
てトランジスタの能力が向上したために実現されてきた
が、上述の電源電圧の低下によってそれが困難になって
きている。トランジスタそのものは微細化が進むため、
同じ電圧で比較すれば、前世代のトランジスタよりも電
流駆動能力は向上している。しかし、印加される電圧も
低下するため、実動作上の電流駆動能力は低下してしま
うことがある。
【０００５】上述の電源電圧の低下による電流駆動能力
低下を補うため、ＭＯＳトランジスタのスレッショルド
電圧は世代ごとに徐々に低下してきている。しかし、Ｄ
ＲＡＭのメモリセル部のゲートとなるメモリセルトラン
ジスタのスレッショルド電圧を低下させることはできな
い。ＤＲＡＭのメモリセルは蓄積容量の電荷の有無によ
って情報を蓄積するため、可能な限り多くの電荷を蓄積
する必要があるからである。また、蓄積された電荷を保
持するため、リーク電流には十分注意を払う必要があ
る。ここで問題となるのがトランジスタのリーク電流で
ある。ＭＯＳトランジスタはそのゲートに加わる電圧が
スレッショルド電圧以下であればオフするが、全く電流
が流れなくなるわけでなく、サブスレッショルド領域と
呼ばれる動作領域に入り、電流は流れ続けている。
低下を補うため、ＭＯＳトランジスタのスレッショルド
電圧は世代ごとに徐々に低下してきている。しかし、Ｄ
ＲＡＭのメモリセル部のゲートとなるメモリセルトラン
ジスタのスレッショルド電圧を低下させることはできな
い。ＤＲＡＭのメモリセルは蓄積容量の電荷の有無によ
って情報を蓄積するため、可能な限り多くの電荷を蓄積
する必要があるからである。また、蓄積された電荷を保
持するため、リーク電流には十分注意を払う必要があ
る。ここで問題となるのがトランジスタのリーク電流で
ある。ＭＯＳトランジスタはそのゲートに加わる電圧が
スレッショルド電圧以下であればオフするが、全く電流
が流れなくなるわけでなく、サブスレッショルド領域と
呼ばれる動作領域に入り、電流は流れ続けている。
【０００６】図７は従来のダイナミック形半導体記憶装
置を示す回路図である。すなわち、ワード線ＷＬi とビ
ット線ＢＬj あるいはその相補的なＢＬj' との交差点
に、トランジスタＱij及びキャパシタＣijよりなるメモ
リセルが設けられている。トランジスタＱijのソースは
ビット線ＢＬj に接続され、ゲートはワード線ＷＬiに
接続されている。また、トランジスタＱijのドレインは
キャパシタＣijの−電極に接続され、他方、キャパシタ
Ｃijの対向電極には一定の電圧たとえば電源電圧ＶCCの
１／２が印加されている。情報はキャパシタＣijに電荷
の有無として蓄積され、たとえば、情報に応じてノード
Ｎijの電圧は０Ｖ（"０")、ＶCC（"１")となる。
置を示す回路図である。すなわち、ワード線ＷＬi とビ
ット線ＢＬj あるいはその相補的なＢＬj' との交差点
に、トランジスタＱij及びキャパシタＣijよりなるメモ
リセルが設けられている。トランジスタＱijのソースは
ビット線ＢＬj に接続され、ゲートはワード線ＷＬiに
接続されている。また、トランジスタＱijのドレインは
キャパシタＣijの−電極に接続され、他方、キャパシタ
Ｃijの対向電極には一定の電圧たとえば電源電圧ＶCCの
１／２が印加されている。情報はキャパシタＣijに電荷
の有無として蓄積され、たとえば、情報に応じてノード
Ｎijの電圧は０Ｖ（"０")、ＶCC（"１")となる。
【０００７】ビット線ＢＬj 、ＢＬj' はセンスアンプ
ＳＡj に接続されている。このセンスアンプＳＡj は、
高電位側電源線φSPに接続されたＰチャネルＭＯＳトラ
ンジスタＱP1、ＱP2及び低電位側電源線φSNに接続され
たＮチャネルＭＯＳトランジスタＱN1、ＱN2よりなる。
電源線φSPはＰチャネルＭＯＳトランジスタＱSPが活性
化信号φS' によってオンとされたときにＶCCとなる。
他方、電源線φSNはＮチャネルトランジスタＱSNが活性
化信号φS（φS' と逆相信号) によってオンとされたと
きに接地電位ＧＮＤとなる。
ＳＡj に接続されている。このセンスアンプＳＡj は、
高電位側電源線φSPに接続されたＰチャネルＭＯＳトラ
ンジスタＱP1、ＱP2及び低電位側電源線φSNに接続され
たＮチャネルＭＯＳトランジスタＱN1、ＱN2よりなる。
電源線φSPはＰチャネルＭＯＳトランジスタＱSPが活性
化信号φS' によってオンとされたときにＶCCとなる。
他方、電源線φSNはＮチャネルトランジスタＱSNが活性
化信号φS（φS' と逆相信号) によってオンとされたと
きに接地電位ＧＮＤとなる。
【０００８】次に、図７のタイミング図を参照して図６
の回路の動作を説明する。ビット線ＢＬj 、ＢＬj'
は、スタンバイ状態では、図示しないプリチャージ手段
によって電源電圧ＶCCの１／２にプリチャージされてい
る。時刻ｔ0 において、外部クロック信号ＲＡＳ'(ＲＡ
Ｓの逆相信号）ローレベルとなると、選択モードとな
り、内部回路が動作してアドレス信号を取り込み、選択
ワード線たとえばＷＬi の電位を上昇させる。この結
果、メモリセルトランジスタＱijがオンとなってノード
Ｎijの蓄積電荷はメモリセルキャパシタＣijの容量とビ
ット線ＢＬj の容量との間で容量分割され、ビット線Ｂ
Ｌj 、ＢＬj' 間の電位差ΔＶとなって現れる。なお、
この場合、ノードＮijの蓄積電荷は０（＝"０")と仮定
する。この時の電位差ΔＶは、メモリセルキャパシタＣ
ijとビット線ＢＬj との容量比が大きいために１００ｍ
Ｖ程度と微小である。
の回路の動作を説明する。ビット線ＢＬj 、ＢＬj'
は、スタンバイ状態では、図示しないプリチャージ手段
によって電源電圧ＶCCの１／２にプリチャージされてい
る。時刻ｔ0 において、外部クロック信号ＲＡＳ'(ＲＡ
Ｓの逆相信号）ローレベルとなると、選択モードとな
り、内部回路が動作してアドレス信号を取り込み、選択
ワード線たとえばＷＬi の電位を上昇させる。この結
果、メモリセルトランジスタＱijがオンとなってノード
Ｎijの蓄積電荷はメモリセルキャパシタＣijの容量とビ
ット線ＢＬj の容量との間で容量分割され、ビット線Ｂ
Ｌj 、ＢＬj' 間の電位差ΔＶとなって現れる。なお、
この場合、ノードＮijの蓄積電荷は０（＝"０")と仮定
する。この時の電位差ΔＶは、メモリセルキャパシタＣ
ijとビット線ＢＬj との容量比が大きいために１００ｍ
Ｖ程度と微小である。
【０００９】時刻ｔ1 では、活性化信号φS' 、φS に
よってトランジスタＱSP、ＱSNがオンとされてセンスモ
ードに移る。つまり、センスアンプＳＡj は電源線
φSP、φSNがそれぞれＶCC、０Ｖ（ＧＮＤ）となること
によって活性化される。この結果、ビット線ＢＬj 、Ｂ
Ｌj' のうち低電位側のビット線ＢＬj を０Ｖとし、高
電位側のビット線ＢＬj' をＶCCとし、センス動作と同
時にリフレッシュ動作も行う。外部クロック信号ＲＡ
Ｓ' のハイレベルによって時刻ｔ2 においてスタンバイ
モードに戻る。
よってトランジスタＱSP、ＱSNがオンとされてセンスモ
ードに移る。つまり、センスアンプＳＡj は電源線
φSP、φSNがそれぞれＶCC、０Ｖ（ＧＮＤ）となること
によって活性化される。この結果、ビット線ＢＬj 、Ｂ
Ｌj' のうち低電位側のビット線ＢＬj を０Ｖとし、高
電位側のビット線ＢＬj' をＶCCとし、センス動作と同
時にリフレッシュ動作も行う。外部クロック信号ＲＡ
Ｓ' のハイレベルによって時刻ｔ2 においてスタンバイ
モードに戻る。
【００１０】
【発明が解決しようとしている課題】上述のごとく、セ
ンスモードにおいては、ビット線対の一方（たとえばＢ
Ｌj) の電位は０Ｖとなる。これは選択ワード線ＷＬi
に接続されたメモリセルでは問題がないが、同一ビット
線ＢＬj に接続されかつ非選択ワード線に接続されたメ
モリセルにおいては、蓄積電荷の高電圧（たとえば
ＶCC）の保持には問題である。つまり、この非選択メモ
リセルにおけるメモリセルトランジスタのゲート及びソ
ースには０Ｖが印加されており、蓄積電荷によるサブス
レッショルドリーク電流がビット線ＢＬj に流れ出し、
蓄積電荷が減少するからである。
ンスモードにおいては、ビット線対の一方（たとえばＢ
Ｌj) の電位は０Ｖとなる。これは選択ワード線ＷＬi
に接続されたメモリセルでは問題がないが、同一ビット
線ＢＬj に接続されかつ非選択ワード線に接続されたメ
モリセルにおいては、蓄積電荷の高電圧（たとえば
ＶCC）の保持には問題である。つまり、この非選択メモ
リセルにおけるメモリセルトランジスタのゲート及びソ
ースには０Ｖが印加されており、蓄積電荷によるサブス
レッショルドリーク電流がビット線ＢＬj に流れ出し、
蓄積電荷が減少するからである。
【００１１】図９はチャンネル幅１μｍのＭＯＳトラン
ジスタのサブスレッショルド電流特性を示す。横軸はゲ
ート電圧で、縦軸はドレイン電流となっている。通常、
スレッショルド電圧はチャンネル幅１μｍ当たり１ｘ１
０-7Ａの電流が流れるゲート電圧と定義されている。図
９に示すトランジスタ高速動作を要求される周辺回路に
用いるもので、スレッショルド電圧は０．５Ｖに設定し
ている。スレッショルド電圧以下のサブスレッショルド
領域での電流はスイング係数によって表される。この係
数は通常８０ｍＶ／ＤＥＣＡＤＥ程度で、ゲート電圧が
８０ｍＶ低下すると電流値は一桁低下する。従って、情
報を保持する場合に無視できるリーク電流である１ｘ１
０-16Ａを実現するには、このトランジスタではゲート
電圧を−０．２２Ｖ以下にする必要がある。ところが、
上述の非選択メモリセルに印加されるゲート電圧は０Ｖ
であるから、情報は保持できないことになってしまう。
ジスタのサブスレッショルド電流特性を示す。横軸はゲ
ート電圧で、縦軸はドレイン電流となっている。通常、
スレッショルド電圧はチャンネル幅１μｍ当たり１ｘ１
０-7Ａの電流が流れるゲート電圧と定義されている。図
９に示すトランジスタ高速動作を要求される周辺回路に
用いるもので、スレッショルド電圧は０．５Ｖに設定し
ている。スレッショルド電圧以下のサブスレッショルド
領域での電流はスイング係数によって表される。この係
数は通常８０ｍＶ／ＤＥＣＡＤＥ程度で、ゲート電圧が
８０ｍＶ低下すると電流値は一桁低下する。従って、情
報を保持する場合に無視できるリーク電流である１ｘ１
０-16Ａを実現するには、このトランジスタではゲート
電圧を−０．２２Ｖ以下にする必要がある。ところが、
上述の非選択メモリセルに印加されるゲート電圧は０Ｖ
であるから、情報は保持できないことになってしまう。
【００１２】従って、周辺回路に用いるトランジスタを
そのままメモリセルに使うことはできず、メモリセルに
はより高いスレッショルド電圧を持つトランジスタが必
要となる。このため、製造工程の中で、周辺回路或いは
メモリセルのみにスレッショルド電圧制御用のイオン注
入を別途行い、２種類のトランジスタを実現している。
この結果、製造工程数が増加し、製造コストが上昇する
という課題があった。一方、メモリセルへの情報の書込
みの場合には、蓄積容量に可能な限り多くの電荷を蓄積
する必要がある。このため、選択時のゲート電圧はメモ
リセルトランジスタのスレッショルド電圧の影響を受け
ないように充分に高くする必要がある。たとえば３．３
Ｖの電圧を書き込むためには、ゲートに４．５Ｖ程度以
上の電圧を印加する必要がある。この電圧は外部から供
給される電源電圧よりも高いため、内部で昇圧して高電
圧を作り出し、ワード線の駆動回路に供給することにな
る。この結果、消費電力の増大を招き、また、高電圧が
印加されるため、トランジスタのゲート酸化膜の信頼性
を低下させるという課題もあった。
そのままメモリセルに使うことはできず、メモリセルに
はより高いスレッショルド電圧を持つトランジスタが必
要となる。このため、製造工程の中で、周辺回路或いは
メモリセルのみにスレッショルド電圧制御用のイオン注
入を別途行い、２種類のトランジスタを実現している。
この結果、製造工程数が増加し、製造コストが上昇する
という課題があった。一方、メモリセルへの情報の書込
みの場合には、蓄積容量に可能な限り多くの電荷を蓄積
する必要がある。このため、選択時のゲート電圧はメモ
リセルトランジスタのスレッショルド電圧の影響を受け
ないように充分に高くする必要がある。たとえば３．３
Ｖの電圧を書き込むためには、ゲートに４．５Ｖ程度以
上の電圧を印加する必要がある。この電圧は外部から供
給される電源電圧よりも高いため、内部で昇圧して高電
圧を作り出し、ワード線の駆動回路に供給することにな
る。この結果、消費電力の増大を招き、また、高電圧が
印加されるため、トランジスタのゲート酸化膜の信頼性
を低下させるという課題もあった。
【００１３】従って、本発明の目的は、製造コストを低
減し、消費電力を低減し、信頼性を向上させたダイナミ
ック形半導体記憶装置を提供することにある。
減し、消費電力を低減し、信頼性を向上させたダイナミ
ック形半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、ダイナミック形半導体記憶装置におい
て、非選択時のワード線のローレベルの電源電圧（たと
えば接地電位）よりビット線の駆動時つまりセンスモー
ド時のローレベルを高くした。
めに本発明は、ダイナミック形半導体記憶装置におい
て、非選択時のワード線のローレベルの電源電圧（たと
えば接地電位）よりビット線の駆動時つまりセンスモー
ド時のローレベルを高くした。
【００１５】
【作用】非選択ワード線の電位（たとえば接地電位）で
ある非選択メモリセルのトランジスタのゲート電圧はセ
ンスモード時のソース電圧より低くなる。従って、相対
的なゲート電圧は低下して負となる。この結果、サブス
レッショルドリーク電流が低下する。逆に、メモリセル
トランジスタのスレッショルド電圧を低くしても、蓄積
電荷のホールド特性は悪化しない。
ある非選択メモリセルのトランジスタのゲート電圧はセ
ンスモード時のソース電圧より低くなる。従って、相対
的なゲート電圧は低下して負となる。この結果、サブス
レッショルドリーク電流が低下する。逆に、メモリセル
トランジスタのスレッショルド電圧を低くしても、蓄積
電荷のホールド特性は悪化しない。
【００１６】
【実施例】図１は本発明に係るダイナミック形半導体記
憶装置の第１の実施例を示す回路図である。図１におい
ては、図７の構成要素に対して、電圧ＶREF をＮチャネ
ルＭＯＳトランジスタＱSNのソースに供給するための電
圧バッファＢＵＦが付加されている。電圧ＶREF は一定
電圧たとえば０．５Ｖである。この電圧ＶREF は、たと
えば図２の（Ａ）に示すように、ドレイン−ゲート接続
されたＮチャネルＭＯＳトランジスタつまりダイオード
Ｄ1 のスレッショルド電圧を０．５Ｖとして得られる。
また、図２の（Ｂ）に示すように、任意のスレッショル
ド電圧を有するドレイン−ゲート接続されたＮチャネル
ＭＯＳトランジスタを多段に接続して０．５Ｖを超える
一定電圧を得、これを抵抗Ｒ1,Ｒ2,Ｒ3,Ｒ4 によって分
圧して０．５Ｖを得る。この場合、抵抗Ｒ1,Ｒ2,Ｒ3,Ｒ
4 による分圧比をヒューズＦ1,Ｆ2 をトリミングするこ
とによって調整する。図２の（Ｂ）の回路は、図２の
（Ａ）の回路に比較して、スレッショルド電圧の種類を
増加しない点で有利である。
憶装置の第１の実施例を示す回路図である。図１におい
ては、図７の構成要素に対して、電圧ＶREF をＮチャネ
ルＭＯＳトランジスタＱSNのソースに供給するための電
圧バッファＢＵＦが付加されている。電圧ＶREF は一定
電圧たとえば０．５Ｖである。この電圧ＶREF は、たと
えば図２の（Ａ）に示すように、ドレイン−ゲート接続
されたＮチャネルＭＯＳトランジスタつまりダイオード
Ｄ1 のスレッショルド電圧を０．５Ｖとして得られる。
また、図２の（Ｂ）に示すように、任意のスレッショル
ド電圧を有するドレイン−ゲート接続されたＮチャネル
ＭＯＳトランジスタを多段に接続して０．５Ｖを超える
一定電圧を得、これを抵抗Ｒ1,Ｒ2,Ｒ3,Ｒ4 によって分
圧して０．５Ｖを得る。この場合、抵抗Ｒ1,Ｒ2,Ｒ3,Ｒ
4 による分圧比をヒューズＦ1,Ｆ2 をトリミングするこ
とによって調整する。図２の（Ｂ）の回路は、図２の
（Ａ）の回路に比較して、スレッショルド電圧の種類を
増加しない点で有利である。
【００１７】図１の回路動作は、図３に示すように、セ
ンスモード時に活性化信号φ'S 、φS によってトラン
ジスタＱSP、ＱSNがオンとされると、センスアンプＳＡ
j の電源線φSPはＶCCとなるが、電源線φSNは接地電位
とならず途中のレベルＶREFとなる。この結果、ビット
線ＢＬj 、ＢＬj' のうち低電位側のビット線ＢＬjも、
接地電位まで下がらず途中の電位ＶREF のレベルとな
る。
ンスモード時に活性化信号φ'S 、φS によってトラン
ジスタＱSP、ＱSNがオンとされると、センスアンプＳＡ
j の電源線φSPはＶCCとなるが、電源線φSNは接地電位
とならず途中のレベルＶREFとなる。この結果、ビット
線ＢＬj 、ＢＬj' のうち低電位側のビット線ＢＬjも、
接地電位まで下がらず途中の電位ＶREF のレベルとな
る。
【００１８】ここで、ビット線のセンスモード時のロー
レベル電位ＶREF とスレッショルド電圧Ｖthとの関係を
述べる。上述のように無視できるサブスレッショルドリ
ーク電流は１ｘ１０-16Ａ程度である。この値はトラン
ジスタのスレッショルド電圧Ｖthより０．７２Ｖ低いゲ
ート電圧の時に達成される。従って、周辺回路と同じ
０．５Ｖのスレッショルド電圧のトランジスタをセルに
用いる場合にはこの差分の０．２２Ｖビット線電位を高
くすればよい。実際には製造上のスレッショルド電圧の
ばらつき、回路動作中のノイズによる非選択ワード線の
浮き等を考慮して、上述の例のごとく、０．５Ｖ程度に
設定するのが適当である。上述の説明には周辺回路用ト
ランジスタのスレッショルド電圧が０．５Ｖの場合を例
にしたが、実際の製品ではスレッショルド電圧Ｖthの設
定は様々であり、また、メモリセルトランジスタもその
ゲート長等の違いによって、周辺回路とは異なった値の
スレッショルド電圧を有する。さらに、サブスレッショ
ルド特性を示すスイング係数もトランジスタ構造、基板
濃度等様々な要因で変化する。従って、ビット線のセン
スモード時のローレベル電圧の設定はこれらを考慮して
最適値を決定すべきもので、ＭＯＳトランジスタの一般
的特性から考えると、およそ０．２Ｖから０．７Ｖ程度
が適当と考えられる。
レベル電位ＶREF とスレッショルド電圧Ｖthとの関係を
述べる。上述のように無視できるサブスレッショルドリ
ーク電流は１ｘ１０-16Ａ程度である。この値はトラン
ジスタのスレッショルド電圧Ｖthより０．７２Ｖ低いゲ
ート電圧の時に達成される。従って、周辺回路と同じ
０．５Ｖのスレッショルド電圧のトランジスタをセルに
用いる場合にはこの差分の０．２２Ｖビット線電位を高
くすればよい。実際には製造上のスレッショルド電圧の
ばらつき、回路動作中のノイズによる非選択ワード線の
浮き等を考慮して、上述の例のごとく、０．５Ｖ程度に
設定するのが適当である。上述の説明には周辺回路用ト
ランジスタのスレッショルド電圧が０．５Ｖの場合を例
にしたが、実際の製品ではスレッショルド電圧Ｖthの設
定は様々であり、また、メモリセルトランジスタもその
ゲート長等の違いによって、周辺回路とは異なった値の
スレッショルド電圧を有する。さらに、サブスレッショ
ルド特性を示すスイング係数もトランジスタ構造、基板
濃度等様々な要因で変化する。従って、ビット線のセン
スモード時のローレベル電圧の設定はこれらを考慮して
最適値を決定すべきもので、ＭＯＳトランジスタの一般
的特性から考えると、およそ０．２Ｖから０．７Ｖ程度
が適当と考えられる。
【００１９】このように、メモリセルの保持特性に注目
すると、ビット線のセンスモード時のローレベル電位は
０．２Ｖから０．７Ｖが適当な値となるが、ビット線電
位をより高く設定すれば、ワード線昇圧に対して有利な
設計が可能となる。ワード線の昇圧電位は書込み電圧に
対して、スレッショルド電圧の２倍程度のマージンが必
要である。従って、従来方式でスレッショルド電圧０．
９Ｖのトランジスタを用いる場合には、３．３Ｖを書き
込むためにワード線は３．３＋０．９×２＝５．１Ｖに
昇圧する必要がある。この時、ゲート酸化膜に加わる電
界はゲート酸化膜厚を１００Åとして、５ＭＶ／ｃｍ以
上になる。一方、本発明に従ってスレッショルド電圧
０．５Ｖのトランジスタを用いれば、電界は４．３ＭＶ
／ｃｍと２０％近く緩和される。さらに、ビット線のセ
ンスモード時のローレベル電圧を１．０Ｖ以上に高く設
定すれば、スレッショルド電圧が０．０Ｖ以下のデプレ
ッション形トランジスタをメモリセルに用いることが可
能となる。この場合には、ワード線の昇圧は不要とな
り、電界は３０％以上緩和され、さらにワード線昇圧回
路の消費電力も削減することができる。
すると、ビット線のセンスモード時のローレベル電位は
０．２Ｖから０．７Ｖが適当な値となるが、ビット線電
位をより高く設定すれば、ワード線昇圧に対して有利な
設計が可能となる。ワード線の昇圧電位は書込み電圧に
対して、スレッショルド電圧の２倍程度のマージンが必
要である。従って、従来方式でスレッショルド電圧０．
９Ｖのトランジスタを用いる場合には、３．３Ｖを書き
込むためにワード線は３．３＋０．９×２＝５．１Ｖに
昇圧する必要がある。この時、ゲート酸化膜に加わる電
界はゲート酸化膜厚を１００Åとして、５ＭＶ／ｃｍ以
上になる。一方、本発明に従ってスレッショルド電圧
０．５Ｖのトランジスタを用いれば、電界は４．３ＭＶ
／ｃｍと２０％近く緩和される。さらに、ビット線のセ
ンスモード時のローレベル電圧を１．０Ｖ以上に高く設
定すれば、スレッショルド電圧が０．０Ｖ以下のデプレ
ッション形トランジスタをメモリセルに用いることが可
能となる。この場合には、ワード線の昇圧は不要とな
り、電界は３０％以上緩和され、さらにワード線昇圧回
路の消費電力も削減することができる。
【００２０】図４は本発明に係るダイナミック形半導体
記憶装置の第２の実施例を示す回路図である。図４にお
いては、図１の構成要素に対して、センスアンプＳＡj
の低電位側電源線φSNに接続されたＮチャネルＭＯＳト
ランジスタＱSGを付加してある。図１の実施例ではビッ
ト線のセンスモード時のローレベルをＶREF を用いて持
ち上げている。このため、リフレッシュ動作でメモリセ
ルに書き込まれるローレベル信号はその分高くなり、そ
の結果として読出しの信号量が減少することになる。図
４の実施例では、この欠点を解消するため、メモリセル
のローレベルのリフレッシュ電圧を０Ｖにするように、
ビット線のリフレッシュ時のローレベルを制御してい
る。
記憶装置の第２の実施例を示す回路図である。図４にお
いては、図１の構成要素に対して、センスアンプＳＡj
の低電位側電源線φSNに接続されたＮチャネルＭＯＳト
ランジスタＱSGを付加してある。図１の実施例ではビッ
ト線のセンスモード時のローレベルをＶREF を用いて持
ち上げている。このため、リフレッシュ動作でメモリセ
ルに書き込まれるローレベル信号はその分高くなり、そ
の結果として読出しの信号量が減少することになる。図
４の実施例では、この欠点を解消するため、メモリセル
のローレベルのリフレッシュ電圧を０Ｖにするように、
ビット線のリフレッシュ時のローレベルを制御してい
る。
【００２１】図５を参照すると、選択モードに選択ワー
ド線ＷＬi の電位が上昇し、選択モードでセンスアンプ
ＳＡj が動作するのは、図３と同一である。異なるの
は、センスモードの後半の時刻ｔ3 において、リフレッ
シュクロック信号φR がハイレベルとなって時刻ｔ2 に
てローレベルとなり、この結果、ローレベル側のビット
線ＢＬj の電位を一度０Ｖに落とし、メモリセルのリフ
レッシュを行う点である。その後、選択ワード線ＷＬi
をローレベルにしてビット線ＢＬj 、ＢＬj' の電位を
ＶCC／２とするのは図３と同一である。
ド線ＷＬi の電位が上昇し、選択モードでセンスアンプ
ＳＡj が動作するのは、図３と同一である。異なるの
は、センスモードの後半の時刻ｔ3 において、リフレッ
シュクロック信号φR がハイレベルとなって時刻ｔ2 に
てローレベルとなり、この結果、ローレベル側のビット
線ＢＬj の電位を一度０Ｖに落とし、メモリセルのリフ
レッシュを行う点である。その後、選択ワード線ＷＬi
をローレベルにしてビット線ＢＬj 、ＢＬj' の電位を
ＶCC／２とするのは図３と同一である。
【００２２】なお、図４における信号φS 、φS' 、φ
R 及びワード線ＷＬi の電位は図６に示すダイナミック
半導体記憶装置の内部回路によって発生される。つま
り、外部よりローアクセスストローブ信号（ＲＡＳ）の
反転信号ＲＡＳ' がハイレベルからローレベルに変化す
ることによって信号φS 、φS' 、φR が発生し、アド
レス信号Ａ0 、Ａ1 、…に応じて１つのワード線の電位
がハイレベルとなる。
R 及びワード線ＷＬi の電位は図６に示すダイナミック
半導体記憶装置の内部回路によって発生される。つま
り、外部よりローアクセスストローブ信号（ＲＡＳ）の
反転信号ＲＡＳ' がハイレベルからローレベルに変化す
ることによって信号φS 、φS' 、φR が発生し、アド
レス信号Ａ0 、Ａ1 、…に応じて１つのワード線の電位
がハイレベルとなる。
【００２３】
【発明の効果】以上説明したように本発明によれば、メ
モリセルに周辺回路と同じ低いスレッショルド電圧のト
ランジスタを使うことができ、従って、メモリセルトラ
ンジスタを異なるスレッショルド電圧に設定するための
イオン注入等の工程が不要となり、製造工程数を減少さ
せて製造コストを低減することができる。また、低スレ
ッショルド電圧であるため、ワード線の昇圧も不要ある
いは低減することにより、消費電力の低減、信頼性の向
上が可能となる。
モリセルに周辺回路と同じ低いスレッショルド電圧のト
ランジスタを使うことができ、従って、メモリセルトラ
ンジスタを異なるスレッショルド電圧に設定するための
イオン注入等の工程が不要となり、製造工程数を減少さ
せて製造コストを低減することができる。また、低スレ
ッショルド電圧であるため、ワード線の昇圧も不要ある
いは低減することにより、消費電力の低減、信頼性の向
上が可能となる。
【図１】本発明に係るダイナミック形半導体記憶装置の
第１の実施例を示す回路図である。
第１の実施例を示す回路図である。
【図２】図１のＶREF 発生回路の例を示す回路図であ
る。
る。
【図３】図１の回路動作を示すタイミング図である。
【図４】本発明に係るダイナミック形半導体記憶装置の
第２の実施例を示す回路図である。
第２の実施例を示す回路図である。
【図５】図４の回路動作を示すタイミング図である。
【図６】図４の各信号を発生する内部回路図である。
【図７】従来のダイナミック形半導体記憶装置を示す回
路図である。
路図である。
【図８】図７の回路動作を示すタイミング図である。
【図９】ＭＯＳトランジスタのサブスレッショルド特性
を示すグラフである。
を示すグラフである。
ＷＬi …ワード線 ＢＬj 、ＢＬj' …ビット線 Ｑij…メモリセルトランジスタ Ｃij…メモリセルキャパシタ ＳＡj …センスアンプ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１３
【補正方法】変更
【補正内容】
Claims (15)
- 【請求項１】 第１の電源電圧（ＧＮＤ）をローレベル
として駆動されるワード線（ＷＬi ) と、 前記第１の電源電圧より高い第２の電源電圧（ＶREF )
をローレベルとして駆動されるビット線（ＢＬj ) と、 該ビット線に接続されたソース、前記ワード線に接続さ
れたゲート、及びドレインを有するメモリセルトランジ
スタ（Ｑij) と、 該メモリセルトランジスタのドレインに接続されたメモ
リセルキャパシタ（Ｃij) とを具備するダイナミック形
半導体記憶装置。 - 【請求項２】 前記第１の電源電圧は０Ｖであり、前記
第２の電源電圧は０．２〜０．７Ｖである請求項１に記
載のダイナミック形半導体記憶装置。 - 【請求項３】 前記メモリセルトランジスタはエンハン
スメント形Ｎチャネルトランジスタである請求項１に記
載のダイナミック形半導体記憶装置。 - 【請求項４】 前記メモリセルトランジスタはエンハン
スメント形Ｎチャネルトランジスタである請求項１に記
載のダイナミック形半導体記憶装置。 - 【請求項５】 第１の電源電圧（ＧＮＤ）をローレベル
として駆動されるワード線（ＷＬi ) と、 センス期間は前記第１の電源電圧より高い第２の電源電
圧（ＶREF ) をローレベルとして駆動され、リフレッシ
ュ期間は前記第１の電源電圧をローレベルとして駆動さ
れるビット線（ＢＬj ) と、 該ビット線に接続されたソース、前記ワード線に接続さ
れたゲート、及びドレインを有するメモリセルトランジ
スタ（Ｑij) と、 該メモリセルトランジスタのドレインに接続されたメモ
リセルキャパシタ（Ｃij) とを具備するダイナミック形
半導体記憶装置。 - 【請求項６】 前記第１の電源電圧は０Ｖであり、前記
第２の電源電圧は０．２〜０．７Ｖである請求項５に記
載のダイナミック形半導体記憶装置。 - 【請求項７】 前記メモリセルトランジスタはエンハン
スメント形Ｎチャネルトランジスタである請求項５に記
載のダイナミック形半導体記憶装置。 - 【請求項８】 前記メモリセルトランジスタはエンハン
スメント形Ｎチャネルトランジスタである請求項５に記
載のダイナミック形半導体記憶装置。 - 【請求項９】 第１の電源電圧（ＧＮＤ）、該第１の電
源電圧より高い第２の電源電圧（ＶREF ) 、該第２の電
源電圧より高い第３の電源電圧（ＶCC) 、該第３の電源
電圧より高い第４の電源電圧（ＶCC + α) を供給する
電源手段と、 非選択時に前記第１の電源電圧（ＧＮＤ）とされ、選択
時に前記第４の電源電圧（ＶCC + α) とされるワード
線（ＷＬi ) と、 センス期間は前記第２の電源電圧（ＶREF ) もしくは前
記第３の電源電圧（ＶCC) とされるビット線（ＢＬj )
と、 該ビット線に接続されたソース、前記ワード線に接続さ
れたゲート、及びドレインを有するメモリセルトランジ
スタ（Ｑij) と、 該メモリセルトランジスタのドレインに接続されたメモ
リセルキャパシタ（Ｃij) とを具備するダイナミック形
半導体記憶装置。 - 【請求項１０】 リフレッシュ時に前記ビット線は前記
第１の電源電圧（ＧＮＤ）もしくは前記第３の電源電圧
（ＶCC) とされる請求項９に記載のダイナミック形半導
体記憶装置。 - 【請求項１１】 前記第１の電源電圧は０Ｖであり、前
記第２の電源電圧は０．２〜０．７Ｖである請求項９に
記載のダイナミック形半導体記憶装置。 - 【請求項１２】 前記メモリセルトランジスタはエンハ
ンスメント形Ｎチャネルトランジスタである請求項９に
記載のダイナミック形半導体記憶装置。 - 【請求項１３】 前記メモリセルトランジスタはエンハ
ンスメント形Ｎチャネルトランジスタである請求項９に
記載のダイナミック形半導体記憶装置。 - 【請求項１４】 第１の電源電圧（ＧＮＤ）をローレベ
ルとして駆動される複数のワード線（ＷＬi ）と、 複数対のビット線（ＢＬj, ＢＬj')と、 該各ビット線と前記各ワード線との交差点に設けられた
ダイナミックメモリセル（Ｑij, Ｃij) と、 前記各対のビット線に接続され、２つの電源線（φSP,
φSN) によって電源供給されて前記各対のビット線の電
位を差動的に増幅する複数のセンスアンプ（ＳＡj )
と、 センス期間に前記電源線の低電位側に前記第１の電源電
圧より高い第２の電源電圧（ＶREF ) を供給する手段
（ＱSN) とを具備するダイナミック形半導体記憶装置。 - 【請求項１５】 リフレッシュ期間中に前記電源線の低
電位側に前記第１の電源電圧を供給する請求項１４に記
載のダイナミック形半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187028A JP3068377B2 (ja) | 1993-06-30 | 1993-06-30 | ダイナミック形半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187028A JP3068377B2 (ja) | 1993-06-30 | 1993-06-30 | ダイナミック形半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785662A true JPH0785662A (ja) | 1995-03-31 |
| JP3068377B2 JP3068377B2 (ja) | 2000-07-24 |
Family
ID=16198932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5187028A Expired - Lifetime JP3068377B2 (ja) | 1993-06-30 | 1993-06-30 | ダイナミック形半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068377B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872737A (en) * | 1996-11-01 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device in which influence of power supply noise on internal circuitry during operation of input/output buffer is prevented |
| JP2025093432A (ja) * | 2023-12-12 | 2025-06-24 | 華邦電子股▲ふん▼有限公司 | 半導体記憶装置及びその制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60191499A (ja) * | 1984-03-09 | 1985-09-28 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリ |
-
1993
- 1993-06-30 JP JP5187028A patent/JP3068377B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60191499A (ja) * | 1984-03-09 | 1985-09-28 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872737A (en) * | 1996-11-01 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device in which influence of power supply noise on internal circuitry during operation of input/output buffer is prevented |
| JP2025093432A (ja) * | 2023-12-12 | 2025-06-24 | 華邦電子股▲ふん▼有限公司 | 半導体記憶装置及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3068377B2 (ja) | 2000-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970715 |