JPH0785670A - センスアンプ駆動回路 - Google Patents
センスアンプ駆動回路Info
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- JPH0785670A JPH0785670A JP5233220A JP23322093A JPH0785670A JP H0785670 A JPH0785670 A JP H0785670A JP 5233220 A JP5233220 A JP 5233220A JP 23322093 A JP23322093 A JP 23322093A JP H0785670 A JPH0785670 A JP H0785670A
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Abstract
(57)【要約】
【目的】 電源及びグランドピンから離れたセンスアン
プ列によるビット線の増幅時間を短縮して、半導体記憶
装置のアクセスタイムを短縮する。 【構成】 メモリセルのデータがビット線ＢＬ１〜ＢＬ
３に現れて微小電位差が生じた状態で、駆動信号発生手
段３に駆動信号φｐ、φｎが入力される。駆動信号発生
手段３は、センスアンプ駆動手段１ａ〜１ｃと同数の３
対の相異なる遅延量を有する駆動信号φｐａ、φｎａ〜
φｐｃ、φｎｃを発生し、対応するセンスアンプ駆動手
段１ａ〜１ｃに入力する。従って、電源７及びグランド
ピン８に最も遠いセンスアンプ駆動手段１ａを先に駆動
させることができるので、このセンスアンプ駆動手段１
ａに対する電圧降下を低く抑えて、供給電流を多くで
き、対応するセンスアンプ列２ａの駆動終了時間を短縮
でき、全てのビット線ＢＬ１〜ＢＬ３の増幅に要する時
間を短縮できる。
プ列によるビット線の増幅時間を短縮して、半導体記憶
装置のアクセスタイムを短縮する。 【構成】 メモリセルのデータがビット線ＢＬ１〜ＢＬ
３に現れて微小電位差が生じた状態で、駆動信号発生手
段３に駆動信号φｐ、φｎが入力される。駆動信号発生
手段３は、センスアンプ駆動手段１ａ〜１ｃと同数の３
対の相異なる遅延量を有する駆動信号φｐａ、φｎａ〜
φｐｃ、φｎｃを発生し、対応するセンスアンプ駆動手
段１ａ〜１ｃに入力する。従って、電源７及びグランド
ピン８に最も遠いセンスアンプ駆動手段１ａを先に駆動
させることができるので、このセンスアンプ駆動手段１
ａに対する電圧降下を低く抑えて、供給電流を多くで
き、対応するセンスアンプ列２ａの駆動終了時間を短縮
でき、全てのビット線ＢＬ１〜ＢＬ３の増幅に要する時
間を短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置におけ
るセンスアンプ駆動回路の改良に関する。
るセンスアンプ駆動回路の改良に関する。
【０００２】
【従来の技術】図２は、従来の半導体記憶装置における
センスアンプ駆動回路のブロック図である。同図におい
て、５はセンスアンプ、２ａ，２ｂ，２ｃはそれぞれ複
数のセンスアンプ５…からなるセンスアンプ列、１ａ，
１ｂ，１ｃは前記センスアンプ列２ａ〜２ｃをそれぞれ
駆動するセンスアンプ駆動回路、φｐ、φｎは一対の駆
動信号であって、前記各センスアンプ駆動回路１ａ〜１
ｃに入力される。６ａ、６ｂ、６ｃはメモリセルアレイ
である。ＲＯＷはロウアドレス信号、４はロウデコーダ
であって、ロウアドレス信号ＲＯＷにより複数のワード
線ＷＬのうち何れか１本を駆動する。ＢＬ１、ＢＬ２、
ＢＬ３はそれぞれビット線である。前記センスアンプ駆
動回路１ａ〜１ｃには電源７及びグランドピン８より配
線９を通じて何れかの方向に電源が供給されるが、図２
のように接続される場合には、電源７及びグランドピン
８からセンスアンプ駆動回路１ａ〜１ｃまでの距離は、
センスアンプ駆動回路１ｃが最も短く、次にセンスアン
プ駆動回路１ｂ、そしてセンスアンプ駆動回路１ａが最
も離れている。
センスアンプ駆動回路のブロック図である。同図におい
て、５はセンスアンプ、２ａ，２ｂ，２ｃはそれぞれ複
数のセンスアンプ５…からなるセンスアンプ列、１ａ，
１ｂ，１ｃは前記センスアンプ列２ａ〜２ｃをそれぞれ
駆動するセンスアンプ駆動回路、φｐ、φｎは一対の駆
動信号であって、前記各センスアンプ駆動回路１ａ〜１
ｃに入力される。６ａ、６ｂ、６ｃはメモリセルアレイ
である。ＲＯＷはロウアドレス信号、４はロウデコーダ
であって、ロウアドレス信号ＲＯＷにより複数のワード
線ＷＬのうち何れか１本を駆動する。ＢＬ１、ＢＬ２、
ＢＬ３はそれぞれビット線である。前記センスアンプ駆
動回路１ａ〜１ｃには電源７及びグランドピン８より配
線９を通じて何れかの方向に電源が供給されるが、図２
のように接続される場合には、電源７及びグランドピン
８からセンスアンプ駆動回路１ａ〜１ｃまでの距離は、
センスアンプ駆動回路１ｃが最も短く、次にセンスアン
プ駆動回路１ｂ、そしてセンスアンプ駆動回路１ａが最
も離れている。
【０００３】次に、以上のような構成についてセンスア
ンプの駆動動作について説明する。ロウアドレスＲＯＷ
が入力され、ロウデコーダによりワード線ＷＬが駆動さ
れると、選択されたメモリセルのデータがビット線ＢＬ
１、ＢＬ２及びＢＬ３に現れ、微小電位差を生じさせ
る。一対の駆動信号φｐ、φｎが同時にセンスアンプ駆
動回路１ａ〜１ｃに入力され、センスアンプ駆動回路１
ａが一対のセンスアンプ駆動信号ＳＡＰａ、ＳＡＮａを
発生して対応するセンスアンプ２ａを駆動し、同様にセ
ンスアンプ駆動回路１ｂがセンスアンプ駆動信号ＳＡＰ
ｂ、ＳＡＮｂを発生してセンスアンプ２ｂを駆動し、セ
ンスアンプ駆動回路１ｃがセンスアンプ駆動信号ＳＡＰ
ｃ、ＳＡＮｃを発生してセンスアンプ２ｃを駆動する。
ンプの駆動動作について説明する。ロウアドレスＲＯＷ
が入力され、ロウデコーダによりワード線ＷＬが駆動さ
れると、選択されたメモリセルのデータがビット線ＢＬ
１、ＢＬ２及びＢＬ３に現れ、微小電位差を生じさせ
る。一対の駆動信号φｐ、φｎが同時にセンスアンプ駆
動回路１ａ〜１ｃに入力され、センスアンプ駆動回路１
ａが一対のセンスアンプ駆動信号ＳＡＰａ、ＳＡＮａを
発生して対応するセンスアンプ２ａを駆動し、同様にセ
ンスアンプ駆動回路１ｂがセンスアンプ駆動信号ＳＡＰ
ｂ、ＳＡＮｂを発生してセンスアンプ２ｂを駆動し、セ
ンスアンプ駆動回路１ｃがセンスアンプ駆動信号ＳＡＰ
ｃ、ＳＡＮｃを発生してセンスアンプ２ｃを駆動する。
【０００４】駆動したセンスアンプ列２ａ、２ｂ，２ｃ
は対応するビット線ＢＬ１〜ＢＬ３上の微小電位差を増
幅する。図４は、センスアンプ駆動動作のタイミング図
であり、縦軸に電圧、横軸に時間を示している。同図に
おいて、ワード線ＷＬの立ち上がりＴでメモリセルのデ
ータがビット線ＢＬ１〜ＢＬ３上に出力され、その後の
時間Ｔ１で各センスアンプ駆動信号ＳＡＰａ、ＳＡＮａ
〜ＳＡＰｃ、ＳＡＮｃの入力により各ビット線ＢＬ１〜
ＢＬ３が増幅され、全てのビット線ＢＬ１〜ＢＬ３が増
幅されるまでにＴｂの時間を要していることを示してい
る。
は対応するビット線ＢＬ１〜ＢＬ３上の微小電位差を増
幅する。図４は、センスアンプ駆動動作のタイミング図
であり、縦軸に電圧、横軸に時間を示している。同図に
おいて、ワード線ＷＬの立ち上がりＴでメモリセルのデ
ータがビット線ＢＬ１〜ＢＬ３上に出力され、その後の
時間Ｔ１で各センスアンプ駆動信号ＳＡＰａ、ＳＡＮａ
〜ＳＡＰｃ、ＳＡＮｃの入力により各ビット線ＢＬ１〜
ＢＬ３が増幅され、全てのビット線ＢＬ１〜ＢＬ３が増
幅されるまでにＴｂの時間を要していることを示してい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、駆動信号φｐ、φｎが同時に複数のセン
スアンプ駆動回路１ａ〜１ｃに入力されて、これ等の複
数のセンスアンプ駆動回路が同時に作動を始めるため、
これ等のセンスアンプ駆動回路と電源及びグランドピン
との距離が問題となる。
来の構成では、駆動信号φｐ、φｎが同時に複数のセン
スアンプ駆動回路１ａ〜１ｃに入力されて、これ等の複
数のセンスアンプ駆動回路が同時に作動を始めるため、
これ等のセンスアンプ駆動回路と電源及びグランドピン
との距離が問題となる。
【０００６】すなわち、複数のセンスアンプ駆動回路１
ａ〜１ｃと電源７及びグランドピン８との間には、電源
供給用の配線９中に配線抵抗Ｒｉが存在しているため、
複数のセンスアンプ駆動回路１ａ〜１ｃの同時の作動開
始によりこれ等から電源７及びグランドピン８に流れる
電流をＩａ、Ｉｂ、Ｉｃとすると、図中Ｃ点での電位は
Ｖｃ＝Ｒｉ・Ｉｃ、図中Ｂ点での電位はＶｂ＝Ｒｉ・Ｉ
ｃ＋２Ｒｉ・Ｉｂ、また図中Ａ点での電位はＶａ＝Ｒｉ
・Ｉｃ＋２Ｒｉ・Ｉｂ＋３Ｒｉ・Ｉａとなって、電圧降
下によりＡ、Ｂ，Ｃ点での電位に差が生じ、電源７及び
グランドピン８から離れているセンスアンプ駆動回路ほ
ど電圧降下の影響は大きくなる。その結果、電源７等か
ら離れるセンスアンプ駆動回路１ａほど供給電流値も減
少し、そのセンスアンプ駆動回路によるセンスアンプを
活性化する能力（以下、センスアンプ駆動回路の能力と
いう）が低下するため、電源７等から離れるほどセンス
アンプの増幅能力が低下して、全てのビット線を増幅す
るのに時間がかかり、半導体記憶装置の動作の遅れの原
因となってしまうという課題を有していた。
ａ〜１ｃと電源７及びグランドピン８との間には、電源
供給用の配線９中に配線抵抗Ｒｉが存在しているため、
複数のセンスアンプ駆動回路１ａ〜１ｃの同時の作動開
始によりこれ等から電源７及びグランドピン８に流れる
電流をＩａ、Ｉｂ、Ｉｃとすると、図中Ｃ点での電位は
Ｖｃ＝Ｒｉ・Ｉｃ、図中Ｂ点での電位はＶｂ＝Ｒｉ・Ｉ
ｃ＋２Ｒｉ・Ｉｂ、また図中Ａ点での電位はＶａ＝Ｒｉ
・Ｉｃ＋２Ｒｉ・Ｉｂ＋３Ｒｉ・Ｉａとなって、電圧降
下によりＡ、Ｂ，Ｃ点での電位に差が生じ、電源７及び
グランドピン８から離れているセンスアンプ駆動回路ほ
ど電圧降下の影響は大きくなる。その結果、電源７等か
ら離れるセンスアンプ駆動回路１ａほど供給電流値も減
少し、そのセンスアンプ駆動回路によるセンスアンプを
活性化する能力（以下、センスアンプ駆動回路の能力と
いう）が低下するため、電源７等から離れるほどセンス
アンプの増幅能力が低下して、全てのビット線を増幅す
るのに時間がかかり、半導体記憶装置の動作の遅れの原
因となってしまうという課題を有していた。
【０００７】本発明は、上記従来の課題を解決するもの
であり、その目的は、電源及びグランドピンから離れた
位置のセンスアンプ駆動回路の能力を高めることによ
り、センスアンプの駆動終了時間を短縮して、ビット線
の増幅時間を短縮し、半導体記憶装置の動作時間を短縮
することにある。
であり、その目的は、電源及びグランドピンから離れた
位置のセンスアンプ駆動回路の能力を高めることによ
り、センスアンプの駆動終了時間を短縮して、ビット線
の増幅時間を短縮し、半導体記憶装置の動作時間を短縮
することにある。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、電源及びグランドピンから離れているセ
ンスアンプ駆動回路に対する電源供給に対し、その電圧
降下を小さく制限することとして、電源等からの距離が
近いセンスアンプ駆動回路の動作前に単独で動作を開始
させ得るように、各センスアンプ駆動回路の動作開始時
間を異ならせる構成とする。
成するために、電源及びグランドピンから離れているセ
ンスアンプ駆動回路に対する電源供給に対し、その電圧
降下を小さく制限することとして、電源等からの距離が
近いセンスアンプ駆動回路の動作前に単独で動作を開始
させ得るように、各センスアンプ駆動回路の動作開始時
間を異ならせる構成とする。
【０００９】具体的に、本発明の構成は、ビット線の微
小電位差を増幅する複数のセンスアンプ列を駆動するセ
ンスアンプ駆動回路であって、前記各センスアンプ列毎
に設けられ、且つ共通の電源及び共通のグランドピンを
通じて電源供給を受けて、対応するセンスアンプ列を駆
動する複数のセンスアンプ駆動手段と、入力される駆動
信号に対して複数の異なる遅延量の駆動信号を発生する
駆動信号発生手段とを設け、前記駆動信号発生手段によ
り発生した複数の異なる遅延量の駆動信号の各々を前記
各センスアンプ駆動手段に入力して複数のセンスアンプ
列を駆動する構成としている。
小電位差を増幅する複数のセンスアンプ列を駆動するセ
ンスアンプ駆動回路であって、前記各センスアンプ列毎
に設けられ、且つ共通の電源及び共通のグランドピンを
通じて電源供給を受けて、対応するセンスアンプ列を駆
動する複数のセンスアンプ駆動手段と、入力される駆動
信号に対して複数の異なる遅延量の駆動信号を発生する
駆動信号発生手段とを設け、前記駆動信号発生手段によ
り発生した複数の異なる遅延量の駆動信号の各々を前記
各センスアンプ駆動手段に入力して複数のセンスアンプ
列を駆動する構成としている。
【００１０】
【作用】この構成により、本発明では、複数のセンスア
ンプ駆動手段に入力する駆動信号のタイミングがセンス
アンプ駆動回路毎に変化して、電源及びグランドピンか
らの距離が短いセンスアンプ駆動手段に入力する駆動信
号に与える遅延量が多くく設定され、距離の離れたセン
スアンプ駆動手段に入力する駆動信号に与える遅延量が
少なく設定される。これにより、電源及びグランドピン
からの距離の短いセンスアンプ駆動手段の動作時期が遅
れて、この距離の短いセンスアンプ駆動手段が動作を開
始するまでの間に、電源及びグランドピンからの距離が
最も離れたセンスアンプ駆動手段が動作し始めるので、
この距離が離れたセンスアンプ駆動手段では、他のセン
スアンプ駆動手段の動作による電圧降下の影響を受け
ず、電流値が比較的大きく保持されて、センスアンプの
駆動終了時間が短縮される。従って、従来アクセスタイ
ム短縮の妨げの原因となっていた電源及びグランドピン
から最も離れたセンスアンプの動作終了時間を短縮する
ことができて、ビット線の増幅時間が短縮され、半導体
記憶装置の動作時間の短縮が可能となる。
ンプ駆動手段に入力する駆動信号のタイミングがセンス
アンプ駆動回路毎に変化して、電源及びグランドピンか
らの距離が短いセンスアンプ駆動手段に入力する駆動信
号に与える遅延量が多くく設定され、距離の離れたセン
スアンプ駆動手段に入力する駆動信号に与える遅延量が
少なく設定される。これにより、電源及びグランドピン
からの距離の短いセンスアンプ駆動手段の動作時期が遅
れて、この距離の短いセンスアンプ駆動手段が動作を開
始するまでの間に、電源及びグランドピンからの距離が
最も離れたセンスアンプ駆動手段が動作し始めるので、
この距離が離れたセンスアンプ駆動手段では、他のセン
スアンプ駆動手段の動作による電圧降下の影響を受け
ず、電流値が比較的大きく保持されて、センスアンプの
駆動終了時間が短縮される。従って、従来アクセスタイ
ム短縮の妨げの原因となっていた電源及びグランドピン
から最も離れたセンスアンプの動作終了時間を短縮する
ことができて、ビット線の増幅時間が短縮され、半導体
記憶装置の動作時間の短縮が可能となる。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１２】図１は、本発明におけるセンスアンプ駆動
回路のブロック図である。同図において、３は駆動信号
発生手段であって、入力された一対の駆動信号φｐ、φ
ｎに対し複数対（図１では３対）の異なる遅延量の駆動
信号（φｐａ，φｎａ）、（φｐｂ，φｎｂ）及び（φ
ｐｃ，φｎｃ）を発生する機能を有し、駆動信号φｐ
ａ，φｎａの遅延量が最も少なく、次いで駆動信号φｐ
ｂ，φｎｂの遅延量が少なく、駆動信号φｐｃ，φｎｃ
の遅延量が最も多い。
回路のブロック図である。同図において、３は駆動信号
発生手段であって、入力された一対の駆動信号φｐ、φ
ｎに対し複数対（図１では３対）の異なる遅延量の駆動
信号（φｐａ，φｎａ）、（φｐｂ，φｎｂ）及び（φ
ｐｃ，φｎｃ）を発生する機能を有し、駆動信号φｐ
ａ，φｎａの遅延量が最も少なく、次いで駆動信号φｐ
ｂ，φｎｂの遅延量が少なく、駆動信号φｐｃ，φｎｃ
の遅延量が最も多い。
【００１３】また、６ａ、６ｂ、６ｃはメモリセルアレ
イ、ＲＯＷはロウアドレス信号、４はロウデコーダであ
って、ロウアドレス信号ＲＯＷにより複数のワード線Ｗ
Ｌのうち何れか１本を駆動する。５はセンスアンプであ
って、ビット線ＢＬ１、ＢＬ２、ＢＬ３上のデータを増
幅する機能を有する。
イ、ＲＯＷはロウアドレス信号、４はロウデコーダであ
って、ロウアドレス信号ＲＯＷにより複数のワード線Ｗ
Ｌのうち何れか１本を駆動する。５はセンスアンプであ
って、ビット線ＢＬ１、ＢＬ２、ＢＬ３上のデータを増
幅する機能を有する。
【００１４】更に、２ａ，２ｂ，２ｃはそれぞれ複数の
センスアンプ５からなるセンスアンプ列、１ａ，１ｂ，
１ｃは前記複数のセンスアンプ列２ａ〜２ｃをそれぞれ
駆動するセンスアンプ駆動手段であって、前記センスア
ンプ駆動手段１ａ〜１ｃには、共通の電源７及び共通の
グランドピン８から配線９を通じて電源が何れかの方向
により供給されるが、図１では、電源７及びグランドピ
ン８から各センスアンプ駆動手段１ａ〜１ｃまでの距離
は、センスアンプ駆動手段１ｃが最も短く、以下センス
アンプ駆動手段１ｂ、センスアンプ駆動手段１ａの順に
なっており、センスアンプ駆動手段１ａが最も離れてい
る。前記電源７等から最も離れたセンスアンプ駆動手段
１ａは、前記駆動信号発生手段３から遅延量の最も少な
い駆動信号φｐａ，φｎａを受け、電源７等から次いで
離れたセンスアンプ駆動手段１ｂは、前記駆動信号発生
手段３から遅延量の次いで少ない駆動信号φｐｂ，φｎ
ｂを受け、電源７等からの距離が最も短いセンスアンプ
駆動手段１ｃは、前記駆動信号発生手段３から遅延量の
最も多い駆動信号φｐｃ，φｎｃを受ける。
センスアンプ５からなるセンスアンプ列、１ａ，１ｂ，
１ｃは前記複数のセンスアンプ列２ａ〜２ｃをそれぞれ
駆動するセンスアンプ駆動手段であって、前記センスア
ンプ駆動手段１ａ〜１ｃには、共通の電源７及び共通の
グランドピン８から配線９を通じて電源が何れかの方向
により供給されるが、図１では、電源７及びグランドピ
ン８から各センスアンプ駆動手段１ａ〜１ｃまでの距離
は、センスアンプ駆動手段１ｃが最も短く、以下センス
アンプ駆動手段１ｂ、センスアンプ駆動手段１ａの順に
なっており、センスアンプ駆動手段１ａが最も離れてい
る。前記電源７等から最も離れたセンスアンプ駆動手段
１ａは、前記駆動信号発生手段３から遅延量の最も少な
い駆動信号φｐａ，φｎａを受け、電源７等から次いで
離れたセンスアンプ駆動手段１ｂは、前記駆動信号発生
手段３から遅延量の次いで少ない駆動信号φｐｂ，φｎ
ｂを受け、電源７等からの距離が最も短いセンスアンプ
駆動手段１ｃは、前記駆動信号発生手段３から遅延量の
最も多い駆動信号φｐｃ，φｎｃを受ける。
【００１５】次に、以上のような構成について、その動
作について説明する。ロウアドレスＲＯＷが入力されロ
ウデコーダによりワード線ＷＬが駆動されると、選択さ
れたメモリセルのデータがビット線ＢＬ１、ＢＬ２及び
ＢＬ３に現れ、微小電位差を生じさせる。また、駆動信
号発生手段３には、駆動信号φｐ、φｎが入力される。
入力された駆動信号φｐ、φｎは駆動信号発生手段３の
内部においてセンスアンプ駆動手段１ａ〜１ｃと同数の
３対の駆動信号に分割され、それぞれの駆動信号に異な
る遅延量の遅延が与えられた３対の駆動信号φｐａ、φ
ｎａ〜φｐｃ、φｎｃが発生する。遅延量の最も少い駆
動信号φｐａ、φｎａは電源７等から最も離れたセンス
アンプ駆動手段１ａに入力され、次いで遅延量の少い駆
動信号φｐｂ、φｎｂは次いで距離の離れたセンスアン
プ駆動手段１ｂに入力され、遅延量の最も多い駆動信号
φｐｃ、φｎｃは電源７等からの距離が最も短いセンス
アンプ駆動手段１ｃに入力される。
作について説明する。ロウアドレスＲＯＷが入力されロ
ウデコーダによりワード線ＷＬが駆動されると、選択さ
れたメモリセルのデータがビット線ＢＬ１、ＢＬ２及び
ＢＬ３に現れ、微小電位差を生じさせる。また、駆動信
号発生手段３には、駆動信号φｐ、φｎが入力される。
入力された駆動信号φｐ、φｎは駆動信号発生手段３の
内部においてセンスアンプ駆動手段１ａ〜１ｃと同数の
３対の駆動信号に分割され、それぞれの駆動信号に異な
る遅延量の遅延が与えられた３対の駆動信号φｐａ、φ
ｎａ〜φｐｃ、φｎｃが発生する。遅延量の最も少い駆
動信号φｐａ、φｎａは電源７等から最も離れたセンス
アンプ駆動手段１ａに入力され、次いで遅延量の少い駆
動信号φｐｂ、φｎｂは次いで距離の離れたセンスアン
プ駆動手段１ｂに入力され、遅延量の最も多い駆動信号
φｐｃ、φｎｃは電源７等からの距離が最も短いセンス
アンプ駆動手段１ｃに入力される。
【００１６】これにより、先ず駆動信号φｐａ、φｎａ
がセンスアンプ駆動手段１ａに入力されるので、センス
アンプ２ａが作動してセンスアンプ駆動信号ＳＡＰａ、
ＳＡＮａが発生し、センスアンプ２ａを駆動する。次に
前記駆動信号φｐａ、φｎａに遅れて駆動信号φｐｂ、
φｎｂがセンスアンプ駆動手段１ｂに入力されてセンス
アンプ駆動信号ＳＡＰｂ、ＳＡＮｂが発生し、センスア
ンプ２ｂを駆動する。続いて、駆動信号φｐｃ、φｎｃ
がセンスアンプ駆動手段１ｃに入力されてセンスアンプ
駆動手段１ｃが作動し、センスアンプ駆動信号ＳＡＰ
ｃ、ＳＡＮｃが発生してセンスアンプ２ｃを駆動する。
がセンスアンプ駆動手段１ａに入力されるので、センス
アンプ２ａが作動してセンスアンプ駆動信号ＳＡＰａ、
ＳＡＮａが発生し、センスアンプ２ａを駆動する。次に
前記駆動信号φｐａ、φｎａに遅れて駆動信号φｐｂ、
φｎｂがセンスアンプ駆動手段１ｂに入力されてセンス
アンプ駆動信号ＳＡＰｂ、ＳＡＮｂが発生し、センスア
ンプ２ｂを駆動する。続いて、駆動信号φｐｃ、φｎｃ
がセンスアンプ駆動手段１ｃに入力されてセンスアンプ
駆動手段１ｃが作動し、センスアンプ駆動信号ＳＡＰ
ｃ、ＳＡＮｃが発生してセンスアンプ２ｃを駆動する。
【００１７】その結果、先ず初めに、電源７等から距離
の離れたセンスアンプ駆動手段１ａが他のセンスアンプ
駆動手段１ｂ、１ｃに先んじて単独で作動するので、他
のセンスアンプ駆動手段１ｂ、１ｃの作動による電圧降
下の影響を受けない。従って、この電源７等から距離の
離れたセンスアンプ駆動手段１ａの能力を高めて、セン
スアンプ駆動信号ＳＡＰａ、ＳＡＮａを発生することが
できるので、センスアンプ２ａの駆動終了時間を短縮し
て、ビット線ＢＬ１の増幅時間を短縮することができ
る。
の離れたセンスアンプ駆動手段１ａが他のセンスアンプ
駆動手段１ｂ、１ｃに先んじて単独で作動するので、他
のセンスアンプ駆動手段１ｂ、１ｃの作動による電圧降
下の影響を受けない。従って、この電源７等から距離の
離れたセンスアンプ駆動手段１ａの能力を高めて、セン
スアンプ駆動信号ＳＡＰａ、ＳＡＮａを発生することが
できるので、センスアンプ２ａの駆動終了時間を短縮し
て、ビット線ＢＬ１の増幅時間を短縮することができ
る。
【００１８】以上の様子を表したものが図３である。同
図は複数のセンスアンプ駆動手段１ａ〜１ｃのタイミン
グ図であり、各センスアンプ駆動手段１ａ〜１ｃより発
生したセンスアンプ駆動信号ＳＡＰａ，ＳＡＮａ〜ＳＡ
Ｐｃ，ＳＡＮｃ、並びにビット線ＢＬ１〜ＢＬ３の電位
の時間変化を表しており、それぞれ縦軸は電圧、横軸は
時間を示す。同図から判るように、電源７等から最も離
れたセンスアンプ駆動手段１ａに対するビット線、即ち
最も増幅されるのに時間を要するビット線ＢＬ１は増幅
されるのに時刻Ｔ１から時刻Ｔａまでの期間を必要とす
るが、この期間は、その期間中の時刻Ｔ１から時刻Ｔ２
までの間では他の２個のセンスアンプ駆動手段１ｂ、１
ｃは動作せず、時刻Ｔ２から時刻Ｔ３までの間ではセン
スアンプ駆動手段１ｃが動作せず、その分、電圧降下が
少なくて、最も離れたセンスアンプ駆動手段１ａに対す
る供給電流が多くなるので、従来の図４に示すような全
ビット線の増幅に要する時間Ｔｂよりも短い期間（Ｔａ
＜Ｔｂ）となっていて、従来例に比べて全てのビット線
が増幅される時間を短くできる。
図は複数のセンスアンプ駆動手段１ａ〜１ｃのタイミン
グ図であり、各センスアンプ駆動手段１ａ〜１ｃより発
生したセンスアンプ駆動信号ＳＡＰａ，ＳＡＮａ〜ＳＡ
Ｐｃ，ＳＡＮｃ、並びにビット線ＢＬ１〜ＢＬ３の電位
の時間変化を表しており、それぞれ縦軸は電圧、横軸は
時間を示す。同図から判るように、電源７等から最も離
れたセンスアンプ駆動手段１ａに対するビット線、即ち
最も増幅されるのに時間を要するビット線ＢＬ１は増幅
されるのに時刻Ｔ１から時刻Ｔａまでの期間を必要とす
るが、この期間は、その期間中の時刻Ｔ１から時刻Ｔ２
までの間では他の２個のセンスアンプ駆動手段１ｂ、１
ｃは動作せず、時刻Ｔ２から時刻Ｔ３までの間ではセン
スアンプ駆動手段１ｃが動作せず、その分、電圧降下が
少なくて、最も離れたセンスアンプ駆動手段１ａに対す
る供給電流が多くなるので、従来の図４に示すような全
ビット線の増幅に要する時間Ｔｂよりも短い期間（Ｔａ
＜Ｔｂ）となっていて、従来例に比べて全てのビット線
が増幅される時間を短くできる。
【００１９】以上のような構成により、電源７及びグラ
ンドピン８と複数のセンスアンプ駆動手段１ａ〜１ｃと
の間の配線９の配線抵抗Ｒｉの差によって生じる電圧降
下の影響を低く抑えて、電源７及びグランドピン８から
最も離れてアクセスタイム短縮の妨げの原因となってい
たセンスアンプ列２ａの駆動終了時間を短縮することが
可能となるので、全てのビット線ＢＬ１〜ＢＬ３が増幅
されるまでに要する時間を短縮できて、半導体記憶装置
の動作時間の短縮化を図ることができる。
ンドピン８と複数のセンスアンプ駆動手段１ａ〜１ｃと
の間の配線９の配線抵抗Ｒｉの差によって生じる電圧降
下の影響を低く抑えて、電源７及びグランドピン８から
最も離れてアクセスタイム短縮の妨げの原因となってい
たセンスアンプ列２ａの駆動終了時間を短縮することが
可能となるので、全てのビット線ＢＬ１〜ＢＬ３が増幅
されるまでに要する時間を短縮できて、半導体記憶装置
の動作時間の短縮化を図ることができる。
【００２０】尚、以上の説明では、入力される駆動信号
に異なる値の遅延量を与える駆動信号発生手段３を別途
に回路構成したが、本発明はこれに限定されず、その
他、入力される駆動信号φｐ、φｎを各センスアンプ駆
動手段１ａ〜１ｃに与える各々の配線の長さを変化さ
せ、この配線長の相違により複数の異なる値の遅延量を
付加して、各センスアンプ駆動手段１ａ〜１ｃの動作時
期を互いに異なる時期に制御する構成としてもよい。
に異なる値の遅延量を与える駆動信号発生手段３を別途
に回路構成したが、本発明はこれに限定されず、その
他、入力される駆動信号φｐ、φｎを各センスアンプ駆
動手段１ａ〜１ｃに与える各々の配線の長さを変化さ
せ、この配線長の相違により複数の異なる値の遅延量を
付加して、各センスアンプ駆動手段１ａ〜１ｃの動作時
期を互いに異なる時期に制御する構成としてもよい。
【００２１】
【発明の効果】以上説明したように、本発明のセンスア
ンプ駆動回路によれば、電源及びグランドピンからの距
離の短いセンスアンプ駆動手段に入力する駆動信号の入
力タイミングを遅らせることにより、電源及びグランド
ピンから最も離れたセンスアンプ駆動回路に対する配線
抵抗による電圧降下の影響を小さくし、その供給電流を
多くして、そのセンスアンプ駆動回路の能力を従来より
も高めたので、電源及びグランドピンから最も離れたセ
ンスアンプの駆動終了時間を短縮できて、従来アクセス
タイム短縮の妨げの原因となっていた最も増幅に時間を
要するビット線の増幅時間を短縮することができ、よっ
て半導体記憶装置の動作の高速化を図ることが可能であ
る。
ンプ駆動回路によれば、電源及びグランドピンからの距
離の短いセンスアンプ駆動手段に入力する駆動信号の入
力タイミングを遅らせることにより、電源及びグランド
ピンから最も離れたセンスアンプ駆動回路に対する配線
抵抗による電圧降下の影響を小さくし、その供給電流を
多くして、そのセンスアンプ駆動回路の能力を従来より
も高めたので、電源及びグランドピンから最も離れたセ
ンスアンプの駆動終了時間を短縮できて、従来アクセス
タイム短縮の妨げの原因となっていた最も増幅に時間を
要するビット線の増幅時間を短縮することができ、よっ
て半導体記憶装置の動作の高速化を図ることが可能であ
る。
【図１】本発明の実施例におけるセンスアンプ駆動回路
のブロック図である。
のブロック図である。
【図２】従来のセンスアンプ駆動回路のブロック図であ
る。
る。
【図３】本発明の実施例における信号のタイミング図で
ある。
ある。
【図４】従来例における信号のタイミング図である。
１ａ、１ｂ、１ｃ センスアンプ駆動手段 ２ａ、２ｂ、２ｃ センスアンプ列 ３ 駆動信号発生手段 ４ ロウデコーダ ５ センスアンプ ６ａ、６ｂ、６ｃ メモリセルアレイ ７ 電源 ８ グランドピン ９ 配線 ＢＬ１〜ＢＬ３ ビット線
Claims (2)
- 【請求項１】 ビット線の微小電位差を増幅する複数の
センスアンプ列を駆動するセンスアンプ駆動回路であっ
て、前記各センスアンプ列毎に設けられ、且つ共通の電
源及び共通のグランドピンを通じて電源供給を受けて、
対応するセンスアンプ列を駆動する複数のセンスアンプ
駆動手段と、入力される駆動信号に対して複数の異なる
遅延量の駆動信号を発生する駆動信号発生手段とを備
え、前記駆動信号発生手段により発生した複数の異なる
遅延量の駆動信号の各々を前記各センスアンプ駆動手段
に入力して複数のセンスアンプ列を駆動することを特徴
とするセンスアンプ駆動回路。 - 【請求項２】 駆動信号発生手段は、共通の電源及び共
通のグランドピンからの距離が最も離れたセンスアンプ
駆動手段に対する駆動信号の遅延量を最も少く設定し、
共通の電源及び共通のグランドピンからの距離が最も近
いセンスアンプ駆動手段に対する駆動信号の遅延量を最
も多く設定するものであることを特徴とする請求項１記
載のセンスアンプ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233220A JPH0785670A (ja) | 1993-09-20 | 1993-09-20 | センスアンプ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233220A JPH0785670A (ja) | 1993-09-20 | 1993-09-20 | センスアンプ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785670A true JPH0785670A (ja) | 1995-03-31 |
Family
ID=16951644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233220A Pending JPH0785670A (ja) | 1993-09-20 | 1993-09-20 | センスアンプ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396754B1 (en) | 2000-08-01 | 2002-05-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device which controls sense amplifier for detecting bit line bridge and method of controlling the semiconductor memory device |
| JP2007265621A (ja) * | 2001-06-29 | 2007-10-11 | Hynix Semiconductor Inc | 半導体メモリ素子の信号伝達制御装置 |
-
1993
- 1993-09-20 JP JP5233220A patent/JPH0785670A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396754B1 (en) | 2000-08-01 | 2002-05-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device which controls sense amplifier for detecting bit line bridge and method of controlling the semiconductor memory device |
| JP2007265621A (ja) * | 2001-06-29 | 2007-10-11 | Hynix Semiconductor Inc | 半導体メモリ素子の信号伝達制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |