JPH0786530A - 交替的金属／ソース仮想接地フラッシュｅｐｒｏｍセルアレイ - Google Patents

交替的金属／ソース仮想接地フラッシュｅｐｒｏｍセルアレイ

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JPH0786530A
JPH0786530A JP1761493A JP1761493A JPH0786530A JP H0786530 A JPH0786530 A JP H0786530A JP 1761493 A JP1761493 A JP 1761493A JP 1761493 A JP1761493 A JP 1761493A JP H0786530 A JPH0786530 A JP H0786530A
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JP
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insulating material
poly
array
cell
layer
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Application number
JP1761493A
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English (en)
Inventor
Albert Bergemont
バージモント アルバート
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 （修正有） 【目的】交替的なメタル／ソース仮想接地フラッシュＥ
ＰＲＯＭセルの構成体及び製造方法を提供する。 【構成】コンタクトレスアレイアーキテクチャを与える
が、セル構成体は、従来のＴ形状型ＥＴＯＸセル書き込
み技術を使用することを可能とするようなものである。
従って、本アレイは、ＥＴＯＸ書き込み消去メカニズム
を提供するが、そのセル寸法は著しく小さく且つスケー
リング可能性はより簡単であり且つドレインターンオフ
免疫性は改善されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、電気的にプログ
ラム可能（即ち、書込み可能）なリードオンリーメモリ
（ＥＰＲＯＭ）装置に関するものであって、更に詳細に
は、真の仮想接地無接触型アレイにおいてＥＴＯＸセル
プログラミング（書込み）概念を使用するフラッシュＥ
ＰＲＯＭセルアレイ及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】電気的にプログラム可能、即ち書込み可
能なリードオンリーメモリ（ＥＰＲＯＭ）装置は、二進
データを格納するために使用される非揮発性メモリ集積
回路である。データを喪失することなしにＥＰＲＯＭか
らパワーを取除くことが可能である。即ち、再度パワー
を印加すると、もともと格納されていたデータが維持さ
れる。
【０００３】そのデータ保持能力に加えて、ＥＰＲＯＭ
は、更に、新たな二進データを格納するためにプログラ
ム即ち書込みを行なうことが可能である。従来のＥＰＲ
ＯＭ装置においては、再書込みは、最初に、ＥＰＲＯＭ
を紫外線（ＵＶ）に照射させて古い二進データを消去す
ることにより行なわれている。パッケージしたＥＰＲＯ
Ｍチップ上のＵＶ透過性の蓋がこの様な消去を行なうこ
とを可能としている。消去に続いて、チップ選択線を脱
活性化させ且つＥＰＲＯＭのデータ出力を入力へスイッ
チングさせることによりＥＰＲＯＭ内に新たな二進デー
タを書込む。次いで、ＥＰＲＯＭアドレス入力をスター
ト値にセットし、所望のデータをデータ入力へ接続し且
つデータをアドレス入力により識別されるＥＰＲＯＭセ
ル内に書込む。次いで、アドレス入力をインクリメント
させ、且つＥＰＲＯＭアレイ内の各セルに対してこのサ
イクルを繰返し行なう。
【０００４】ＥＰＲＯＭ読取り動作においては、アドレ
ス入力において識別されるセル内に格納されている二進
データをチップのデータ出力バッファへ接続させる。Ｅ
ＰＲＯＭのチップ選択信号が活性化されると、選択され
たセルからの二進データがデータバスへ供給される。
【０００５】電気的に消去可能且つ書込み可能なリード
オンリーメモリ（ＥＥＰＲＯＭ）は従来のＥＰＲＯＭ構
成の変形例である。ＥＥＰＲＯＭ（これは、Ｅ2 ＰＲＯ
Ｍとも呼称される）においては、二進データが電気的に
読取られ、書込まれ且つ消去される。単一の動作で選択
したデータ格納セルの消去を行なう。
【０００６】最近になって、いわゆる「フラッシュ」Ｅ
ＰＲＯＭ装置が提供されるようになっている。フラッシ
ュＥＰＲＯＭにおいては、アレイ内の全てのデータセル
が単一の動作で電気的に消去される。
【０００７】図１は、インテルの公知のＥＴＯＸ ＥＰ
ＲＯＭアレイ１０の一部を示しており、その場合、二つ
のＥＴＯＸセル１２ａ及び１２ｂが１個のドレインコン
タクト１４を共用している。図２は図１においてＡ−Ａ
線（即ち、ポリシリコン（ポリ２）ワード線１６に沿っ
て）に沿ってとった個別的なＥＴＯＸセル１２の断面を
示している。図３は図１におけるＢ−Ｂ線（即ち、埋め
込みＮ＋ビット線１８に沿って）に沿ってとったＥＴＯ
Ｘセル１２の断面を示している。
【０００８】ＥＴＯＸアレイ１０は標準的な「Ｔ形状」
ＥＴＯＸセルに基づいている。図２及び３に示した如
く、ＥＴＯＸセル１２は、非常に薄いゲート酸化膜２０
（約１００Å）及びセル１２が消去される場合にバンド
からバンドへのトンネル動作に起因する擾乱を防止する
ための傾斜型Ｎ＋／Ｎ−ソース領域２２を使用して実現
されている。
【０００９】図４Ａに示した如く、ＥＴＯＸセルは従来
のＥＰＲＯＭの態様と同一の態様で書込みが行なわれ
る。即ち、ポリ２ワード線１６とＮ＋ビット線（ドレイ
ン）１４の両方が高状態にある場合に、傾斜型ソース領
域２２からポリシリコン（ポリ１）フローティングゲー
ト２４内にホットエレクトロンが注入される。
【００１０】図４Ｂに示した如く、ＥＴＯＸセル１２の
消去は、ソース領域２２が高状態であり、ドレイン１４
がフローティングしており且つワード線１６が低状態で
ある場合に、薄い酸化膜２０を介してフローティングゲ
ート２４から傾斜型ソース領域２２へ電子がファウラ・
ノルトハイムトンネル動作を行なうことにより実施され
る。上述した如く、ソース２２は消去動作期間中に接合
ブレークダウンが発生することを防止するために傾斜型
とされている。
【００１１】Ｖｅｒｍａ ｅｔ ａｌ．著「ＥＴＯＸを
ベースとしたフラッシュメモリの信頼性性能（Ｒｅｌｉ
ａｂｉｌｉｔｙ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＥＴ
ＯＸＢａｓｅｄ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ）」の
文献に記載される如く、上述した如きＥＴＯＸセルのフ
ラッシュＥＰＲＯＭセルの性能は、あるセルの擾乱を発
生させる場合がある。従って、フラッシュＥＰＲＯＭセ
ルの設計における重要な考慮事項は、この様な擾乱を最
小とさせるために読取り電圧及び書込み電圧の適切な選
択を行なうことである。
【００１２】プログラミング即ち書込み期間中に発生す
ることのある三つの主要なフラッシュＥＰＲＯＭセル擾
乱は、ＤＣ消去、ＤＣプログラム（書込み）及びプログ
ラム（書込み）擾乱である。これらの擾乱は書込み中の
セルと共通のワード線（行）又は列を共用するセルに影
響を与える。
【００１３】ＤＣ消去は、書込み中のセルと同一のワー
ド線上にある書込みが行なわれているセルに対して発生
する。プログラム即ち書込みされているセルは、それら
のフローティングゲート上にエレクトロン即ち電子を有
している。プログラミング即ち書込み期間中に、共通ワ
ード線は高状態とされ、ポリシリコン層の間の誘電体即
ち絶縁層を横断して電界を発生し、その電界が、ポリ１
フローティングゲートからの電子の流れを発生させるの
に十分な大きさとなる場合がある。その結果、プログラ
ム即ち書込みされているセルのスレッシュホールド電圧
が低下し、データを喪失させる場合がある。即ち、一つ
の行内の最初のセルがプログラム即ち書込みが行なわれ
た後に、同一の行における残りのセルのその後のプログ
ラミング即ち書込み動作が、最初のセルに影響を与えて
その書込み用の電荷を喪失させる場合がある。
【００１４】ＤＣ書込みはプログラムされていない即ち
書込みが行なわれていないか、又は消去されているセル
について発生する。これらのセルは、それらのフローテ
ィングゲート上にほとんどエレクトロンを有しておら
ず、低いスレッシュホールド電圧を有している。これら
のセルのワード線上の電圧を増加させると、セルトンネ
ル酸化膜を横断して高い電界を発生し、その結果、エレ
クトロンのトンネル動作を発生させて基板からフローテ
ィングゲートへエレクトロンが流れ、その際にセルのス
レッシュホールド電圧を増加させる。
【００１５】書込み擾乱は、書込み中のセルと列を共用
する書込まれているセルがそのフローティングゲートと
ドレインとの間に高い電界を受ける場合に発生する。こ
の場合に、フローティングゲートからドレインへエレク
トロンがトンネル動作する場合があり、その場合にセル
のスレッシュホールド電圧が低下する。
【００１６】従来、フラッシュＥＰＲＯＭアレイ寸法に
おける減少は、標準のＥＴＯＸセルを製造する場合に使
用するホトリソグラフィ及びエッチング工程におけるセ
ル特徴部の寸法を減少させることにより達成されてい
る。これらの処理により得られる縮小されたセルの幾何
学的形状は、減少された最小のセルピッチを取入れるた
めの複雑な新たな分離技術、及びＥＴＯＸアレイにおい
て必要とされる多数のサブミクロン寸法のコンタクトを
形成するための非標準的技術に対する両方の必要性を発
生させている。上述した如く、且つ図１及び３に示した
如く、従来のＥＴＯＸアレイアーキテクチャは、メタル
ビットコンタクト線２６がＥＴＯＸセル１２の各対に対
し１個のドレインコンタクト２６ａを与えることを必要
としている。
【００１７】例えば、Ｈｉｓａｍｕｎｅ ｅｔ ａｌ．
著「１６ＭｂのＥＰＲＯＭ用の３．６ｎｍ2 メモリセル
構成体（Ａ ３．６ｎｍ2 Ｍｅｍｏｒｙ Ｃｅｌｌ Ｓ
ｔｒｕｃｔｕｒｅ ｆｏｒ １６ｍｂ ＥＰＲＯＭ
ｓ）」、ＩＥＤＭ １９８９、ｐｇ． ５３８、の文献
は、ビット線のトレンチ分離及びビット線コンタクト用
タングステンプラグを使用してＥＰＲＯＭセルピッチを
最小とするプロセスを記載している。Ｂｅｒｇｅｍｏｎ
ｔ ｅｔ ａｌ．著「サブミクロン１６ｍＶのＥＰＲＯ
Ｍ用高性能ＣＭＯＳプロセス（Ａ Ｈｉｇｈ Ｐｅｒｆ
ｏｒｍａｎｃｅ ＣＭＯＳ Ｐｒｏｃｅｓｓ ｆｏｒ
Ｓｕｂ−ｍｉｃｒｏｎ １６ｍｖ ＥＰＲＯＭ）」、Ｉ
ＥＤＭ １９８９、５９１頁、の文献も標準のＴ形状型
ＥＴＯＸセルの寸法を減少させる技術を記載している。
【００１８】フラッシュＥＥＰＲＯＭ構成に対する別の
アプローチにおいては、インテルのフラッシュアレイコ
ンタクトレスＥＰＲＯＭ（ＦＡＣＥ）技術は、ＥＰＲＯ
Ｍセルトランジスタを接続するために埋め込みＮ＋ビッ
ト線を使用している。２個のセル当り１個のコンタクト
を使用するＥＴＯＸのアプローチを使用する代わりに、
金属ビット線がＸ個のセル毎に（尚、Ｘは典型的に３６
又は６４）拡散された埋め込みＮ＋ビット線をコンタク
ト即ち接触している。この点に関しては、（１）Ｂ．
Ｊ． Ｗｏｏ ｅｔ ａｌ．著「フラッシュアレイコン
タクトレスＥＰＲＯＭ（ＦＡＣＥ）技術を使用した新規
なセル（Ａ Ｎｏｖｅｌ Ｃｅｌｌ Ｕｓｉｎｇ Ｆｌ
ａｓｈ Ａｒｒａｙ Ｃｏｎｔａｃｔｌｅｓｓ ＥＰＲ
ＯＭ （ＦＡＣＥ） Ｔｅｃｈｎｏｌｏｇｙ）」、ＩＥ
ＥＥ ＩＥＤＭ ９０、及び（２）Ｂ．Ｊ． Ｗｏｏ
ｅｔ ａｌ．著「高密度フラッシュメモリ用ポリ・バッ
ファ型ＦＡＣＥ技術（Ａ Ｐｏｌｙ−ｂｕｆｆｅｒｅｄ
ＦＡＣＥ Ｔｅｃｈｎｏｌｏｇｙ Ｆｏｒ Ｈｉｇｈ
Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｉｅ
ｓ）」、ＶＬＳＩシンポジウム１９９１を参照するとよ
い。
【００１９】高密度ＥＴＯＸセルアレイを製造すること
に関連する特別の処理条件を回避する別の方法は、アレ
イ内においてフィールド酸化膜分離及びコンタクトを使
用することを必要とすることのないセルを使用すること
である。
【００２０】例えば、１９９０年６月１３日付で出願さ
れた米国特許出願第５３９，６５７号（発明者Ｂｏａｚ
Ｅｉｔａｎ、発明の名称「ＥＰＲＯＭ仮想接地アレイ
（ＥＰＲＯＭ ＶＩＲＴＵＡＬ ＧＲＯＵＮＤ ＡＲＲ
ＡＹ）」）は、新規な無接触ＥＰＲＯＭセルアレイ及び
それと関連する処理の流れを記載している。このＥｉｔ
ａｎのコンタクトレス（無接触）概念は魅力のあるもの
である。なぜならば、それは、厳しい製造技術や設計基
準を使用することなしに、高密度のＥＰＲＯＭを製造す
ることを可能とするからである。
【００２１】このＥｉｔａｎ発明の基本的な概念は、
「クロスポイント」ＥＰＲＯＭセル、即ち、仮想接地ア
レイ内の直交するポリ１フローティングゲートとポリ２
ワード線との交点により定義されるセルを使用する点で
ある。ドレインターンオン、即ち選択されたセルと同一
のビット線上の選択されなかったセルからの電子のリー
クを回避するために、ドレインビット線が２本毎にメタ
ル（金属）がシリコンとコンタクト即ち接触しており、
且つコンタクトされていないソースビット線は、図５及
び６に示した如く、アクセストランジスタを介してのみ
Ｖssへ接続されている。更に、Ｅｉｔａｎのアーキテク
チャにおいては、各ビット線が６４個のセル毎に一度コ
ンタクト即ち接触されており、その場合同一のビット線
上の６４個のセルからなる各ブロックが１個のセグメン
トを構成している。従って、特定のセルのプログラミン
グ即ち書込みを行なう場合には、１個の６４−セルセグ
メントのみをアドレスすることが必要であるに過ぎず、
その他の全てのセグメントは「オフ」であり、従ってこ
れらの選択されなかったセグメント内のセルはリークを
発生することはない。
【００２２】しかしながら、このＥｉｔａｎの処理の流
れに関連して幾つかの欠点が存在している。第一に、ポ
リ１フローティングゲート層の上に五つの層の処理が必
要とされる。即ち、酸化物／窒化物／酸化物／ポリキャ
ップ／窒化物の五つの層である。ポリ１及びこれらの五
つの上側に存在する層は二度画定される、即ちポリ１マ
スクステップにおいて一度及びポリ１島状部マスクステ
ップにおいて一度である。これら二つのエッチングステ
ップは極めて臨界的なものである。なぜならば、それら
は、それぞれ、ＥＰＲＯＭセルの長さ及び幅を画定する
からである。これらのステップにおいてより多くの層を
エッチングすることの条件はこれらの臨界的な寸法を制
御する上で困難性を提供している。又、これら五つの層
のうちの何れか一つを除去し残すことは、フィールド酸
化膜のエッジに沿ってポリ１のストリンガを発生する危
険性を提供している。これらのエッジは、アクセストラ
ンジスタの近傍に位置されている。
【００２３】更に、Ｅｉｔａｎアレイにおけるポリ２ワ
ード線はポリ１フローティングゲートと自己整合されな
いので、隣接するビット線間のリークを回避するために
特別の「アレイフィールド注入」が必要とされる。この
リークは、ポリ２がポリ１と不整合である場合に発生す
る。ポリ２は、シリコンの一部を制御し且つ隣接するビ
ット線間の寄生ポリ２トランジスタへ通じている。その
ために、この寄生ポリ２トランジスタのターンオンを回
避するために高いスレッシュホールド電圧が必要とされ
る。このことは、アレイボロンフィールド注入を使用し
て行なわれる。ボロンフィールド注入に加えて、Ｅｉｔ
ａｎプロセスは、更に、フィールドスレッシュホールド
を十分に高い電圧へ移動させるために「分離酸化膜」を
必要としている。このフィールド注入は、セルのチャン
ネル内へのボロン横方向拡散を発生させ、チャンネル幅
を減少させ、高いビット線負荷とし、且つビット線／基
板ブレークダウン電圧を低下させる。
【００２４】更に、ポリ２エッチはＥｉｔａｎプロセス
においては非常に臨界的なものである。ポリ２エッチン
グはポリキャップ上で終了する。結合比を維持するため
に、公称的なポリキャップの厚さの範囲内でエッチング
を停止させることが必要である。このことは、薄いポリ
キャップ層の場合に過剰なエッチングとなる傾向のこと
を考慮すると困難である。分離酸化膜の厚さに依存し
て、ポリ１のポリ２に対する不整合はワード線の寄生容
量に影響を与える。
【００２５】更に、ポリ２ワード線を付着形成する前に
上部窒化物を除去することは、ポリ１フローティングゲ
ート周りの酸化物の全ての品質に影響を与える場合があ
る。このことは、書込み擾乱及びデータ維持に影響する
場合がある。
【００２６】
【発明が解決しようとする課題】従って、Ｅｉｔａｎア
レイの欠点を回避し、従来のＴセルＥＴＯＸアレイのマ
ルチコンタクト限界を取除き、且つＥｉｔａｎアーキテ
クチャのドレインターンオンに関する免疫性を維持する
フラッシュＥＰＲＯＭアレイを提供することが望まし
い。
【００２７】
【課題を解決するための手段】本発明は、交替的なメタ
ル（金属）／ソース仮想接地フラッシュＥＰＲＯＭセル
アレイの製造方法を提供している。本方法は、コンタク
トレス、即ちコンタクトのないアレイアーキテクチャを
提供しており、そのセル構成体は、ＥＴＯＸセル書込み
技術を使用することを可能とするようなものである。従
って、本アレイは、ＥＴＯＸ書込み及び消去を容易とし
ており、且つセル寸法を著しく小型とし且つスケーリン
グ可能性をより容易なものとしている。
【００２８】
【実施例】本発明の概念に基づいて交替的メタル／ソー
ス仮想接地フラッシュＥＰＲＯＭセルアレイのスタック
トエッチ製造のための処理方法について説明する。本ア
レイは、内部アクセストランジスタを有するクロスポイ
ントセルを使用している。処理の流れにおける幾つかの
ステップを示した図７乃至１０を参照して本発明につい
て詳細に説明する。これらの各図面は、処理の流れのあ
る段階における構成体の平面図と、その構成体における
次の三つの対応する断面図、即ち（１）ＥＰＲＯＭセル
アレイにおけるワード線方向（Ａ−Ａで示してある）、
（２）アクセストランジスタ区域におけるワード線方向
（Ｂ−Ｂで示してある）、及び（３）ワード線アクセス
トランジスタアレイに垂直なポリ１方向（Ｃ−Ｃで示し
てある）のそれぞれの断面図を包含している。
【００２９】図７を参照すると、本発明の処理の流れ
は、このタイプのプロセスに共通的な従来のステップで
開始し、次いで、Ｐ型シリコン基板１０２上に１００Å
のフローティングゲート酸化膜１００を形成する。次い
で、ポリシリコン層（ポリ１）１０４を約１５００Åの
厚さに付着形成し、且つ低注入エネルギで２−５×１０
15原子数／ｃｍ2 のドーズで燐をドープする。
【００３０】次いで、図７に示した如く、通常「ＯＮ
Ｏ」と呼ばれる酸化物／窒化物／酸化物からなる複合誘
電体層１０６をポリ１上に形成する。このＯＮＯ層を形
成した後に、ホトレジストマスク１０８を使用してＯＮ
Ｏ上に垂直なストリップを画定する。ＯＮＯ１０６及び
下側に存在するポリ１層１０４をプラズマエッチングし
てＯＮＯ／ポリ１からなる平行な垂直の線１１０を形成
する。
【００３１】次に、図８を参照すると、ポリ１マスクか
らホトレジスト１０８を剥離した後に、ポリ１線１１０
の間に薄いエッジ酸化膜を成長させる。次いで、ポリ１
線を自己整合型砒素注入において使用してＮ＋ビット線
を画定する。次いで、本発明に基づいて、交替的即ち一
つおきのＮ＋ビット線をマスクし、且つ露出されたビッ
ト線内に燐を注入して、ＥＰＲＯＭアレイのセルに対し
交替的即ち一つおきの傾斜型Ｎ＋／Ｎ−ソース領域を設
ける。オプションとして、この傾斜型ソース注入に続い
て、図８に示した如く、ドレインビット線内にボロンを
注入するマスクステップを実施することが可能である。
究極的に、上述したＥｉｔａｎ概念の考えとは逆に、Ｎ
＋／Ｎ−傾斜型ソースビット線をセグメント化させた態
様でメタルによりコンタクトさせ、一方中間ノードドレ
インビット線はコンタクトさせることはない。
【００３２】次に、Ｎ＋ビット線区域上に「差動型」酸
化物を成長させ、爾後のＯＮＯ及び／又はポリ（ポリシ
リコン）プラズマエッチングステップにおける実質的な
余裕を与える。例えば、ポリプラズマエッチングが、差
動型酸化物を形成することなしに実施される場合には、
ポリプラズマエッチングステップは露出されたＮ＋ビッ
ト線区域内のシリコンの「リギング（穴掘り）」を発生
させる場合がある。そのために、このステップは、ＯＮ
Ｏエッチング期間中に等価の酸化物を喪失させ、従っ
て、差動型酸化と呼ばれる。
【００３３】次に、「プロテクトアレイ」と呼ばれるマ
スクステップを実施する。このマスクは二つの目標を有
している。第一に、アレイからＯＮＯ／ポリ１層（ポリ
１マスクは暗所フィールドマスクである）をエッチング
除去してアレイからＯＮＯ／ポリ１を残存させる。この
ことは、Ｎ＋ビット線砒素注入において周辺部を保護す
るために余分のマスクを使用することを回避している。
砒素注入はマスクなしでウエハ全体について実施され
る。
【００３４】次いで、ＯＮＯ／ポリ１層をプラズマエッ
チングし、且つ希釈ＨＦを使用したウェットエッチング
で下側に存在するフローティングゲート酸化膜をエッチ
ング除去する。次いで、ホトレジストを剥離する。
【００３５】次に、図９を参照すると、本プロセスにお
ける次のステップは、アレイからゲートチャンネル領域
内の全てにおいて２００Åのゲート酸化膜を成長させる
ことである。次いで、スレッシュホールド電圧マスク
（Ｖtpマスク）を実施し、且つＰチャンネル領域をボロ
ンで注入して正しいスレッシュホールド電圧を与える。
Ｖtpマスクホトレジストを剥離した後に、２０００Åの
ポリシリコンからなる第二層（ポリ２）を付着形成し且
つ燐でドープする。次いで、２５００Åのタングステン
シリサイド層を付着形成し、且つポリ２マスクを実施す
る。このポリ２マスクは三つの機能を有している。即
ち、周辺部におけるトランジスタのゲートを画定し、ア
レイ内のアクセストランジスタのゲートを画定し、且つ
ＥＰＲＯＭセルのワード線を画定することである。次
に、タングステンシリサイド層及びポリ２層をプラズマ
エッチングする。注意すべきことであるが、アクセスト
ランジスタは、アレイセルよりも一層大きな電流を駆動
するために、アレイフラッシュＥＰＲＯＭセルよりも大
きな幅を有するフラッシュＥＰＲＯＭセルである。
【００３６】図１０を参照すると、このプラズマエッチ
の後に、ホトレジストは剥離しない。第二のホトレジス
トをスピンオンし且つ新たなマスクステップを実施す
る。この自己整合型エッチと呼ばれる新たなマスクは、
フラッシュＥＰＲＯＭセルアレイ内の線と線との間の残
存するＯＮＯ／ポリ１層のポリ２に対する自己整合型エ
ッチングを可能とするために、前のポリ２マスクのホト
レジストの一体性乃至は信頼性を維持する。このエッチ
ングで、フラッシュＥＰＲＯＭセルの製造が終了する。
【００３７】図１１は傾斜型（Ｎ＋／Ｎ−）ソース領域
とＮ＋／Ｐ＋ドレイン領域とを有する交替的メタル／ソ
ース仮想接地ＥＰＲＯＭセルアレイのより詳細な断面を
示している。これと等価な概略図を図１２に示してあ
る。
【００３８】図１２を参照すると、セルＡをプログラム
即ち書込むためには、ワード線２がＶtpであり、ビット
線Ｎ−１はＶssであり、且つビット線ＮをＶccとし、一
方ビット線Ｎ＋１はフローティングとすることが可能で
ある。書込み電圧Ｖccは選択線１へ印加され、一方選択
線２はＶssに保持される。このことは、上述した如く、
コンタクトされていない中間ノードドレイン上にＶccを
ドライブする。この領域は、ドレイン側からフローティ
ングゲート側へのホットエレクトロンの注入を発生させ
る。
【００３９】同様に、セルＢをプログラム即ち書込むた
めには、ワード線２をＶtpとし、ビット線Ｎ−１をＶcc
とし、且つビット線ＮをＶssとし、一方ビット線Ｎ＋１
はフローティング状態とすることが可能であり、書込み
電圧Ｖccを選択線２へ印加し、一方選択線１はＶssに保
持する。
【００４０】フラッシュ消去モードにおいては、消去電
圧Ｖerをビット線の各々（Ｎ−１，Ｎ，Ｎ＋１）へ印加
し、一方選択線１及び選択線２はＶssに保持する。この
ことは、セルのフローティングゲートからソース側への
電子のファウラ−ノルトハイムトンネル動作を起こさせ
る。傾斜型Ｎ＋／Ｎ−ソース接合は接合ブレークダウン
の発生を防止する。
【００４１】図１３及び１４は本発明に基づく交替的メ
タル／ソース仮想接地フラッシュＥＰＲＯＭセル及びア
レイに対するレイアウトをそれぞれ示している。
【００４２】上述したアレイは、従来のＴ形状型のＥＴ
ＯＸセルのプログラミング即ち書込みメカニズムを提供
しているが、そのセル寸法及びスケーリング特性はＴ形
状型ＥＴＯＸセルの場合よりもより小さく且つより簡単
である。なぜならば、本発明の場合には、コンタクトレ
スアーキテクチャであり且つドレインターンオン免疫性
がより良好だからである。このアーキテクチャでは、真
のビット線仮想接地デコード構成を必要とし、そのこと
がアレイ効率に影響を与える場合がある。
【００４３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来のＴ形状型ＥＴＯＸ ＥＰＲＯＭセルア
レイの一部を示したレイアウト図。
【図２】 図１のＡ−Ａ線に沿ってとった個別的なＥＴ
ＯＸセルを示した概略断面図。
【図３】 図１のＢ−Ｂ線に沿ってとった個別的なＥＴ
ＯＸセルを示した概略断面図。
【図４Ａ】 セルのフローティングゲートへのホットエ
レクトロン注入による従来のＥＴＯＸセル書込みを示し
た概略断面図。
【図４Ｂ】 セルのフローティングゲートからの電子の
ファウラ・ノルトハイムトンネル動作によるＥＴＯＸセ
ル消去を示した概略断面図。
【図５】 従来のクロスポイントコンタクトレスＥＰＲ
ＯＭセルアレイの一部を示したレイアウト図。
【図６】 図５のレイアウトに対して均等な回路を示し
た概略回路図。
【図７】 本発明に基づいて交替的メタル／ソース仮想
接地フラッシュＥＰＲＯＭセルアレイを製造する処理の
流れにおける１段階における状態を示した概略図。
【図８】 本発明に基づいて交替的メタル／ソース仮想
接地フラッシュＥＰＲＯＭセルアレイを製造する処理の
流れにおける１段階における状態を示した概略図。
【図９】 本発明に基づいて交替的メタル／ソース仮想
接地フラッシュＥＰＲＯＭセルアレイを製造する処理の
流れにおける１段階における状態を示した概略図。
【図１０】 本発明に基づいて交替的メタル／ソース仮
想接地フラッシュＥＰＲＯＭセルアレイを製造する処理
の流れにおける１段階における状態を示した概略図。
【図１１】 本発明に基づく交替的メタル／ソース仮想
接地フラッシュＥＰＲＯＭセルアレイの一部を示した概
略断面図。
【図１２】 図１１のアレイと等価な回路を示した概略
回路図。
【図１３】 本発明に基づく交替的メタル／ソース仮想
接地フラッシュＥＰＲＯＭセルを示したレイアウト図。
【図１４】 本発明に基づく交替的メタル／ソース仮想
接地フラッシュＥＰＲＯＭセルを示したレイアウト図。
【符号の説明】
１００ フローティングゲート酸化膜 １０２ シリコン基板 １０４ ポリシリコン層（ポリ１） １０６ 複合（ＯＮＯ）誘電体層 １０８ ホトレジストマスク １１０ 平行且つ垂直な線

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 Ｐ導電型のシリコン基板内に交替的ソー
    ス仮想接地ＥＰＲＯＭアレイを製造する方法において、
    尚前記ＥＰＲＯＭアレイは複数個のクロスポイントＥＰ
    ＲＯＭセルを有するものであり、 （ａ）シリコン基板上に第一絶縁物質層を形成し、 （ｂ）前記第一絶縁物質層上に第一導電物質層を形成
    し、 （ｃ）前記第一導電物質層上に第二絶縁物質層を形成
    し、 （ｄ）前記第二絶縁物質層及びその下側に存在する第一
    導電物質層の選択した部分をエッチングして第二絶縁性
    物質と下側に存在する第一導電性物質とからなる複数個
    の離隔された平行な垂直のストリップを形成し、 （ｅ）前記第二絶縁性物質と下側に存在する第一導電性
    物質とからなる平行な垂直なストリップの間のシリコン
    基板領域内にＮ型ドーパントを導入して離隔された埋め
    込みＮ＋ビット線を形成し、 （ｆ）一つおきの埋め込みＮ＋ビット線内に付加的なＮ
    型ドーパントを導入して前記埋め込みＮ＋ドレイン線と
    交替的な傾斜型ソース線を形成し、 （ｇ）第二導電性物質からなる複数個の離隔した平行な
    ワード線を形成し、尚前記ワード線は前記第二絶縁物質
    及び下側に存在する第一導電性物質からなる垂直なスト
    リップに対して垂直に形成し且つ前記第二導電性物質は
    前記第二絶縁性物質により前記第一導電性物質から離隔
    されている、 上記各ステップを有することを特徴とする方法。
  2. 【請求項２】 請求項１において、 （ａ）前記第一絶縁性物質が二酸化シリコンを有してお
    り、 （ｂ）前記第一導電性物質がポリシリコンを有してお
    り、 （ｃ）前記第二絶縁性物質が酸化物／窒化物／酸化物
    （ＯＮＯ）の複合体を有しており、 （ｄ）前記第二導電性物質がポリシリコンを有してい
    る、 ことを特徴とする方法。
  3. 【請求項３】 請求項２において、前記第二導電性物質
    がタングステンシリサイド及びその下側に存在するポリ
    シリコンを有することを特徴とする方法。
  4. 【請求項４】 請求項１において、更に、前記埋め込み
    Ｎ＋ドレイン線内にＰ型ドーパントを導入するステップ
    を有することを特徴とする方法。
  5. 【請求項５】 Ｐ導電型のシリコン基板内に交替的ソー
    ス仮想接地フラッシュＥＰＲＯＭアレイを製造する方法
    において、尚前記ＥＰＲＯＭアレイは複数個のクロスポ
    イントＥＰＲＯＭセルを有しており、 （ａ）シリコン基板上に第一絶縁性物質層を形成し、 （ｂ）前記第一絶縁性物質層上に第一ポリシリコン層
    （ポリ１）を形成し、 （ｃ）前記ポリ１の第一層上に第二絶縁物質層を形成
    し、 （ｄ）ポリ１マスクを形成して前記第二絶縁性物質及び
    下側に存在するポリ１の第一層からなる平行な線を画定
    し、 （ｅ）前記第二絶縁物質層及び下側に存在するポリ１の
    第一層の露出部分をエッチングして第二絶縁性物質及び
    下側に存在するポリ１からなる複数個の離隔され平行な
    垂直なストリップを画定し、 （ｆ）前記ポリ１マスクを除去した後に、前記第二絶縁
    性物質及び下側に存在するポリ１からなる平行な垂直の
    ストリップの間のシリコン基板内にＮ型ドーパントを導
    入して離隔され平行なＮ＋ビット線を形成し、 （ｇ）一つおきのＮ＋ビット線を付加的なＮ＋ドーパン
    トで注入して埋め込みＮ＋ドレイン線と交替的な傾斜型
    ソース線を形成し、 （ｈ）差動的酸化ステップを実施して前記垂直なストリ
    ップの前記第二絶縁性物質上に付加的な酸化物を形成
    し、一方同時的に前記傾斜型ソース線及びＮ＋ドレイン
    線上に酸化物を形成し、 （ｉ）ステップ（ａ）乃至（ｈ）で形成した構成体の上
    にポリシリコンからなる第二層（ポリ２）を形成し、 （ｊ）ポリ２からなる前記第二層の上にタングステンシ
    リサイド層を形成し、 （ｋ）前記タングステンシリサイド層上にポリ２マスク
    を形成し、 （ｌ）前記タングステンシリサイド及び下側に存在する
    ポリ２をエッチングして、前記第二絶縁性物質及び下側
    に存在するポリ１からなるストリップに対して垂直であ
    り前記第二絶縁性物質によりポリ１から離隔されている
    ポリ２ワード線を形成し、 （ｍ）積層型エッチステップにおいて前記ポリ２ワード
    線を使用して前記アレイのクロスポイントＥＰＲＯＭセ
    ルのポリ１フローティングゲートを画定する、 上記各ステップを有することを特徴とする方法。
  6. 【請求項６】 請求項５において、 （ａ）前記第一絶縁性物質が二酸化シリコンを有し、 （ｂ）前記第二絶縁性物質が酸化物／窒化物／酸化物
    （ＯＮＯ）の複合体を有する、 ことを特徴とする方法。
  7. 【請求項７】 請求項５において、更に、前記埋め込み
    Ｎ＋ドレイン線内にＰ型ドーパントを導入するステップ
    を有することを特徴とする方法。
  8. 【請求項８】 複数個のクロスポイントＥＰＲＯＭセル
    を有しており且つＰ導電型のシリコン基板内に形成され
    た交替的ソース仮想接地ＥＰＲＯＭアレイにおいて、 （ａ）前記シリコン基板上に第一絶縁性物質層が形成さ
    れており、 （ｂ）前記第一絶縁物質層上に第二絶縁物質と下側に存
    在する第一導電性物質とからなる複数個の離隔された平
    行な垂直のストリップが形成されており、 （ｃ）第二絶縁性物質と下側に存在する第一導電性物質
    とからなる平行な垂直のストリップの間において前記シ
    リコン基板内に複数個の埋め込みＮ＋ビット線が形成さ
    れており、一つおきの埋め込みＮ＋ビット線はそれに対
    して導入された付加的なＮ型ドーパントを有しており、
    埋め込みＮ＋ドレイン線と一つおきの傾斜型ソース線を
    形成しており、 （ｄ）第二絶縁性物質と第一導電性物質とからなる垂直
    のストリップに対して垂直に複数個の離隔した平行な第
    二導電性物質からなるワード線が形成されており、前記
    第二導電性物質は前記第二絶縁性物質により前記第一導
    電性物質から離隔されている、 ことを特徴とするアレイ。
  9. 【請求項９】 請求項８において、 （ａ）前記第一絶縁性物質が二酸化シリコンを有してお
    り、 （ｂ）前記第一導電性物質がポリシリコンを有してお
    り、 （ｃ）前記第二絶縁性物質が酸化物／窒化物／酸化物
    （ＯＮＯ）の複合体を有しており、 （ｄ）前記第二導電性物質がポリシリコンを有してい
    る、 ことを特徴とするアレイ。
  10. 【請求項１０】 請求項８において、前記埋め込みＮ＋
    ドレイン線がそれに対して導入されたＰ型ドーパントを
    有していることを特徴とするアレイ。
  11. 【請求項１１】 請求項８において、各埋め込みＮ＋ド
    レイン線が第一及び第二の隣接した傾斜型ソース線へ電
    気的に接続可能であり、各埋め込みＮ＋ドレイン線はゲ
    ートを第一選択線により与えられる第一選択トランジス
    タを介して第一の隣接した傾斜型ソース線へ電気的に接
    続可能であり、各埋め込みＮ＋ドレイン線は第二選択線
    により与えられるゲートを有する第二選択トランジスタ
    を介して前記第二の隣接する傾斜型ソース線へ電気的に
    接続可能であることを特徴とするアレイ。
  12. 【請求項１２】 請求項１０において、前記第一及び第
    二選択トランジスタがクロスポイントフラッシュＥＰＲ
    ＯＭセルであることを特徴とするアレイ。
  13. 【請求項１３】 請求項１２において、前記第一及び第
    二の選択トランジスタは、アレイフラッシュＥＰＲＯＭ
    セルよりもより大きな電流を駆動するために、アレイク
    ロスポイントフラッシュＥＰＲＯＭセルよりも大きなチ
    ャンネル幅を有していることを特徴とするアレイ。
  14. 【請求項１４】 請求項１０におけるような交替的ソー
    ス仮想接地フラッシュＥＰＲＯＭアレイにおける選択し
    たクロスポイントフラッシュＥＰＲＯＭセルの書込み方
    法において、 （ａ）選択したクロスポイントフラッシュＥＰＲＯＭセ
    ルのワード線をプログラミング電圧レベルに維持し、 （ｂ）第一の隣接した傾斜型ソース線を高電圧レベルに
    維持し、 （ｃ）第二の隣接した傾斜型ソース線を低電圧レベルに
    維持し、 （ｄ）前記第一選択線へ高電圧レベルを印加し、 （ｅ）前記第二選択線を低電圧レベルに保持する、 上記各ステップを有しており、選択したクロスポイント
    フラッシュＥＰＲＯＭセルの埋め込みＮ＋ドレイン線か
    ら選択したセルのフローティングゲートへ電子がチャン
    ネル動作することを特徴とする方法。
  15. 【請求項１５】 請求項１０におけるような交替的ソー
    ス仮想接地ＥＰＲＯＭアレイにおけるプログラムされて
    いるクロスポイントフラッシュＥＰＲＯＭセルをフラッ
    シュ消去する方法において、 （ａ）前記傾斜型ソース線の各々へ消去電圧レベルを印
    加し、 （ｂ）第一選択線及び第二選択線を低電圧レベルに保持
    し、 その際に、各プログラムされているフラッシュＥＰＲＯ
    Ｍセルに対して、電子が前記プログラムされているクロ
    スポイントフラッシュＥＰＲＯＭセルのフローティング
    ゲートから前記セルの傾斜型ソースへトンネル動作する
    ことを特徴とする方法。
JP1761493A 1992-02-04 1993-02-04 交替的金属／ソース仮想接地フラッシュｅｐｒｏｍセルアレイ Pending JPH0786530A (ja)

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