JPH0786865B2 - 多重プロセッサ・レベル変更同期装置 - Google Patents
多重プロセッサ・レベル変更同期装置Info
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- JPH0786865B2 JPH0786865B2 JP62160815A JP16081587A JPH0786865B2 JP H0786865 B2 JPH0786865 B2 JP H0786865B2 JP 62160815 A JP62160815 A JP 62160815A JP 16081587 A JP16081587 A JP 16081587A JP H0786865 B2 JPH0786865 B2 JP H0786865B2
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- bus
- register
- interrupt
- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- Bus Control (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】 ［発明の背景］ 本発明はデータ処理システムに関し、より詳しくはその
ようなシステムに関連した割込装置に関するものであ
る。
ようなシステムに関連した割込装置に関するものであ
る。
［従来技術］ 周知の如く、多くのシステムは競合している装置からの
割込みを優先度に基づいて処理するための割込装置を用
いる処理装置を有する。
割込みを優先度に基づいて処理するための割込装置を用
いる処理装置を有する。
通常、これは競合している装置に優先割込レベルを割当
て、これを比較してシステム又は処理装置に対するアク
セスの高優先割込を有している装置を使用可能化させる
ことにより成就される。装置の要求が実行された後に、
処理装置は現在の割込レベルで新しい割込みを実行する
ためのレディニス（readiness）を表示するためにそれ
らの装置に信号を送出する。この形式のシステムは、例
えば、米国特許第3,984,820号に開示されている。
て、これを比較してシステム又は処理装置に対するアク
セスの高優先割込を有している装置を使用可能化させる
ことにより成就される。装置の要求が実行された後に、
処理装置は現在の割込レベルで新しい割込みを実行する
ためのレディニス（readiness）を表示するためにそれ
らの装置に信号を送出する。この形式のシステムは、例
えば、米国特許第3,984,820号に開示されている。
一方、米国特許第3,993,981号及び第4,371,928号（本願
出願人に譲渡された）に記載されているように、非同期
システムバスに接続された装置によって発生され、非同
期的に到着する外部割込みを処理している間に、困難な
問題を生ずることなくプログラム命令に応答してレベル
変更を起動することが可能である。信頼できるスイッチ
ングを保証する一つの方法はシステムバス使用が終了し
かつレベル変更が可能になる時点を検出する回路を含ま
せることである。
出願人に譲渡された）に記載されているように、非同期
システムバスに接続された装置によって発生され、非同
期的に到着する外部割込みを処理している間に、困難な
問題を生ずることなくプログラム命令に応答してレベル
変更を起動することが可能である。信頼できるスイッチ
ングを保証する一つの方法はシステムバス使用が終了し
かつレベル変更が可能になる時点を検出する回路を含ま
せることである。
上記アプローチは多くの回路を必要としかつ単一の処理
装置を含んだシステムに限定される。すなわち、一つ以
上の処理装置を含むシステムにおいては、一つ以上の処
理装置が同時に割込レベルを変更し、システムバスに接
続されている他の装置に対して、そのようなスイッチン
グの不適当な通知を与えることがある。例えば、２つの
処理装置によって同時に発生された通知信号がキャンセ
ルされたり、システムバス上の各処理装置の位置関係に
従って相互に干渉して、受け取り装置によって誤解され
ることがある。
装置を含んだシステムに限定される。すなわち、一つ以
上の処理装置を含むシステムにおいては、一つ以上の処
理装置が同時に割込レベルを変更し、システムバスに接
続されている他の装置に対して、そのようなスイッチン
グの不適当な通知を与えることがある。例えば、２つの
処理装置によって同時に発生された通知信号がキャンセ
ルされたり、システムバス上の各処理装置の位置関係に
従って相互に干渉して、受け取り装置によって誤解され
ることがある。
［発明の目的］ 本発明は、多重処理システムにおいて用いられる割込み
変更装置を提供することを目的とする。
変更装置を提供することを目的とする。
また、本発明はシステムに含まれている処理装置の数と
独立に、多重処理システムで信頼性をもって動作する割
込レベル変更装置を提供することを目的とする。
独立に、多重処理システムで信頼性をもって動作する割
込レベル変更装置を提供することを目的とする。
［発明の要旨］ 上記本発明の目的及び効果は多重処理システムの好適な
実施例において成就される。本発明では、装置は、各処
理装置のバスインターフェース装置内に含まれる。前記
各処理装置は、システムに存在する装置に共通する非同
期システムバスに前記インターフェース回路を介して接
続されている。本装置は処理装置のレベルレジスタ及び
割込回路に接続される。動作において、本装置は、レベ
ル変更を示すためにコード化された各命令に応答して、
処理装置がバスサイクルを取得している時命令がシステ
ムバスに与えられると、その命令の一部として含まれる
レベルと割込み表示信号をストアするように割込み回路
を条件づける。バスサイクル動作中、処理装置は通知信
号を、同じ命令の部分としてシステム内の装置に送出す
るように動作する。
実施例において成就される。本発明では、装置は、各処
理装置のバスインターフェース装置内に含まれる。前記
各処理装置は、システムに存在する装置に共通する非同
期システムバスに前記インターフェース回路を介して接
続されている。本装置は処理装置のレベルレジスタ及び
割込回路に接続される。動作において、本装置は、レベ
ル変更を示すためにコード化された各命令に応答して、
処理装置がバスサイクルを取得している時命令がシステ
ムバスに与えられると、その命令の一部として含まれる
レベルと割込み表示信号をストアするように割込み回路
を条件づける。バスサイクル動作中、処理装置は通知信
号を、同じ命令の部分としてシステム内の装置に送出す
るように動作する。
バスサイクル動作中にのみレベルを変更することによっ
て、これは非同期的に生じている外部的事項からの干渉
を除去する。したがって、唯一の処理装置のみが、不適
当な通知の可能性を排除している与えられた期間中にレ
ベル変更をすることを保証する。
て、これは非同期的に生じている外部的事項からの干渉
を除去する。したがって、唯一の処理装置のみが、不適
当な通知の可能性を排除している与えられた期間中にレ
ベル変更をすることを保証する。
本発明の装置は付加的回路をほとんど必要としない。本
発明の装置は現存するバスインターフェース回路を最大
限に利用することによって成就される。
発明の装置は現存するバスインターフェース回路を最大
限に利用することによって成就される。
本願発明は実施例と図面により理解されるがこれに限定
されるものではない。
されるものではない。
第１図のシステムの説明 第１図は複数のサブシステム14〜18nを含む多重処理シ
ステム（マルチプロセッシングシステム）10を示す。第
１図は多数の中央サブシステム14a〜14n、メモリーサブ
システム16及び多数の周辺サブシステム18a〜18nを含
む。各サブシステムは、その装置又はそれに関連した複
数の装置に非同期方法でシステムバス12上の他の装置に
対しての要求を命令、割込みデータ又は応答／状態の形
式で転送又は受信させるインターフェース領域を含む。
各インターフェース領域は米国特許第3,995,258号の第
９図に開示された形式のバスインターフェースロジック
回路を含む。
ステム（マルチプロセッシングシステム）10を示す。第
１図は多数の中央サブシステム14a〜14n、メモリーサブ
システム16及び多数の周辺サブシステム18a〜18nを含
む。各サブシステムは、その装置又はそれに関連した複
数の装置に非同期方法でシステムバス12上の他の装置に
対しての要求を命令、割込みデータ又は応答／状態の形
式で転送又は受信させるインターフェース領域を含む。
各インターフェース領域は米国特許第3,995,258号の第
９図に開示された形式のバスインターフェースロジック
回路を含む。
上述した如く、中央サブシステム14a〜14nのインターフ
ェース領域14−1a〜14−1nの各々は本発明の装置を含
む。これらの全てのインターフェース領域は同一に構成
されている。したがって、インターフェース領域14−１
のみが第２図を参照して以下に詳述される。
ェース領域14−1a〜14−1nの各々は本発明の装置を含
む。これらの全てのインターフェース領域は同一に構成
されている。したがって、インターフェース領域14−１
のみが第２図を参照して以下に詳述される。
中央サブシステム14−1aの全体説明 第２図を参照すると判るように、中央サブシステム14a
がCPU領域14−２とインターフェース領域14−１を含ん
でいる。CPU領域14−２は、マイクロプログラムされた
処理ユニットを含んでおり、このユニットは、コマンド
（これはインターフェース領域14−１のポート・レジス
タ14−10乃至14−14へ与えられる）の形式で要求を発生
し、これと共にバス要求信号BUSREQ010（これはブロッ
ク14−18のバス要求回路へ入力として与えられる）を発
生するよう動作する。
がCPU領域14−２とインターフェース領域14−１を含ん
でいる。CPU領域14−２は、マイクロプログラムされた
処理ユニットを含んでおり、このユニットは、コマンド
（これはインターフェース領域14−１のポート・レジス
タ14−10乃至14−14へ与えられる）の形式で要求を発生
し、これと共にバス要求信号BUSREQ010（これはブロッ
ク14−18のバス要求回路へ入力として与えられる）を発
生するよう動作する。
示されているように、レジスタ14−10乃至14−14は個々
に、システム・バス12のアドレス部分、データ部分及び
コマンド部分へ、ブロック14−22のドライバ回路14−22
0乃至14−224を介して結合している。バス要求回路14−
18からの当方データ・サイクル現在信号MYDCNN000によ
り付勢されるとき、これらドライバ回路はそのCPUバス
要求をシステム・バス12に与える。
に、システム・バス12のアドレス部分、データ部分及び
コマンド部分へ、ブロック14−22のドライバ回路14−22
0乃至14−224を介して結合している。バス要求回路14−
18からの当方データ・サイクル現在信号MYDCNN000によ
り付勢されるとき、これらドライバ回路はそのCPUバス
要求をシステム・バス12に与える。
加えて、ブロック14−22は、対応する数のレシーバ回路
14−226乃至14−230を含んでおり、これらレシーバ回路
は、図示のように、ドライバ回路と共に、システム・バ
ス12のアドレス部分、データ部分及びコマンド部分へ結
合している。これら回路は、システム・バス12からの信
号をブロック14−16のバス応答回路並びにブロック14−
20のレベル・レジスタ及び割込回路に与える。更に、こ
れらブロック14−16及び14−20の回路は、信号を夫々送
信及び受信するため図示のように結合されている。
14−226乃至14−230を含んでおり、これらレシーバ回路
は、図示のように、ドライバ回路と共に、システム・バ
ス12のアドレス部分、データ部分及びコマンド部分へ結
合している。これら回路は、システム・バス12からの信
号をブロック14−16のバス応答回路並びにブロック14−
20のレベル・レジスタ及び割込回路に与える。更に、こ
れらブロック14−16及び14−20の回路は、信号を夫々送
信及び受信するため図示のように結合されている。
インターフェース領域14−１の詳細説明 第3a図及び第3b図は夫々、第２図のバス応答回路14−16
並びにレベル・レジスタ及び割込回路14−20を詳しく示
しており、これが本発明の装置を備えている。まず最初
に第3a図を参照すると、ブロック14−16の諸回路は、チ
ャネル・デコーダ回路14−160、システム・バス応答PLA
14−161、NANDゲート14−162,複数のANDゲート14−166
乃至14−168、９ビット・レジスタ14−170、出力排他的
ORゲート回路14−172,及びORゲート14−174を含み、図
示のように接続されている。これらゲート並びにレジス
タは、在来設計のものである。例えば、レジスタ14−17
0は、テキサス・インスツルメント社製造の74AS823チッ
プ回路から構成できる。回路14−161は、アドバンスト
・マイクロ・デバイセス社製造のAmPL16L8Bチップ回路
で構成できる。
並びにレベル・レジスタ及び割込回路14−20を詳しく示
しており、これが本発明の装置を備えている。まず最初
に第3a図を参照すると、ブロック14−16の諸回路は、チ
ャネル・デコーダ回路14−160、システム・バス応答PLA
14−161、NANDゲート14−162,複数のANDゲート14−166
乃至14−168、９ビット・レジスタ14−170、出力排他的
ORゲート回路14−172,及びORゲート14−174を含み、図
示のように接続されている。これらゲート並びにレジス
タは、在来設計のものである。例えば、レジスタ14−17
0は、テキサス・インスツルメント社製造の74AS823チッ
プ回路から構成できる。回路14−161は、アドバンスト
・マイクロ・デバイセス社製造のAmPL16L8Bチップ回路
で構成できる。
ブロック14−160の回路は、中央サブシステム14−２に
割当てられた独自のチャネル番号がメモリー・コマンド
以外に応答してシステム・バス12に与えられる時を検出
するよう作用する（即ち、信号BSMREF000＝１）。これ
ら回路は比較回路を含み、これは、その受信したチャネ
ル番号を内部記憶されたチャネル番号と比較し、そして
それらの比較一致検出時にCPチャネル信号CPCHAN010を
２進１にする。
割当てられた独自のチャネル番号がメモリー・コマンド
以外に応答してシステム・バス12に与えられる時を検出
するよう作用する（即ち、信号BSMREF000＝１）。これ
ら回路は比較回路を含み、これは、その受信したチャネ
ル番号を内部記憶されたチャネル番号と比較し、そして
それらの比較一致検出時にCPチャネル信号CPCHAN010を
２進１にする。
NANDゲート14−162は、信号CPCHAN010、バス・データ優
先順位OK信号BSDPOK010、バス・コマンド・パリティーO
K信号BSCPOK010、及びバス・アドレス・パリティーOK信
号BSPAOK010を組み合わせて、チャネルOK信号CHANOK000
を発生する。これは、保全性検査回路14−10（図示せ
ず）が中央サブシステム14が受信したその要求の全ての
指定された部分が妥当であることを検証したときに、信
号CHANOK000を２進０にする。これは更に、バス・デー
タ・サイクル現在遅延信号BSDCND010に応答して諸信号P
RSHBA010,PRINTA010,PRINTN010,及びPRSCFA010の状態を
記憶するため、レジスタ14−170を付勢する。信号BSDCN
010は、アドレスされたサブシステム（スレーブ）がそ
のチャネル・アドレスを検出できるようになっている時
間インターバルを定める。これ以上の説明については、
米国特許第3,995,258号を参照してもよい。
先順位OK信号BSDPOK010、バス・コマンド・パリティーO
K信号BSCPOK010、及びバス・アドレス・パリティーOK信
号BSPAOK010を組み合わせて、チャネルOK信号CHANOK000
を発生する。これは、保全性検査回路14−10（図示せ
ず）が中央サブシステム14が受信したその要求の全ての
指定された部分が妥当であることを検証したときに、信
号CHANOK000を２進０にする。これは更に、バス・デー
タ・サイクル現在遅延信号BSDCND010に応答して諸信号P
RSHBA010,PRINTA010,PRINTN010,及びPRSCFA010の状態を
記憶するため、レジスタ14−170を付勢する。信号BSDCN
010は、アドレスされたサブシステム（スレーブ）がそ
のチャネル・アドレスを検出できるようになっている時
間インターバルを定める。これ以上の説明については、
米国特許第3,995,258号を参照してもよい。
信号PRSHBA010乃至PRINTN010は、実行されるバス・サイ
クルのタイプを識別し、そしてアクノリッジまたは否定
アクノリッジの応答信号を発生するのに使用される。詳
しくは、第２半バス・サイクルは、先に要求した情報が
その要求側サブシステムに転送されるインターバルを定
めている。これは、読出動作の如き２サイクル動作の第
２サイクルである。信号BSSHBC010が、サブシステム
（例えばメモリー・サブシステム16）が中央サブシステ
ム14により先に要求されたデータを転送している時、シ
ステム・バス12から受信される。
クルのタイプを識別し、そしてアクノリッジまたは否定
アクノリッジの応答信号を発生するのに使用される。詳
しくは、第２半バス・サイクルは、先に要求した情報が
その要求側サブシステムに転送されるインターバルを定
めている。これは、読出動作の如き２サイクル動作の第
２サイクルである。信号BSSHBC010が、サブシステム
（例えばメモリー・サブシステム16）が中央サブシステ
ム14により先に要求されたデータを転送している時、シ
ステム・バス12から受信される。
ANDゲート14−166及び14−168は、PLA回路14−161から
のCPU割込信号PRINTR010、及び第3b図の割込回路14−20
からのプロセッサ・レベル信号PRLVLS010及びPRLVLS000
を組み合わせて、アクノリッジ信号及び否定アクノリッ
ジ信号PRINTA010及びPRINTN010を発生する。このCPU割
込信号PRINTR010及びプロセッサ・レベル信号PRLVLS010
は、両方とも２進１であってその割込側サブシステムが
現行動作レベルよりも高い優先順位（即ち、レベル番号
値がより小さい）を持っていることを示すとき、ANDゲ
ート14−166にアクノリッジ信号PRINTA010を２進１へさ
せる。その時、プロセッサ・レベル信号PRLVLS000は２
進０である。しかし、プロセッサ・レベル信号PRLVLS00
0が２進１であってその割込側サブシステムが現行動作
レベルよりも低い優先順位を持っていることを示してい
るとき、ANDゲート14−168は、否定アクノリッジ信号PR
INTN010を２進１にさせる。
のCPU割込信号PRINTR010、及び第3b図の割込回路14−20
からのプロセッサ・レベル信号PRLVLS010及びPRLVLS000
を組み合わせて、アクノリッジ信号及び否定アクノリッ
ジ信号PRINTA010及びPRINTN010を発生する。このCPU割
込信号PRINTR010及びプロセッサ・レベル信号PRLVLS010
は、両方とも２進１であってその割込側サブシステムが
現行動作レベルよりも高い優先順位（即ち、レベル番号
値がより小さい）を持っていることを示すとき、ANDゲ
ート14−166にアクノリッジ信号PRINTA010を２進１へさ
せる。その時、プロセッサ・レベル信号PRLVLS000は２
進０である。しかし、プロセッサ・レベル信号PRLVLS00
0が２進１であってその割込側サブシステムが現行動作
レベルよりも低い優先順位を持っていることを示してい
るとき、ANDゲート14−168は、否定アクノリッジ信号PR
INTN010を２進１にさせる。
これらアクノリッジ信号PRSHBA110及びPRINTA110は、検
査目的のため排他的ORゲート14−172内で組み合わさ
れ、それによって当方アクノリッジ信号MYACKR010が、
それらアクノリッジ信号の１方のみが２進１の時のみ発
生されるようにする。否定アクノリッジ信号PRINTN110
は、２進１の時、ORゲート14−174に当方否定アクノリ
ッジ信号MYNAKR010を２進１にさせる。第3a図から判る
ように、信号MYACKR010及びMYNAKR010はシステム・バス
12へ在来のドライバ回路（図示せず）を介して与えられ
る。
査目的のため排他的ORゲート14−172内で組み合わさ
れ、それによって当方アクノリッジ信号MYACKR010が、
それらアクノリッジ信号の１方のみが２進１の時のみ発
生されるようにする。否定アクノリッジ信号PRINTN110
は、２進１の時、ORゲート14−174に当方否定アクノリ
ッジ信号MYNAKR010を２進１にさせる。第3a図から判る
ように、信号MYACKR010及びMYNAKR010はシステム・バス
12へ在来のドライバ回路（図示せず）を介して与えられ
る。
アクノリッジ信号PRSCFA010は、バス信号BSRINT110及び
BSSHBC010に応答してPLA回路14−161により発生され
る。この信号は、レベル変更コマンドがバス12に送られ
たこと（即ち、両信号BSRINT110及びBSSHBC010が１）を
示すために使用される。これは、信号PRINTA110と共に
第3b図の割込回路14−20に送られる。
BSSHBC010に応答してPLA回路14−161により発生され
る。この信号は、レベル変更コマンドがバス12に送られ
たこと（即ち、両信号BSRINT110及びBSSHBC010が１）を
示すために使用される。これは、信号PRINTA110と共に
第3b図の割込回路14−20に送られる。
また、PLA回路14−161は、CPU割込信号PRINTR010を２進
１にして、I/O割込コマンドが周辺サブシステムにより
システム・バス12に与えられた結果としての割込の存在
を通知する。信号PRINTR010は、次のブール式に従って
発生される。
１にして、I/O割込コマンドが周辺サブシステムにより
システム・バス12に与えられた結果としての割込の存在
を通知する。信号PRINTR010は、次のブール式に従って
発生される。
PRINTR010 ＝BSRINT100・BSSHBC100 第3b図はブロック14−20の回路を更に詳細に示してい
る。これらの回路はバス入力レジスタ14−200、レベル
変更コマンドレジスタ14−202、CPUI/O割込ビジーイン
ジケータレジスタ14−204及びレベルレジスタ兼コンパ
レータ回路14−206を含んでいる。入力レジスタ14−200
はバス12に結合し、バスデータサイクル現在遅延信号BS
DCN010によりイネーブルされ信号BSDT151010乃至BSDT10
010の状態を記憶する。レジスタ14−200の出力信号CPLV
L0010乃至CPLVL5010は、回路14−206へ一組の入力とし
て供給される。
る。これらの回路はバス入力レジスタ14−200、レベル
変更コマンドレジスタ14−202、CPUI/O割込ビジーイン
ジケータレジスタ14−204及びレベルレジスタ兼コンパ
レータ回路14−206を含んでいる。入力レジスタ14−200
はバス12に結合し、バスデータサイクル現在遅延信号BS
DCN010によりイネーブルされ信号BSDT151010乃至BSDT10
010の状態を記憶する。レジスタ14−200の出力信号CPLV
L0010乃至CPLVL5010は、回路14−206へ一組の入力とし
て供給される。
レベル変換コマンドレジスタ14−202はバス12に結合し
て信号BSRINT110及びBSAD23010を受取り回路14−16に応
答して肯定応答信号PRSCFA110を受取る。レジスタ14−2
02の内容は、信号BSRINT110が２進零のとき零にクリア
される。信号PRSCFA110に応答して、信号BSRINT110及び
BSAD23010状態は、信号BSRINT110が２進１のままである
期間、レジスタ14−202に記憶される。出力信号PRLVCG0
10及びPRLVCL000は、それぞれ、図示されるように、コ
ンパレータ回路14−206のイネーブル入力（PLE）に対す
る入力、及び割込インジケータフリップフロップ14−20
4のデータ入力として供給される。
て信号BSRINT110及びBSAD23010を受取り回路14−16に応
答して肯定応答信号PRSCFA110を受取る。レジスタ14−2
02の内容は、信号BSRINT110が２進零のとき零にクリア
される。信号PRSCFA110に応答して、信号BSRINT110及び
BSAD23010状態は、信号BSRINT110が２進１のままである
期間、レジスタ14−202に記憶される。出力信号PRLVCG0
10及びPRLVCL000は、それぞれ、図示されるように、コ
ンパレータ回路14−206のイネーブル入力（PLE）に対す
る入力、及び割込インジケータフリップフロップ14−20
4のデータ入力として供給される。
割込インジケータ14−204は、バスマスタクリヤ信号BSM
CLR000に応答して２進零の状態に予め設定される。それ
は、回路14−16により２進零から２進１へ変えられた割
込肯定応答信号PRINTA110に応答して、信号PRLVCL000が
２進零から２進１へ変わるとき２進１の状態に強制され
る。出力割込ビジー信号PRLBSY010はコンパレータ回路1
4−206の第２の組の入力（Ｑ）の最小桁のビットに供給
される。残りの組の入力はバスからの信号BSDT1011O乃
至BSDT15110を受取るように接続される。
CLR000に応答して２進零の状態に予め設定される。それ
は、回路14−16により２進零から２進１へ変えられた割
込肯定応答信号PRINTA110に応答して、信号PRLVCL000が
２進零から２進１へ変わるとき２進１の状態に強制され
る。出力割込ビジー信号PRLBSY010はコンパレータ回路1
4−206の第２の組の入力（Ｑ）の最小桁のビットに供給
される。残りの組の入力はバスからの信号BSDT1011O乃
至BSDT15110を受取るように接続される。
レベルレジスタ兼コンパレータ回路14−206は、上記の
ように動作して内部レベルレジスタ内に記憶された現在
レベル番号を割込サブシステムからのレベル番号と比較
するコンパレータ回路を含んでいる。現在割込レベルの
優先度が割込サブシステム割込レベルに等しいか又はそ
れより大きいとき、回路14−206はプロセッサレベル信
号PRLVLS010を２進１に、信号PRLVLS000を２進零に強制
する。優先度の方が小さいときには、コンパレータ回路
14−206は信号PRLVLS010を２進零に、信号PRLVLS000を
２進１に強制する。両方のレベルが等しいときには、コ
ンパレータ回路14−206は信号PRLVLS010及びPRLVLS00を
２進零に強制する。
ように動作して内部レベルレジスタ内に記憶された現在
レベル番号を割込サブシステムからのレベル番号と比較
するコンパレータ回路を含んでいる。現在割込レベルの
優先度が割込サブシステム割込レベルに等しいか又はそ
れより大きいとき、回路14−206はプロセッサレベル信
号PRLVLS010を２進１に、信号PRLVLS000を２進零に強制
する。優先度の方が小さいときには、コンパレータ回路
14−206は信号PRLVLS010を２進零に、信号PRLVLS000を
２進１に強制する。両方のレベルが等しいときには、コ
ンパレータ回路14−206は信号PRLVLS010及びPRLVLS00を
２進零に強制する。
第3a図及び第3b図の回路は、様々な回路ブロック（例え
ば、74AS823、74S175、74AS885等）において示されたよ
うな標準的集積回路チップから組み立てられている。
ば、74AS823、74S175、74AS885等）において示されたよ
うな標準的集積回路チップから組み立てられている。
動作の説明 第５図のタイミング図を参照しながら、第3a図及び第3b
図に示されている本発明に従う装置の動作を次に説明す
る。第４図は中央サブシステム14a乃至14nによって生成
されレベルレジスタの動作を変更しブロック14−20の回
路に割込むための特別のコマンドに対するバス11のコマ
ンド、アドレス、データ線のコーディングを示してい
る。
図に示されている本発明に従う装置の動作を次に説明す
る。第４図は中央サブシステム14a乃至14nによって生成
されレベルレジスタの動作を変更しブロック14−20の回
路に割込むための特別のコマンドに対するバス11のコマ
ンド、アドレス、データ線のコーディングを示してい
る。
レベル変更コマンドに関し、コマンドバス線BSRINTは、
バス線BSMREF及びBSSHBCが２進零に設定されている間、
２進１に設定されなければならない。対照してみると、
外部I/O割込が第１図のサブシステムの１つによって生
成されるとき、コマンドバス線は図示されるようにコー
ド化される。アドレスバス線BSAD08乃至BSAD17は中央サ
ブシステム自体のチャネル番号を含むようにコード化さ
れ、一方線BSAD18−23は表Ｉに図示される機能コードの
１つを含むようにコード化されている。
バス線BSMREF及びBSSHBCが２進零に設定されている間、
２進１に設定されなければならない。対照してみると、
外部I/O割込が第１図のサブシステムの１つによって生
成されるとき、コマンドバス線は図示されるようにコー
ド化される。アドレスバス線BSAD08乃至BSAD17は中央サ
ブシステム自体のチャネル番号を含むようにコード化さ
れ、一方線BSAD18−23は表Ｉに図示される機能コードの
１つを含むようにコード化されている。
表から分かるように、バスアドレスビット23（即ち信号
BSAD23）の状態は、CPUI/O割込ビジーインジケータフリ
ップフロップ14−204が２進零にクリヤされるべきであ
るか否かを規定する。表Ｉは外部割込サブシステムによ
るフリップフロップ14−204の通常の設定に関する条件
を示している。最後に、データバス線BSTDT09乃至BSTDT
15は図示されているようにコード化される（即ち、BSTD
T09は、BSTDT10−15が新しいレベル番号を含む間、零で
なければならない。） 動作中、割込処理が終了すると中央サブシステム14aは
動作して、第４図に示されるようにフォーマットされた
レベル変更を特定するコマンドを生成する。即ち、CPU
領域14−２はマイクロプログラム制御下でアドレス、デ
ータ及びコマンドビットをレジスタ14−10乃至14−14に
ロードする。さらに、CPU領域14−２はバス要求信号BSR
EQ010を２進に強制する。その結果、当方データサイク
ル現在信号MYDCNN000は、中央サブシステム14aがバスサ
イクルを与えられたときインターフェース領域14−１内
に含まれる優先順位回路網によって２進零に強制され
る。これらの回路は図示されていないが、設計的に従来
のものであり米国特許第3,995,258号に開示された形式
のものでよい。
BSAD23）の状態は、CPUI/O割込ビジーインジケータフリ
ップフロップ14−204が２進零にクリヤされるべきであ
るか否かを規定する。表Ｉは外部割込サブシステムによ
るフリップフロップ14−204の通常の設定に関する条件
を示している。最後に、データバス線BSTDT09乃至BSTDT
15は図示されているようにコード化される（即ち、BSTD
T09は、BSTDT10−15が新しいレベル番号を含む間、零で
なければならない。） 動作中、割込処理が終了すると中央サブシステム14aは
動作して、第４図に示されるようにフォーマットされた
レベル変更を特定するコマンドを生成する。即ち、CPU
領域14−２はマイクロプログラム制御下でアドレス、デ
ータ及びコマンドビットをレジスタ14−10乃至14−14に
ロードする。さらに、CPU領域14−２はバス要求信号BSR
EQ010を２進に強制する。その結果、当方データサイク
ル現在信号MYDCNN000は、中央サブシステム14aがバスサ
イクルを与えられたときインターフェース領域14−１内
に含まれる優先順位回路網によって２進零に強制され
る。これらの回路は図示されていないが、設計的に従来
のものであり米国特許第3,995,258号に開示された形式
のものでよい。
そのとき、コード化されたコマンド、データ及びアドレ
スビットはドライバ回路14−220乃至14−224によってバ
ス12に供給される。レベル変更コマンドに関して、コマ
ンドビットは次の様に設定される： BSMREF010＝０（メモリ要求でない）； BSWRIT010＝×（関係なし）； BSLOCK＝×（関係なし）； BSSHBC010＝０（後半バスサイクルでない）； BSDBWD010＝×（関係なし）； BSDBDL010＝×（関係なし）； BSBYTE010＝×（関係なし）；及び BSRINT＝１（レベル通知変更）。
スビットはドライバ回路14−220乃至14−224によってバ
ス12に供給される。レベル変更コマンドに関して、コマ
ンドビットは次の様に設定される： BSMREF010＝０（メモリ要求でない）； BSWRIT010＝×（関係なし）； BSLOCK＝×（関係なし）； BSSHBC010＝０（後半バスサイクルでない）； BSDBWD010＝×（関係なし）； BSDBDL010＝×（関係なし）； BSBYTE010＝×（関係なし）；及び BSRINT＝１（レベル通知変更）。
アドレス及びデータビットは第４図の表Ｉにおいて示さ
れるように設定される。アドレスビットBSAD23は、中央
サブシステム14aがI/Oビジーフリツプフロップ14−204
をリセットすることを望むか否かの関数として設定され
サブシステムは通常動作を再開可能となる。
れるように設定される。アドレスビットBSAD23は、中央
サブシステム14aがI/Oビジーフリツプフロップ14−204
をリセットすることを望むか否かの関数として設定され
サブシステムは通常動作を再開可能となる。
第５図から分かるように、コマンドの転送の結果、信号
BSRINT110、中央サブシステム14aチャネル番号、レベル
番号及び機能コード信号は、信号BSDCNN010が生成され
るときにバス12に供給されることとなり、サブシステム
14aにバスサイクルを与える。（第3a図の）回路14−160
及び14−161は、それ自身のチャネル番号を検出しコマ
ンドがレベル変更コマンドであること検知したときに動
作して信号CHANOK000を２進零に、信号PRSCFA010を２進
１に強制する。その結果、信号BSSHBC010、PRSCFA010、
PRINTA010及びPRINTN010はレジスタ14−170にロードさ
れることとなる。
BSRINT110、中央サブシステム14aチャネル番号、レベル
番号及び機能コード信号は、信号BSDCNN010が生成され
るときにバス12に供給されることとなり、サブシステム
14aにバスサイクルを与える。（第3a図の）回路14−160
及び14−161は、それ自身のチャネル番号を検出しコマ
ンドがレベル変更コマンドであること検知したときに動
作して信号CHANOK000を２進零に、信号PRSCFA010を２進
１に強制する。その結果、信号BSSHBC010、PRSCFA010、
PRINTA010及びPRINTN010はレジスタ14−170にロードさ
れることとなる。
第５図から分かるように、信号PRBSACK110が今度は第3b
図のレベル変更レジスタ14−202に、図示されている如
く信号PRLVCL000及びPRLVCG010の状態を変えさせる。信
号PRLVCG010が２進１に変わったとき、回路14−206をイ
ネーブルしてそのレベルレジスタへ、バス信号BSDCND01
0に対して応答してバスデータ線BSDT10−15からレジス
タ14−200に先にロードされた新しいレベル番号をロー
ドする。
図のレベル変更レジスタ14−202に、図示されている如
く信号PRLVCL000及びPRLVCG010の状態を変えさせる。信
号PRLVCG010が２進１に変わったとき、回路14−206をイ
ネーブルしてそのレベルレジスタへ、バス信号BSDCND01
0に対して応答してバスデータ線BSDT10−15からレジス
タ14−200に先にロードされた新しいレベル番号をロー
ドする。
信号PRLVCL000は信号BSAD23010が２進１のとき、２進０
に切り替わると同時にCPU・I/O割り込みビジー・フリッ
プフロップを２進０状態に強制する。バス・サイクルの
終わりに、信号PRLVCL000とPRLVCG010はそれらの初期状
態に戻る。もし変更が要求されなければ、信号BSAD2301
0は２進０にセットされる。このとき、中央サブシステ
ム14aは、バス12から受け取られる。現在回路14−206に
記憶されているレベルより高い優先順位の他の外部割り
込みを処理する用意が有る。
に切り替わると同時にCPU・I/O割り込みビジー・フリッ
プフロップを２進０状態に強制する。バス・サイクルの
終わりに、信号PRLVCL000とPRLVCG010はそれらの初期状
態に戻る。もし変更が要求されなければ、信号BSAD2301
0は２進０にセットされる。このとき、中央サブシステ
ム14aは、バス12から受け取られる。現在回路14−206に
記憶されているレベルより高い優先順位の他の外部割り
込みを処理する用意が有る。
第５図から判るように、次のバス・サイクルの間に中央
サブシステム14aは、第１図の他の１つのサブシステム
から割り込みを受け取ると同時に操作の割り込みサイク
ルを実行するように動作する。そのとき、CPU・I/O割り
込みビジー・フリップフロップ14−204は、第５図に示
されるように２進１にセットされる。上記のことから、
本発明の装置がいかにして、通常のバス・インターフェ
ース回路に極く少ないハードウエアを付加することによ
って、信頼できる仕方でCPUレベルを変更出来ることを
保証し得るかが解る。システム・バスに関連する優先順
位回路を用いることによって、各中央サブシステムはど
んな外部または内部事象からの干渉もなしに、レベル変
更を実行できる。このとき、サブシステムは信頼できる
同期方式で他のサブシステムへレベル変更を通知でき
る。
サブシステム14aは、第１図の他の１つのサブシステム
から割り込みを受け取ると同時に操作の割り込みサイク
ルを実行するように動作する。そのとき、CPU・I/O割り
込みビジー・フリップフロップ14−204は、第５図に示
されるように２進１にセットされる。上記のことから、
本発明の装置がいかにして、通常のバス・インターフェ
ース回路に極く少ないハードウエアを付加することによ
って、信頼できる仕方でCPUレベルを変更出来ることを
保証し得るかが解る。システム・バスに関連する優先順
位回路を用いることによって、各中央サブシステムはど
んな外部または内部事象からの干渉もなしに、レベル変
更を実行できる。このとき、サブシステムは信頼できる
同期方式で他のサブシステムへレベル変更を通知でき
る。
簡略化のために、RINT信号がレベル変更コマンドの定義
と通知を与える両方のために用いられた。コマンドの他
のビットが、特定の共有資源（例えば処理装置、メモリ
ー等）のアクセスに対して競合する装置からの干渉なし
に実行されるべきレベル変更や状態変更操作を定義する
ために用いられ得ることは明らかである。また本発明
は、自己のチャネル番号を特定する処理装置に限定され
るものではない。これは、他の処理装置においてレベル
変更や状態変更を示し又は強制する処理装置によって用
いられ得る。
と通知を与える両方のために用いられた。コマンドの他
のビットが、特定の共有資源（例えば処理装置、メモリ
ー等）のアクセスに対して競合する装置からの干渉なし
に実行されるべきレベル変更や状態変更操作を定義する
ために用いられ得ることは明らかである。また本発明
は、自己のチャネル番号を特定する処理装置に限定され
るものではない。これは、他の処理装置においてレベル
変更や状態変更を示し又は強制する処理装置によって用
いられ得る。
更に、本発明の教示は当業者によって、その操作（例え
ばメモリー・ロッキング）が競合する処理装置によって
同様に逆に影響を受け得る他の装置（例えばメモリー・
サブシステム）に応用できる。従って、処理装置という
語はレベル変更や状態変更コマンドを発生したり受け取
り得るどんな装置も含む。
ばメモリー・ロッキング）が競合する処理装置によって
同様に逆に影響を受け得る他の装置（例えばメモリー・
サブシステム）に応用できる。従って、処理装置という
語はレベル変更や状態変更コマンドを発生したり受け取
り得るどんな装置も含む。
本発明の教示を離れずに実施例に多くの変更が可能であ
る。例えば、本発明は特定のコマンド形式、標識の数や
形式等によって限定されない。
る。例えば、本発明は特定のコマンド形式、標識の数や
形式等によって限定されない。
特許請求の範囲の記載の精神を離れずに多くの変更が可
能であり、本発明の特定の特徴を他の特徴と切り離して
用いることも可能である。
能であり、本発明の特定の特徴を他の特徴と切り離して
用いることも可能である。
第１図は本願発明の装置を含むシステムのブロック図で
ある。 第２図は本願発明の装置を含む第１図の中央サブシステ
ムのブロック図である。 第3a図及び第3b図は第２図の中央サブシステム・インタ
ーフェース部の詳細図である。 第４図は本願発明の装置により利用されるリクエストの
フォーマットを示す図である。 第５図は本願発明の装置の動作を説明するのに用いられ
るタイミング・チャートである。
ある。 第２図は本願発明の装置を含む第１図の中央サブシステ
ムのブロック図である。 第3a図及び第3b図は第２図の中央サブシステム・インタ
ーフェース部の詳細図である。 第４図は本願発明の装置により利用されるリクエストの
フォーマットを示す図である。 第５図は本願発明の装置の動作を説明するのに用いられ
るタイミング・チャートである。
Claims (5)
- 【請求項１】複数のデータ処理装置（14i）と複数の周
辺サブ装置（18i）が任意の２つの間で通信できるよう
にシステム・バス（12）に接続され、各処理装置は該処
理装置の第１のレジスタ（14−206）内に保持されてい
る割込みレベルによって規定される割込みのレベルでタ
スクを処理し、各周辺サブ装置は処理装置に対して該処
理装置への割込み要求及び関連する割込みレベルを前記
バス上に置くことによってタスクの処理を要求し、各処
理装置は（ｉ）処理装置へのコマンドを全体で規定する
状態を有する複数の信号と（ii）関連するデータ及びア
ドレス信号とを前記バスに与える（14−10、14−12、14
−14、14−220、14−222、14−224）ことによって前記
バス上の任意の装置に対する要求を前記バス上に置くこ
とが可能にされるデータ処理システムで用いられる、割
込みレベル変更装置であって、 前記バス上の前記コマンドを受け取るように前記バスに
接続され、レベル変更要求を表す所定のコマンドに応答
して出力信号（PRSCFA010）を発生する第１の受信回路
（14−160、14−161）と、 前記バス上の前記データ信号のサブセットであって前記
処理装置の内の１つに対する新しい割込みレベルを規定
するサブセットを受け取るように前記バスに接続される
第２の受信回路（14−200）と、 前記出力信号に応答して前記第２の受信回路から前記第
１のレジスタへの前記新しい割込みレベルの転送をさせ
る制御回路（14−170、14−202、14−206）と、 を有することを特徴とする割込みレベル変更装置。 - 【請求項２】特許請求の範囲第１項に記載の装置におい
て、前記第１の受信回路が、該第１の受信回路に対応す
る処理ユニットに割り当てられたチャネル番号が前記ア
ドレス信号に含まれていることが検出された時、信号
（CPCHAN010）を発生するデコーダ（14−160）を含み、
前記制御回路が、前記デコーダが発生した信号によって
可能化されて前記出力信号に応答することを特徴とする
割込みレベル変更装置。 - 【請求項３】特許請求の範囲第１項に記載の装置におい
て、前記コマンドの前記制御信号のサブセットが、割込
みレベルの変更を命令するように符号化されていること
を特徴とする割込みレベル変更装置。 - 【請求項４】特許請求の範囲第３項に記載の装置におい
て、前記制御回路が前記バスと前記第１のレジスタ（14
−206）とに接続された第２のレジスタ（14−202）を含
み、該第２のレジスタが、前記出力信号によって条件付
けられて前記コマンドに従って状態を変化し、前記第２
のレジスタの状態は、前記第１のレジスタ（14−206）
が新しい割込みレベルを受け入れるか否かを選択的に制
御することを特徴とする割込みレベル変更装置。 - 【請求項５】特許請求の範囲第４項に記載の装置におい
て、前記第２の受信回路が、前記バスと前記第１のレジ
スタ（14−206）との間に接続された第３のレジスタ（1
4−200）を含み、該第３のレジスタが、関連する情報信
号の前記サブセットをそれらが前記バスによって利用可
能になった時に記憶することを特徴とする割込みレベル
変更装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/879,858 US4802087A (en) | 1986-06-27 | 1986-06-27 | Multiprocessor level change synchronization apparatus |
| US879858 | 1986-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6332648A JPS6332648A (ja) | 1988-02-12 |
| JPH0786865B2 true JPH0786865B2 (ja) | 1995-09-20 |
Family
ID=25375026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62160815A Expired - Lifetime JPH0786865B2 (ja) | 1986-06-27 | 1987-06-27 | 多重プロセッサ・レベル変更同期装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4802087A (ja) |
| EP (1) | EP0251234B1 (ja) |
| JP (1) | JPH0786865B2 (ja) |
| AU (1) | AU597674B2 (ja) |
| CA (1) | CA1286415C (ja) |
| DE (1) | DE3780526T2 (ja) |
| ES (1) | ES2033742T3 (ja) |
| MX (1) | MX168705B (ja) |
| YU (1) | YU121287A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126751A (ja) * | 1987-11-11 | 1989-05-18 | Fujitsu Ltd | グルーピング装置 |
| EP0357075A3 (en) * | 1988-09-02 | 1991-12-11 | Fujitsu Limited | Data control device and system using the same |
| US5072365A (en) * | 1989-12-27 | 1991-12-10 | Motorola, Inc. | Direct memory access controller using prioritized interrupts for varying bus mastership |
| FR2680591B1 (fr) * | 1991-08-22 | 1996-01-26 | Telemecanique | Controleur d'interruption programmable, systeme interruptif et procede de controle d'interruption. |
| US5301283A (en) * | 1992-04-16 | 1994-04-05 | Digital Equipment Corporation | Dynamic arbitration for system bus control in multiprocessor data processing system |
| JP2008018340A (ja) * | 2006-07-13 | 2008-01-31 | Trinc:Kk | 浮遊物捕捉装置および浮遊物反発装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3848233A (en) * | 1971-11-01 | 1974-11-12 | Bunker Ramo | Method and apparatus for interfacing with a central processing unit |
| GB1448866A (en) * | 1973-04-13 | 1976-09-08 | Int Computers Ltd | Microprogrammed data processing systems |
| US3999165A (en) * | 1973-08-27 | 1976-12-21 | Hitachi, Ltd. | Interrupt information interface system |
| US3993981A (en) * | 1975-06-30 | 1976-11-23 | Honeywell Information Systems, Inc. | Apparatus for processing data transfer requests in a data processing system |
| US3984820A (en) * | 1975-06-30 | 1976-10-05 | Honeywell Information Systems, Inc. | Apparatus for changing the interrupt level of a process executing in a data processing system |
| US4023143A (en) * | 1975-10-28 | 1977-05-10 | Cincinnati Milacron Inc. | Fixed priority interrupt control circuit |
| US4035780A (en) * | 1976-05-21 | 1977-07-12 | Honeywell Information Systems, Inc. | Priority interrupt logic circuits |
| US4271467A (en) * | 1979-01-02 | 1981-06-02 | Honeywell Information Systems Inc. | I/O Priority resolver |
| US4459665A (en) * | 1979-01-31 | 1984-07-10 | Honeywell Information Systems Inc. | Data processing system having centralized bus priority resolution |
| NL7907179A (nl) * | 1979-09-27 | 1981-03-31 | Philips Nv | Signaalprocessorinrichting met voorwaardelijke- -interrupteenheid en multiprocessorsysteem met deze signaalprocessorinrichtingen. |
| US4470111A (en) * | 1979-10-01 | 1984-09-04 | Ncr Corporation | Priority interrupt controller |
| JPS5827243A (ja) * | 1981-08-08 | 1983-02-17 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理方式 |
| US4464717A (en) * | 1982-03-31 | 1984-08-07 | Honeywell Information Systems Inc. | Multilevel cache system with graceful degradation capability |
| JPS6115260A (ja) * | 1984-06-29 | 1986-01-23 | Nec Corp | デ−タ処理装置 |
-
1986
- 1986-06-27 US US06/879,858 patent/US4802087A/en not_active Expired - Lifetime
-
1987
- 1987-06-26 DE DE8787109194T patent/DE3780526T2/de not_active Expired - Lifetime
- 1987-06-26 ES ES198787109194T patent/ES2033742T3/es not_active Expired - Lifetime
- 1987-06-26 CA CA000540644A patent/CA1286415C/en not_active Expired - Lifetime
- 1987-06-26 AU AU74787/87A patent/AU597674B2/en not_active Ceased
- 1987-06-26 EP EP87109194A patent/EP0251234B1/en not_active Expired - Lifetime
- 1987-06-27 JP JP62160815A patent/JPH0786865B2/ja not_active Expired - Lifetime
- 1987-06-29 MX MX007110A patent/MX168705B/es unknown
- 1987-06-29 YU YU01212/87A patent/YU121287A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
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| DE3780526D1 (de) | 1992-08-27 |
| AU597674B2 (en) | 1990-06-07 |
| ES2033742T3 (es) | 1993-04-01 |
| CA1286415C (en) | 1991-07-16 |
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| EP0251234A3 (en) | 1988-07-20 |
| YU121287A (en) | 1990-06-30 |
| EP0251234A2 (en) | 1988-01-07 |
| US4802087A (en) | 1989-01-31 |
| EP0251234B1 (en) | 1992-07-22 |
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