JPH0786885A - コンパレータ - Google Patents
コンパレータInfo
- Publication number
- JPH0786885A JPH0786885A JP22896393A JP22896393A JPH0786885A JP H0786885 A JPH0786885 A JP H0786885A JP 22896393 A JP22896393 A JP 22896393A JP 22896393 A JP22896393 A JP 22896393A JP H0786885 A JPH0786885 A JP H0786885A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- input signal
- gate
- outputs
- Prior art date
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- Pending
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 立ち上がりまたは立ち下がりにおける入力信
号の変化を迅速に検出出力することが可能なコンパレー
タを提供すること。 【構成】 入力信号Ａと基準電圧ＡＧＮＤを入力し、入
力信号Ａに応じた信号を出力する比較回路１０と、入力
信号Ａが“Ｈ”→“Ｌ”に遷移するときには“Ｌ”レベ
ルを、“Ｌ”→“Ｈ”に遷移するときには“Ｈ”レベル
の信号を出力するラッチ回路１４と、ラッチ回路１４よ
り出力された信号を入力することにより入力信号Ａが
“Ｌ”→“Ｈ”に遷移するときに能動状態になるゲート
回路１１と、同様に入力信号Ａが“Ｈ”→“Ｌ”に遷移
するときに能動状態になるゲート回路１２と、これらゲ
ートの論理和を出力するゲート回路１３とで構成され
る。ゲート回路１１のチャネル幅、チャネル長を制御し
てこの回路のスレッショルド電圧Ｖtcは高く、またゲー
ト回路１２のスレッショルド電圧Ｖtcを低く設定され
る。
号の変化を迅速に検出出力することが可能なコンパレー
タを提供すること。 【構成】 入力信号Ａと基準電圧ＡＧＮＤを入力し、入
力信号Ａに応じた信号を出力する比較回路１０と、入力
信号Ａが“Ｈ”→“Ｌ”に遷移するときには“Ｌ”レベ
ルを、“Ｌ”→“Ｈ”に遷移するときには“Ｈ”レベル
の信号を出力するラッチ回路１４と、ラッチ回路１４よ
り出力された信号を入力することにより入力信号Ａが
“Ｌ”→“Ｈ”に遷移するときに能動状態になるゲート
回路１１と、同様に入力信号Ａが“Ｈ”→“Ｌ”に遷移
するときに能動状態になるゲート回路１２と、これらゲ
ートの論理和を出力するゲート回路１３とで構成され
る。ゲート回路１１のチャネル幅、チャネル長を制御し
てこの回路のスレッショルド電圧Ｖtcは高く、またゲー
ト回路１２のスレッショルド電圧Ｖtcを低く設定され
る。
Description
【０００１】
【産業上の利用分野】本発明はコンパレータ、とくにた
とえば“Ｈ”から“Ｌ”および“Ｌ”から“Ｈ”になだ
らかに遷移する入力信号を入力しその変化を検出出力す
るコンパレータに関する。
とえば“Ｈ”から“Ｌ”および“Ｌ”から“Ｈ”になだ
らかに遷移する入力信号を入力しその変化を検出出力す
るコンパレータに関する。
【０００２】
【従来の技術】従来のコンパレータの構成を図を用いて
説明する。図２は、“Ｈ”から“Ｌ”および“Ｌ”から
“Ｈ”になだらかに遷移する入力信号Ａの変化を検出す
るコンパレータを用いた従来の一構成例を示す回路図で
ある。図２において、Ｂは比較回路１０の出力信号で、
ＡＮＤゲート２１およびＡＮＤゲート２２の入力側に接
続されている。また、ゲート２１およびゲート２２はラ
ッチ回路１４によりいずれか一方が選択される。なお、
このゲート２１およびゲート２２のスレッショルド電圧
Ｖtcは従来技術の場合には１／２Ｖddになっている。
説明する。図２は、“Ｈ”から“Ｌ”および“Ｌ”から
“Ｈ”になだらかに遷移する入力信号Ａの変化を検出す
るコンパレータを用いた従来の一構成例を示す回路図で
ある。図２において、Ｂは比較回路１０の出力信号で、
ＡＮＤゲート２１およびＡＮＤゲート２２の入力側に接
続されている。また、ゲート２１およびゲート２２はラ
ッチ回路１４によりいずれか一方が選択される。なお、
このゲート２１およびゲート２２のスレッショルド電圧
Ｖtcは従来技術の場合には１／２Ｖddになっている。
【０００３】このような回路において、入力信号Ａが
“Ｌ”→“Ｈ”あるいは“Ｈ”→“Ｌ”に反転すると出
力信号ＯＵＴも反転するが、比較回路１０の出力信号Ｂ
はこれのスルーレートによって、入力信号Ａより遅れて
反転する。信号Ｂは２つのゲート回路であるゲート２１
と２２に入力されるが、ラッチ回路１４により能動状態
になっているゲート回路が入力信号Ｂを受けて反転出力
をゲート１３に出力することにより、反転した信号ＯＵ
Ｔが出力されるという構成だった。
“Ｌ”→“Ｈ”あるいは“Ｈ”→“Ｌ”に反転すると出
力信号ＯＵＴも反転するが、比較回路１０の出力信号Ｂ
はこれのスルーレートによって、入力信号Ａより遅れて
反転する。信号Ｂは２つのゲート回路であるゲート２１
と２２に入力されるが、ラッチ回路１４により能動状態
になっているゲート回路が入力信号Ｂを受けて反転出力
をゲート１３に出力することにより、反転した信号ＯＵ
Ｔが出力されるという構成だった。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術では、比較回路１０のスルーレートによっ
て、受け側ゲートのスレッショルド電圧Ｖtc（１／２Ｖ
dd）のレベルまで出力が変化するのに時間がかかり、入
力信号Ａの変化が出力信号ＯＵＴとして出力されるまで
に遅延が生じるという問題があった。ゲート１３の出力
側はたとえばロジック回路等に接続されるため、このよ
うな出力信号ＯＵＴの遅延は回路全体の高速化を妨げる
原因になっていた。
な従来技術では、比較回路１０のスルーレートによっ
て、受け側ゲートのスレッショルド電圧Ｖtc（１／２Ｖ
dd）のレベルまで出力が変化するのに時間がかかり、入
力信号Ａの変化が出力信号ＯＵＴとして出力されるまで
に遅延が生じるという問題があった。ゲート１３の出力
側はたとえばロジック回路等に接続されるため、このよ
うな出力信号ＯＵＴの遅延は回路全体の高速化を妨げる
原因になっていた。
【０００５】本発明はこのような従来技術の欠点を解消
し、立ち上がりまたは立ち下がりにおける入力信号の変
化を迅速に検出出力することが可能なコンパレータを提
供することを目的とする。
し、立ち上がりまたは立ち下がりにおける入力信号の変
化を迅速に検出出力することが可能なコンパレータを提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上述の課題を解
決するために、入力信号の遷移を検出して“Ｈ”および
“Ｌ”のいずれかを出力するコンパレータは、一方の入
力端子に入力信号を他方の入力端子に基準電圧を入力し
てこの入力信号に応じた信号を出力する比較回路と、比
較回路より出力された信号を入力してこの信号に応じた
信号を出力するゲート回路とを有する。そして、このゲ
ート回路はチャネル幅、チャネル長が制御され、この回
路が動作するスレッショルド電圧Ｖtcが入力信号の遷移
に応じて低くまたは高く設定される。
決するために、入力信号の遷移を検出して“Ｈ”および
“Ｌ”のいずれかを出力するコンパレータは、一方の入
力端子に入力信号を他方の入力端子に基準電圧を入力し
てこの入力信号に応じた信号を出力する比較回路と、比
較回路より出力された信号を入力してこの信号に応じた
信号を出力するゲート回路とを有する。そして、このゲ
ート回路はチャネル幅、チャネル長が制御され、この回
路が動作するスレッショルド電圧Ｖtcが入力信号の遷移
に応じて低くまたは高く設定される。
【０００７】また、本発明によれば、“Ｈ”から“Ｌ”
および“Ｌ”から“Ｈ”のいずれかの入力信号の遷移を
検出して“Ｈ”および“Ｌ”のいずれかを出力するコン
パレータは、一方の入力端子に入力信号を他方の入力端
子に基準電圧を入力してこの入力信号に応じた信号を出
力する比較回路と、入力信号が“Ｈ”から“Ｌ”に遷移
するときには“Ｌ”レベルの信号を、入力信号が“Ｌ”
から“Ｈ”に遷移するときには“Ｈ”レベルの信号を出
力するラッチ回路と、ラッチ回路より出力された信号を
入力することにより入力信号が“Ｈ”から“Ｌ”に遷移
するときに能動状態になる第１のゲート回路と、ラッチ
回路より出力された信号を入力することにより入力信号
が“Ｌ”から“Ｈ”に遷移するときに能動状態になる第
２のゲート回路と、第１のゲートと第２のゲートの出力
を入力しこれらの論理和を出力する第３のゲート回路と
を有する。そして、第１のゲート回路は、チャネル幅、
チャネル長を制御してこの回路が動作するスレッショル
ド電圧Ｖtcが高く設定される。また、第２のゲート回路
は、チャネル幅、チャネル長を制御してこの回路が動作
するスレッショルド電圧Ｖtcが低く設定される。
および“Ｌ”から“Ｈ”のいずれかの入力信号の遷移を
検出して“Ｈ”および“Ｌ”のいずれかを出力するコン
パレータは、一方の入力端子に入力信号を他方の入力端
子に基準電圧を入力してこの入力信号に応じた信号を出
力する比較回路と、入力信号が“Ｈ”から“Ｌ”に遷移
するときには“Ｌ”レベルの信号を、入力信号が“Ｌ”
から“Ｈ”に遷移するときには“Ｈ”レベルの信号を出
力するラッチ回路と、ラッチ回路より出力された信号を
入力することにより入力信号が“Ｈ”から“Ｌ”に遷移
するときに能動状態になる第１のゲート回路と、ラッチ
回路より出力された信号を入力することにより入力信号
が“Ｌ”から“Ｈ”に遷移するときに能動状態になる第
２のゲート回路と、第１のゲートと第２のゲートの出力
を入力しこれらの論理和を出力する第３のゲート回路と
を有する。そして、第１のゲート回路は、チャネル幅、
チャネル長を制御してこの回路が動作するスレッショル
ド電圧Ｖtcが高く設定される。また、第２のゲート回路
は、チャネル幅、チャネル長を制御してこの回路が動作
するスレッショルド電圧Ｖtcが低く設定される。
【０００８】
【作用】本発明によれば、比較回路の出力信号を受ける
ゲート回路のスレッショルド電圧Ｖtcは、立ち上りを検
出する側のゲート回路の場合には低く、立ち下りを検出
する側のゲート回路の場合には高くなるようにディメン
ジョンがコントロールされる。これにより、比較回路で
比較された立ち上がりの際の信号の変化や立ち下がりの
際の信号の変化が後段のゲート回路により迅速に検出で
きる。
ゲート回路のスレッショルド電圧Ｖtcは、立ち上りを検
出する側のゲート回路の場合には低く、立ち下りを検出
する側のゲート回路の場合には高くなるようにディメン
ジョンがコントロールされる。これにより、比較回路で
比較された立ち上がりの際の信号の変化や立ち下がりの
際の信号の変化が後段のゲート回路により迅速に検出で
きる。
【０００９】
【実施例】次に添付図面を参照して本発明によるコンパ
レータの実施例を詳細に説明する。
レータの実施例を詳細に説明する。
【００１０】本実施例におけるコンパレータは、比較回
路１０、ＡＮＤゲート１１，１２、ＮＯＲゲート１３お
よびラッチ回路１４により構成され、これらがたとえば
１つのチップとして集積化されて全体がコンパレータと
して機能する。
路１０、ＡＮＤゲート１１，１２、ＮＯＲゲート１３お
よびラッチ回路１４により構成され、これらがたとえば
１つのチップとして集積化されて全体がコンパレータと
して機能する。
【００１１】比較回路１０は、一方の入力端子に“Ｌ”
から“Ｈ”に遷移する立ち上がり信号や“Ｈ”から
“Ｌ”に遷移する立ち下がり信号である入力信号Ａを入
力するとともに、他方の入力端子が基準電圧であるＡＧ
ＮＤに接地されている。比較回路１０は、入力信号Ａが
基準電圧ＡＧＮＤより高いときには“Ｈ”レベルの信号
を、また基準電圧ＡＧＮＤより低くなると“Ｌ”レベル
の信号を出力信号Ｂとして出力する。比較回路１０の出
力側はＡＮＤゲート１１および１２の一方の入力側に接
続されている。
から“Ｈ”に遷移する立ち上がり信号や“Ｈ”から
“Ｌ”に遷移する立ち下がり信号である入力信号Ａを入
力するとともに、他方の入力端子が基準電圧であるＡＧ
ＮＤに接地されている。比較回路１０は、入力信号Ａが
基準電圧ＡＧＮＤより高いときには“Ｈ”レベルの信号
を、また基準電圧ＡＧＮＤより低くなると“Ｌ”レベル
の信号を出力信号Ｂとして出力する。比較回路１０の出
力側はＡＮＤゲート１１および１２の一方の入力側に接
続されている。
【００１２】ラッチ回路１４は、比較回路１０の一方の
入力端子に入力される入力信号Ａを入力し、これを反転
させラッチしてＡＮＤゲート１１および１２の他方の入
力端子に出力する回路である。すなわち、ラッチ回路１
４は、入力信号Ａが“Ｌ”から“Ｈ”に遷移する立ち上
がり信号の場合には“Ｈ”レベルをＡＮＤゲート１１お
よび１２に出力し、入力信号Ａが“Ｈ”から“Ｌ”に遷
移する立ち下がり信号のときには“Ｌ”レベルをＡＮＤ
ゲート１１および１２に出力する。
入力端子に入力される入力信号Ａを入力し、これを反転
させラッチしてＡＮＤゲート１１および１２の他方の入
力端子に出力する回路である。すなわち、ラッチ回路１
４は、入力信号Ａが“Ｌ”から“Ｈ”に遷移する立ち上
がり信号の場合には“Ｈ”レベルをＡＮＤゲート１１お
よび１２に出力し、入力信号Ａが“Ｈ”から“Ｌ”に遷
移する立ち下がり信号のときには“Ｌ”レベルをＡＮＤ
ゲート１１および１２に出力する。
【００１３】ＡＮＤゲート１１は、ラッチ回路１４の出
力が“Ｈ”のとき、すなわち入力信号Ａが立ち上がり信
号のときに能動状態となるゲート回路である。ＡＮＤゲ
ート１１は、入力信号Ａが立ち上がり、そのときの比較
回路１０の出力信号Ｂがゲート１１のスレッショルド電
圧Ｖtcに達すると“Ｈ”レベルを出力する。図４は入力
信号Ａの立ち下がり時の各信号波形を示したものであ
る。図４に示す各符号Ａ，Ｂ，Ｃ２，ＡＧＮＤは図１の
回路図と対応しており、スレッショルド電圧ＶtcはＡＮ
Ｄゲート１１の電圧を示している。
力が“Ｈ”のとき、すなわち入力信号Ａが立ち上がり信
号のときに能動状態となるゲート回路である。ＡＮＤゲ
ート１１は、入力信号Ａが立ち上がり、そのときの比較
回路１０の出力信号Ｂがゲート１１のスレッショルド電
圧Ｖtcに達すると“Ｈ”レベルを出力する。図４は入力
信号Ａの立ち下がり時の各信号波形を示したものであ
る。図４に示す各符号Ａ，Ｂ，Ｃ２，ＡＧＮＤは図１の
回路図と対応しており、スレッショルド電圧ＶtcはＡＮ
Ｄゲート１１の電圧を示している。
【００１４】ＡＮＤゲート１２は、アクティブＬｏｗの
入力端子を持つＡＮＤゲートであり、ラッチ回路１４の
出力が“Ｌ”のとき、すなわち入力信号Ａが立ち下がり
信号のときに能動状態となる。ＡＮＤゲート１２は、入
力信号Ａが立ち下がり、そのときの比較回路１０の出力
信号Ｂがゲート１１のスレッショルド電圧Ｖtcに達する
と“Ｈ”レベルを出力する。図５は入力信号Ａの立ち上
がり時の各信号波形を示したものであり、同図に示す各
符号も図１の回路図に対応している。また図５のスレッ
ショルド電圧ＶtcはＡＮＤゲート１２の電圧である。
入力端子を持つＡＮＤゲートであり、ラッチ回路１４の
出力が“Ｌ”のとき、すなわち入力信号Ａが立ち下がり
信号のときに能動状態となる。ＡＮＤゲート１２は、入
力信号Ａが立ち下がり、そのときの比較回路１０の出力
信号Ｂがゲート１１のスレッショルド電圧Ｖtcに達する
と“Ｈ”レベルを出力する。図５は入力信号Ａの立ち上
がり時の各信号波形を示したものであり、同図に示す各
符号も図１の回路図に対応している。また図５のスレッ
ショルド電圧ＶtcはＡＮＤゲート１２の電圧である。
【００１５】ＮＯＲゲート１３は、その入力端子がＡＮ
Ｄゲート１１および１２の出力側と接続され、また出力
側がたとえばロジック回路（図示せず）等に接続されて
いる。ＮＯＲゲート１３は入力端子に入力した信号の変
化を出力側に接続された回路に伝えるゲート回路であ
る。
Ｄゲート１１および１２の出力側と接続され、また出力
側がたとえばロジック回路（図示せず）等に接続されて
いる。ＮＯＲゲート１３は入力端子に入力した信号の変
化を出力側に接続された回路に伝えるゲート回路であ
る。
【００１６】本実施例において、図２に示した従来技術
との相違点は、比較回路１０の出力信号Ｂの立ち上りを
検出するＡＮＤゲート１２のスレッショルド電圧Ｖtcを
低くし、信号の立ち下りを検出するＡＮＤゲート１１の
スレッショルド電圧Ｖtcを高くすることである。図３は
これらゲート回路の回路図を示したものである。図３に
おいて、信号Ｂを入力するインバータ（Ｐチャネルトラ
ンジスタＰ１，ＮチャネルトランジスタＮ１）のチャネ
ル長Ｌ、チャネル幅Ｗを変えることによって、スレッシ
ョルド電圧Ｖtcをコントロールする。なお、スレッショ
ルド電圧Ｖtcは全体のバランスを考慮して決定されるも
のであり、その際の数式を数２に示す。
との相違点は、比較回路１０の出力信号Ｂの立ち上りを
検出するＡＮＤゲート１２のスレッショルド電圧Ｖtcを
低くし、信号の立ち下りを検出するＡＮＤゲート１１の
スレッショルド電圧Ｖtcを高くすることである。図３は
これらゲート回路の回路図を示したものである。図３に
おいて、信号Ｂを入力するインバータ（Ｐチャネルトラ
ンジスタＰ１，ＮチャネルトランジスタＮ１）のチャネ
ル長Ｌ、チャネル幅Ｗを変えることによって、スレッシ
ョルド電圧Ｖtcをコントロールする。なお、スレッショ
ルド電圧Ｖtcは全体のバランスを考慮して決定されるも
のであり、その際の数式を数２に示す。
【００１７】
【数２】
【００１８】上式により導かれた各トランジスタＰ１，
Ｎ１，Ｐ２，Ｎ２の値の一例と従来技術の値の比較例を
以下に示す。なお、この例ではＡＮＤゲート１１のディ
メンジョンを変えた場合を示しており、分母がチャネル
長、分子がチャネル幅をそれぞれ示している。 本実施例の場合 従来技術 Ｐ１＝５／７ Ｐ１＝５／２ Ｎ１＝１０／２ Ｎ１＝１０／２ Ｐ２＝５／７ Ｐ２＝５／７ Ｎ２＝５／７ Ｎ２＝５／７ 各トランジスタＰ１，Ｎ１，Ｐ２，Ｎ２の値をこのよう
に定めることにより、本実施例のＡＮＤゲート１１のス
レッショルド電圧Ｖtcは従来技術で示した図２のＡＮＤ
ゲート２１のスレッショルド電圧Ｖtcよりも１割程度低
くできる。同様のことが１２ゲートでも行え、逆にスレ
ッショルド電圧Ｖtcを高くできる。
Ｎ１，Ｐ２，Ｎ２の値の一例と従来技術の値の比較例を
以下に示す。なお、この例ではＡＮＤゲート１１のディ
メンジョンを変えた場合を示しており、分母がチャネル
長、分子がチャネル幅をそれぞれ示している。 本実施例の場合 従来技術 Ｐ１＝５／７ Ｐ１＝５／２ Ｎ１＝１０／２ Ｎ１＝１０／２ Ｐ２＝５／７ Ｐ２＝５／７ Ｎ２＝５／７ Ｎ２＝５／７ 各トランジスタＰ１，Ｎ１，Ｐ２，Ｎ２の値をこのよう
に定めることにより、本実施例のＡＮＤゲート１１のス
レッショルド電圧Ｖtcは従来技術で示した図２のＡＮＤ
ゲート２１のスレッショルド電圧Ｖtcよりも１割程度低
くできる。同様のことが１２ゲートでも行え、逆にスレ
ッショルド電圧Ｖtcを高くできる。
【００１９】図６はＡＮＤゲート１１のスレッショルド
電圧Ｖtcを上記数値に設定したときの動作を説明する波
形図である。同図より明らかなように、ＡＮＤゲート１
１のスレッショルド電圧Ｖtcが従来の１／２ＶＤＤに比
べて低くなっているので、比較回路１０に入力された信
号ＡがＡＧＮＤ以下になったときの変化を短い時間で検
出できる。したがって、本実施例では従来技術の出力
Ｃ’が行われる時間に比べて短い時間で出力ＣをＮＯＲ
回路１３に伝えることができる。
電圧Ｖtcを上記数値に設定したときの動作を説明する波
形図である。同図より明らかなように、ＡＮＤゲート１
１のスレッショルド電圧Ｖtcが従来の１／２ＶＤＤに比
べて低くなっているので、比較回路１０に入力された信
号ＡがＡＧＮＤ以下になったときの変化を短い時間で検
出できる。したがって、本実施例では従来技術の出力
Ｃ’が行われる時間に比べて短い時間で出力ＣをＮＯＲ
回路１３に伝えることができる。
【００２０】
【発明の効果】こののように本発明のコンパレータによ
れば、比較回路の出力側のゲートのスレッショルド電圧
Ｖtcを立ち上りを検出する側では低く、立ち下りを検出
する側では高くコントロールするので、比較回路のスル
ーレートによる遅れ時間を短かくする効果がある。この
ため、立ち上がりまたは立ち下がりの入力信号の遷移を
素早く検出でき、高速な動作を行うことが可能となる。
れば、比較回路の出力側のゲートのスレッショルド電圧
Ｖtcを立ち上りを検出する側では低く、立ち下りを検出
する側では高くコントロールするので、比較回路のスル
ーレートによる遅れ時間を短かくする効果がある。この
ため、立ち上がりまたは立ち下がりの入力信号の遷移を
素早く検出でき、高速な動作を行うことが可能となる。
【図１】本発明によるコンパレータの実施例を示す回路
図。
図。
【図２】従来技術におけるコンパレータの回路図。
【図３】図１に示したＡＮＤゲートの構成を示す回路
図。
図。
【図４】本実施例における立ち下がり時の動作を示す波
形図。
形図。
【図５】本実施例における立ち上がり時の動作を示す波
形図。
形図。
【図６】本実施例における立ち下がり時の動作を示す波
形図。
形図。
１０ 比較回路 １１，１２ ＡＮＤゲート １３ ＮＯＲゲート １４ ラッチ回路 Ｐ１，Ｐ２ Ｐチャネルトランジスタ Ｎ１，Ｎ２ Ｎチャネルトランジスタ
Claims (3)
- 【請求項１】 入力信号の遷移を検出して“Ｈ”および
“Ｌ”のいずれかを出力するコンパレータにおいて、 一方の入力端子に前記入力信号を他方の入力端子に基準
電圧を入力してこの入力信号に応じた信号を出力する比
較回路と、 前記比較回路より出力された信号を入力してこの信号に
応じた信号を出力するゲート回路とを有し、 前記ゲート回路のチャネル幅、チャネル長を制御してこ
の回路のスレッショルド電圧Ｖtcを、前記入力信号の遷
移に応じて所望の値に設定することを特徴とするコンパ
レータ。 - 【請求項２】 “Ｈ”から“Ｌ”および“Ｌ”から
“Ｈ”のいずれかの入力信号の遷移を検出して“Ｈ”お
よび“Ｌ”のいずれかを出力するコンパレータにおい
て、 一方の入力端子に前記入力信号を他方の入力端子に基準
電圧を入力してこの入力信号に応じた信号を出力する比
較回路と、 前記入力信号が“Ｈ”から“Ｌ”に遷移するときには
“Ｌ”レベルの信号を、前記入力信号が“Ｌ”から
“Ｈ”に遷移するときには“Ｈ”レベルの信号を出力す
るラッチ回路と、 前記ラッチ回路より出力された信号を入力することによ
り前記入力信号が“Ｈ”から“Ｌ”に遷移するときに能
動状態になる第１のゲート回路と、 前記ラッチ回路より出力された信号を入力することによ
り前記入力信号が“Ｌ”から“Ｈ”に遷移するときに能
動状態になる第２のゲート回路と、 第１のゲートと第２のゲートの出力を入力しこれらの論
理和を出力する第３のゲート回路とを有し、 第１のゲート回路のチャネル幅、チャネル長を制御して
この回路のスレッショルド電圧Ｖtcを高くし、第２のゲ
ート回路のチャネル幅、チャネル長を制御してこの回路
のスレッショルド電圧Ｖtcを低く設定することを特徴と
するコンパレータ。 - 【請求項３】 請求項１または２に記載のコンパレータ
において、前記スレッショルド電圧Ｖtcは、 【数１】 により決定されることを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22896393A JPH0786885A (ja) | 1993-09-14 | 1993-09-14 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22896393A JPH0786885A (ja) | 1993-09-14 | 1993-09-14 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786885A true JPH0786885A (ja) | 1995-03-31 |
Family
ID=16884614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22896393A Pending JPH0786885A (ja) | 1993-09-14 | 1993-09-14 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786885A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760948B1 (ko) * | 2001-07-19 | 2007-09-21 | 매그나칩 반도체 유한회사 | 입력 변화 감지 회로 |
-
1993
- 1993-09-14 JP JP22896393A patent/JPH0786885A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760948B1 (ko) * | 2001-07-19 | 2007-09-21 | 매그나칩 반도체 유한회사 | 입력 변화 감지 회로 |
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