JPH0786914A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0786914A JPH0786914A JP5224778A JP22477893A JPH0786914A JP H0786914 A JPH0786914 A JP H0786914A JP 5224778 A JP5224778 A JP 5224778A JP 22477893 A JP22477893 A JP 22477893A JP H0786914 A JPH0786914 A JP H0786914A
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Abstract
(57)【要約】
【目的】 プロセス行程を増加させることなく、３．３
Ｖの単一電源で３．３Ｖ系ＩＣと５Ｖ系ＩＣとをインタ
ーフェイスさせることができる半導体集積回路を提供す
ることを目的としている。 【構成】 本発明によれば、第１ＭＯＳトランジスタＱ
１を設け、そのドレイン電極Ｄを、スイッチング素子Ｑ
７を介して第１電源ＶＤＤ１に接続する。また、第２Ｍ
ＯＳトランジスタＱ２を設け、そのドレイン電極Ｄを第
１ＭＯＳトランジスタＱ１のドレイン電極Ｄに接続する
とともに、第２電源ＶＳＳに接続し、そのソース電極Ｓ
を、ソース電極方向に整流作用を有する第２整流素子を
介して第１電源ＶＤＤ１に接続する。第２整流素子Ｄ２
とスイッチング素子Ｑ７とを設けることによって、５Ｖ
系ＩＣの電源ＶＤＤ２から第１電源ＶＤＤ１に電流が流
れないようにできる。
Ｖの単一電源で３．３Ｖ系ＩＣと５Ｖ系ＩＣとをインタ
ーフェイスさせることができる半導体集積回路を提供す
ることを目的としている。 【構成】 本発明によれば、第１ＭＯＳトランジスタＱ
１を設け、そのドレイン電極Ｄを、スイッチング素子Ｑ
７を介して第１電源ＶＤＤ１に接続する。また、第２Ｍ
ＯＳトランジスタＱ２を設け、そのドレイン電極Ｄを第
１ＭＯＳトランジスタＱ１のドレイン電極Ｄに接続する
とともに、第２電源ＶＳＳに接続し、そのソース電極Ｓ
を、ソース電極方向に整流作用を有する第２整流素子を
介して第１電源ＶＤＤ１に接続する。第２整流素子Ｄ２
とスイッチング素子Ｑ７とを設けることによって、５Ｖ
系ＩＣの電源ＶＤＤ２から第１電源ＶＤＤ１に電流が流
れないようにできる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に３．３Ｖ系のＩＣと５Ｖ系のＩＣとをインター
フェイスさせるＣＭＯＳ型の半導体集積回路に関する。
り、特に３．３Ｖ系のＩＣと５Ｖ系のＩＣとをインター
フェイスさせるＣＭＯＳ型の半導体集積回路に関する。
【０００２】近年、半導体集積回路の分野において、単
一電源で且つプロセス行程を増大させることなく、３．
３Ｖ系ＣＭＯＳ−ＩＣと５Ｖ系ＣＭＯＳ−ＩＣとのＴＴ
Ｌインターフェイスを可能にした入出力バッファが求め
られている。
一電源で且つプロセス行程を増大させることなく、３．
３Ｖ系ＣＭＯＳ−ＩＣと５Ｖ系ＣＭＯＳ−ＩＣとのＴＴ
Ｌインターフェイスを可能にした入出力バッファが求め
られている。
【０００３】
【従来の技術】図４に、従来のＣＭＯＳ型入出力回路の
構成を示す。図４に示す入出力回路は、回路Ａ（出力バ
ッファ）及び回路Ｂ（入力バッファ）を有している３．
３Ｖ系ＩＣと、回路Ｃ（出力バッファ）を有している５
Ｖ系ＩＣとを備えている。
構成を示す。図４に示す入出力回路は、回路Ａ（出力バ
ッファ）及び回路Ｂ（入力バッファ）を有している３．
３Ｖ系ＩＣと、回路Ｃ（出力バッファ）を有している５
Ｖ系ＩＣとを備えている。
【０００４】回路Ａは、ＭＯＳトランジスタＱ１及びＱ
２を備えている。ここで、ＭＯＳトランジスタＱ１のソ
ース電極Ｓと電源ＶＤＤ１とが接続され、ＭＯＳトラン
ジスタＱ２のソース電極Ｓと電源ＶＳＳとが接続され、
ＭＯＳトランジスタＱ１及びＱ２のドレインＤは共通接
続されている。この時、電源ＶＤＤ１と共通ドレインＤ
の間にはドレインＤ側をアノードとする寄生ダイオード
Ｄ１が存在している。
２を備えている。ここで、ＭＯＳトランジスタＱ１のソ
ース電極Ｓと電源ＶＤＤ１とが接続され、ＭＯＳトラン
ジスタＱ２のソース電極Ｓと電源ＶＳＳとが接続され、
ＭＯＳトランジスタＱ１及びＱ２のドレインＤは共通接
続されている。この時、電源ＶＤＤ１と共通ドレインＤ
の間にはドレインＤ側をアノードとする寄生ダイオード
Ｄ１が存在している。
【０００５】回路Ｂは、ＭＯＳトランジスタＱ３及びＱ
４を備えている。ここで、ＭＯＳトランジスタＱ３のソ
ース電極Ｓが電源ＶＤＤ１に接続され、ＭＯＳトランジ
スタＱ４のソース電極Ｓが電源ＶＳＳに接続され、ＭＯ
ＳトランジスタＱ３のドレイン電極ＤとＭＯＳトランジ
スタＱ４のドレイン電極Ｄとが接続されている。
４を備えている。ここで、ＭＯＳトランジスタＱ３のソ
ース電極Ｓが電源ＶＤＤ１に接続され、ＭＯＳトランジ
スタＱ４のソース電極Ｓが電源ＶＳＳに接続され、ＭＯ
ＳトランジスタＱ３のドレイン電極ＤとＭＯＳトランジ
スタＱ４のドレイン電極Ｄとが接続されている。
【０００６】回路Ｃは、ＭＯＳトランジスタＱ５及びＱ
６を備え、ＭＯＳトランジスタＱ５のソース電極Ｓと電
源ＶＤＤ２とが接続され、ＭＯＳトランジスタＱ６のソ
ース電極Ｓと電源ＶＳＳとが接続されている。
６を備え、ＭＯＳトランジスタＱ５のソース電極Ｓと電
源ＶＤＤ２とが接続され、ＭＯＳトランジスタＱ６のソ
ース電極Ｓと電源ＶＳＳとが接続されている。
【０００７】更に、ＭＯＳトランジスタＱ１及びＱ２の
ドレイン電極Ｄと、ＭＯＳトランジスタＱ３及びＱ４の
ゲート電極Ｇと、ＭＯＳトランジスタＱ５及びＱ６のド
レイン電極Ｄとが接続されている。
ドレイン電極Ｄと、ＭＯＳトランジスタＱ３及びＱ４の
ゲート電極Ｇと、ＭＯＳトランジスタＱ５及びＱ６のド
レイン電極Ｄとが接続されている。
【０００８】図４に示す入出力回路において、３．３Ｖ
系ＩＣが出力状態の場合、点における電圧はＶＳＳか
らＶＤＤ１までの間で振幅している。当該出力電圧が５
Ｖ系ＩＣに入力されても、これは許容入力の範囲内であ
り、素子の破壊などが生じることはなく特に問題はな
い。
系ＩＣが出力状態の場合、点における電圧はＶＳＳか
らＶＤＤ１までの間で振幅している。当該出力電圧が５
Ｖ系ＩＣに入力されても、これは許容入力の範囲内であ
り、素子の破壊などが生じることはなく特に問題はな
い。
【０００９】一方、３．３Ｖ系ＩＣが入力状態の時（こ
の時、［端子Ｔ１の電圧］＝ＶＤＤ１であり、［端子Ｔ
２の電圧］＝ＶＳＳである。）、回路Ｃから３．３Ｖ系
ＩＣに信号波形が入力される。この回路Ｃの出力はＶＳ
ＳからＶＤＤ２までの間で振幅する。このため、回路Ｂ
のＭＯＳトランジスタＱ４のゲート電極Ｇに、許容電圧
を越える電圧ＶＤＤ２が印加される。また、回路Ｃの出
力の高論理レベル（Ｈ）が寄生ダイオードＤ１によって
ＶＤＤ１＋ＶｆＤ１にクランプされ、大電流がＶＤＤ２
からＶＤＤ１に流れてしまい、ＬＳＩの信頼性を劣化さ
せる。また、トランジスタＱ２のソース−ドレイン間に
ＶＤＤ２が印加され、ホットキャリアによる寿命劣化が
おこってしまう。
の時、［端子Ｔ１の電圧］＝ＶＤＤ１であり、［端子Ｔ
２の電圧］＝ＶＳＳである。）、回路Ｃから３．３Ｖ系
ＩＣに信号波形が入力される。この回路Ｃの出力はＶＳ
ＳからＶＤＤ２までの間で振幅する。このため、回路Ｂ
のＭＯＳトランジスタＱ４のゲート電極Ｇに、許容電圧
を越える電圧ＶＤＤ２が印加される。また、回路Ｃの出
力の高論理レベル（Ｈ）が寄生ダイオードＤ１によって
ＶＤＤ１＋ＶｆＤ１にクランプされ、大電流がＶＤＤ２
からＶＤＤ１に流れてしまい、ＬＳＩの信頼性を劣化さ
せる。また、トランジスタＱ２のソース−ドレイン間に
ＶＤＤ２が印加され、ホットキャリアによる寿命劣化が
おこってしまう。
【００１０】回路ＢのＭＯＳトランジスタＱ４に、許容
電圧を越える電圧ＶＤＤ２が印加されてしまうという問
題点は、ＭＯＳトランジスタＱ４のゲート酸化膜厚を５
Ｖ対応用の厚さにすることで解消される。
電圧を越える電圧ＶＤＤ２が印加されてしまうという問
題点は、ＭＯＳトランジスタＱ４のゲート酸化膜厚を５
Ｖ対応用の厚さにすることで解消される。
【００１１】また、大電流がＶＤＤ２からＶＤＤ１に流
れてしまうという問題点は、図５に示す回路構成のＣＭ
ＯＳ型入出力回路によって解消される。図５において、
回路Ａは、ＶＤＤ１及びＶＤＤ２の２電源を用いて構成
され、これによって寄生ダイオードＤ１をＯＮさせない
ようにしている。また、図５の（Ｄ）部内のトランジス
タのゲートにはＶＤＤ２が印加されるため、（Ｄ）部内
のトランジスタのゲートの酸化膜は５Ｖ対応用の厚さと
なっている。
れてしまうという問題点は、図５に示す回路構成のＣＭ
ＯＳ型入出力回路によって解消される。図５において、
回路Ａは、ＶＤＤ１及びＶＤＤ２の２電源を用いて構成
され、これによって寄生ダイオードＤ１をＯＮさせない
ようにしている。また、図５の（Ｄ）部内のトランジス
タのゲートにはＶＤＤ２が印加されるため、（Ｄ）部内
のトランジスタのゲートの酸化膜は５Ｖ対応用の厚さと
なっている。
【００１２】以上の回路構成によって、上記問題点を解
消でき、３．３Ｖ系ＩＣと５Ｖ系ＩＣとのＴＴＬインタ
ーフェースを実現することができる。
消でき、３．３Ｖ系ＩＣと５Ｖ系ＩＣとのＴＴＬインタ
ーフェースを実現することができる。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
回路構成によれば、ゲート酸化膜をＶＤＤ１用とＶＤＤ
２用の２種類作る必要があり、プロセス行程が複雑とな
り、製造が困難となる。
回路構成によれば、ゲート酸化膜をＶＤＤ１用とＶＤＤ
２用の２種類作る必要があり、プロセス行程が複雑とな
り、製造が困難となる。
【００１４】また、図５に示す回路構成の場合、ＶＤＤ
１、ＶＤＤ２の２電源を使用しているため電源レイアウ
トが複雑となり、またパッケージの電源ピンもＶＤＤ
１，ＶＤＤ２，ＶＳＳの３種類が必要となり、ピン数が
増加し標準化も困難である。
１、ＶＤＤ２の２電源を使用しているため電源レイアウ
トが複雑となり、またパッケージの電源ピンもＶＤＤ
１，ＶＤＤ２，ＶＳＳの３種類が必要となり、ピン数が
増加し標準化も困難である。
【００１５】そこで、本発明はプロセス行程を増加させ
ることなく、３．３Ｖの単一電源で３．３Ｖ系ＩＣと５
Ｖ系ＩＣとをインターフェイスさせることができる半導
体集積回路を提供することを目的としている。
ることなく、３．３Ｖの単一電源で３．３Ｖ系ＩＣと５
Ｖ系ＩＣとをインターフェイスさせることができる半導
体集積回路を提供することを目的としている。
【００１６】
【課題を解決するための手段】上記課題を解決するため
本発明による半導体集積回路は、スイッチング素子（Ｑ
７）を介して第１電源（ＶＤＤ１）に接続されたドレイ
ン電極（Ｄ）と、ソース電極（Ｓ）方向に整流作用を有
する第２整流素子（Ｄ２）を介して第１電源（ＶＤＤ
１）に接続されたソース電極（Ｓ）とを有する第１ＭＯ
Ｓトランジスタ（Ｑ１）と、当該第１ＭＯＳトランジス
タ（Ｑ１）のドレイン電極（Ｓ）に接続されたドレイン
電極（Ｄ）と、第２電源（ＶＳＳ）に接続されたソース
電極（Ｓ）とを有する第２ＭＯＳトランジスタ（Ｑ２）
と、を備えていることを特徴としている。
本発明による半導体集積回路は、スイッチング素子（Ｑ
７）を介して第１電源（ＶＤＤ１）に接続されたドレイ
ン電極（Ｄ）と、ソース電極（Ｓ）方向に整流作用を有
する第２整流素子（Ｄ２）を介して第１電源（ＶＤＤ
１）に接続されたソース電極（Ｓ）とを有する第１ＭＯ
Ｓトランジスタ（Ｑ１）と、当該第１ＭＯＳトランジス
タ（Ｑ１）のドレイン電極（Ｓ）に接続されたドレイン
電極（Ｄ）と、第２電源（ＶＳＳ）に接続されたソース
電極（Ｓ）とを有する第２ＭＯＳトランジスタ（Ｑ２）
と、を備えていることを特徴としている。
【００１７】更に本発明に半導体集積回路は、第１電源
（ＶＤＤ１）に接続されたソース電極（Ｓ）を有する第
３ＭＯＳトランジスタ（Ｑ３）と、前記第３ＭＯＳトラ
ンジスタ（Ｑ３）のドレイン電極（Ｄ）に接続されたド
レイン電極（Ｄ）と、第２電源（ＶＳＳ）に接続された
ソース電極（Ｓ）とを有する第４ＭＯＳトランジスタ
（Ｑ４）と、前記第３ＭＯＳトランジスタ（Ｑ３）のゲ
ート電極と前記第４ＭＯＳトランジスタ（Ｑ４）のゲー
ト電極（Ｇ）との接続点（）と、入力端子（）との
間に接続されたスイッチング素子（Ｑ８）と、を備えて
いることを特徴としている。
（ＶＤＤ１）に接続されたソース電極（Ｓ）を有する第
３ＭＯＳトランジスタ（Ｑ３）と、前記第３ＭＯＳトラ
ンジスタ（Ｑ３）のドレイン電極（Ｄ）に接続されたド
レイン電極（Ｄ）と、第２電源（ＶＳＳ）に接続された
ソース電極（Ｓ）とを有する第４ＭＯＳトランジスタ
（Ｑ４）と、前記第３ＭＯＳトランジスタ（Ｑ３）のゲ
ート電極と前記第４ＭＯＳトランジスタ（Ｑ４）のゲー
ト電極（Ｇ）との接続点（）と、入力端子（）との
間に接続されたスイッチング素子（Ｑ８）と、を備えて
いることを特徴としている。
【００１８】
【作用】上記本発明によれば、第１ＭＯＳトランジスタ
（Ｑ１）を設け、そのドレイン電極（Ｄ）を、スイッチ
ング素子（Ｑ７）を介して第１電源（ＶＤＤ１）に接続
し、そのソース電極（Ｓ）を、ソース電極（Ｓ）方向に
整流作用を有する第２整流素子（Ｄ２）を介して第１電
源（ＶＤＤ１）に接続している。また、第２ＭＯＳトラ
ンジスタ（Ｑ２）を設け、そのドレイン電極（Ｄ）を第
１ＭＯＳトランジスタ（Ｑ１）のドレイン電極（Ｄ）に
接続するとともに、第２電源（ＶＳＳ）に接続してい
る。このように、第２整流素子（Ｄ２）とスイッチング
素子（Ｑ７）とを設けることによって、５Ｖ系ＩＣの電
源ＶＤＤ２から第１電源ＶＤＤ１に電流が流れないよう
にできる。すなわち、回路Ｃの出力の高論理レベル
（Ｈ）が第１トランジスタＱ１及び第２トランジスタＱ
２の共通ドレイン電極（Ｄ）と第１電源（ＶＤＤ１）間
に存在する寄生ダイオードＤ１により（ＶＤＤ１＋Ｖｆ
Ｄ１）にクランプされることで生じる大電流がＶＤＤ２
からＶＤＤ１に流れないようにすることができる。
（Ｑ１）を設け、そのドレイン電極（Ｄ）を、スイッチ
ング素子（Ｑ７）を介して第１電源（ＶＤＤ１）に接続
し、そのソース電極（Ｓ）を、ソース電極（Ｓ）方向に
整流作用を有する第２整流素子（Ｄ２）を介して第１電
源（ＶＤＤ１）に接続している。また、第２ＭＯＳトラ
ンジスタ（Ｑ２）を設け、そのドレイン電極（Ｄ）を第
１ＭＯＳトランジスタ（Ｑ１）のドレイン電極（Ｄ）に
接続するとともに、第２電源（ＶＳＳ）に接続してい
る。このように、第２整流素子（Ｄ２）とスイッチング
素子（Ｑ７）とを設けることによって、５Ｖ系ＩＣの電
源ＶＤＤ２から第１電源ＶＤＤ１に電流が流れないよう
にできる。すなわち、回路Ｃの出力の高論理レベル
（Ｈ）が第１トランジスタＱ１及び第２トランジスタＱ
２の共通ドレイン電極（Ｄ）と第１電源（ＶＤＤ１）間
に存在する寄生ダイオードＤ１により（ＶＤＤ１＋Ｖｆ
Ｄ１）にクランプされることで生じる大電流がＶＤＤ２
からＶＤＤ１に流れないようにすることができる。
【００１９】更に上記本発明によれば、第３ＭＯＳトラ
ンジスタ（Ｑ３）を設け、そのソース電極（Ｓ）を第１
電源（ＶＤＤ１）に接続し、第４ＭＯＳトランジスタ
（Ｑ４）を設け、そのソース電極（Ｓ）を第２電源（Ｖ
ＳＳ）に接続し、前記第３ＭＯＳトランジスタ（Ｑ３）
のドレイン電極（Ｄ）と、前記第４ＭＯＳトランジスタ
（Ｑ４）のドレイン電極（Ｄ）とを接続している。更
に、スイッチング素子（Ｑ８）を、前記第３ＭＯＳトラ
ンジスタ（Ｑ３）のゲート電極と前記第４ＭＯＳトラン
ジスタ（Ｑ４）のゲート電極（Ｇ）との接続点（）
と、入力端子（）との間に設けている。このように、
スイッチング素子（Ｑ８）を設けているので、回路Ｂ内
のトランジスタのゲートに、ＶＤＤ１よりも高い電圧が
かかることを防ぐことができ、５Ｖ用酸化膜が不要とな
る。
ンジスタ（Ｑ３）を設け、そのソース電極（Ｓ）を第１
電源（ＶＤＤ１）に接続し、第４ＭＯＳトランジスタ
（Ｑ４）を設け、そのソース電極（Ｓ）を第２電源（Ｖ
ＳＳ）に接続し、前記第３ＭＯＳトランジスタ（Ｑ３）
のドレイン電極（Ｄ）と、前記第４ＭＯＳトランジスタ
（Ｑ４）のドレイン電極（Ｄ）とを接続している。更
に、スイッチング素子（Ｑ８）を、前記第３ＭＯＳトラ
ンジスタ（Ｑ３）のゲート電極と前記第４ＭＯＳトラン
ジスタ（Ｑ４）のゲート電極（Ｇ）との接続点（）
と、入力端子（）との間に設けている。このように、
スイッチング素子（Ｑ８）を設けているので、回路Ｂ内
のトランジスタのゲートに、ＶＤＤ１よりも高い電圧が
かかることを防ぐことができ、５Ｖ用酸化膜が不要とな
る。
【００２０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。回路構成 図１に、本発明によるＣＭＯＳ型半導体集積回路の構成
を示す。図１に示す回路には、図４に示す回路構成にダ
イオードＤ２、ＭＯＳトランジスタＱ７，Ｑ８，Ｑ９を
更に設けている。図１において、図４と同一の構成要素
には同一の参照番号を付し、同一構成についての説明は
省略する。
する。回路構成 図１に、本発明によるＣＭＯＳ型半導体集積回路の構成
を示す。図１に示す回路には、図４に示す回路構成にダ
イオードＤ２、ＭＯＳトランジスタＱ７，Ｑ８，Ｑ９を
更に設けている。図１において、図４と同一の構成要素
には同一の参照番号を付し、同一構成についての説明は
省略する。
【００２１】回路Ａの電源ＶＤＤ１とダイオードＤ２の
アノードとを接続し、ＭＯＳトランジスタＱ１のソース
電極ＳとダイオードＤ２のカソードとを接続する。ま
た、回路Ａの電源ＶＤＤ１と、ＭＯＳトランジスタＱ７
のゲート電極Ｇ及びドレイン電極Ｄとを接続し、ダイオ
ードＤ１のカソードとＭＯＳトランジスタＱ７のソース
電極Ｓとを接続する。
アノードとを接続し、ＭＯＳトランジスタＱ１のソース
電極ＳとダイオードＤ２のカソードとを接続する。ま
た、回路Ａの電源ＶＤＤ１と、ＭＯＳトランジスタＱ７
のゲート電極Ｇ及びドレイン電極Ｄとを接続し、ダイオ
ードＤ１のカソードとＭＯＳトランジスタＱ７のソース
電極Ｓとを接続する。
【００２２】回路Ｂの電源ＶＤＤ１とＭＯＳトランジス
タＱ８のゲート電極Ｇとを接続し、ＭＯＳトランジスタ
Ｑ８のソース電極ＳとＭＯＳトランジスタＱ３及びＱ４
のゲート電極Ｇとを接続し、ＭＯＳトランジスタＱ４の
ドレイン電極Ｄと５Ｖ系ＩＣの出力バッファに接続す
る。電圧特性 次に、図２及び図３を参照して、５Ｖ系ＩＣの出力電圧
に対する３．３Ｖ系ＩＣの電圧特性について説明する。
タＱ８のゲート電極Ｇとを接続し、ＭＯＳトランジスタ
Ｑ８のソース電極ＳとＭＯＳトランジスタＱ３及びＱ４
のゲート電極Ｇとを接続し、ＭＯＳトランジスタＱ４の
ドレイン電極Ｄと５Ｖ系ＩＣの出力バッファに接続す
る。電圧特性 次に、図２及び図３を参照して、５Ｖ系ＩＣの出力電圧
に対する３．３Ｖ系ＩＣの電圧特性について説明する。
【００２３】図２に、５Ｖ系ＩＣの出力電圧に対する
３．３Ｖ系ＩＣの入力バッファ（図１の回路Ｂ）の電圧
特性を示す。 ｉ）［５Ｖ系ＩＣの出力電圧（点における電圧）］≦
ＶＤＤ１−ＶthＱ８の場合 ＭＯＳトランジスタＱ８は導通状態となり、［図１の点
における電圧］は［５Ｖ系ＩＣの出力電圧（図１の点
における電圧）］に比例して増加する。
３．３Ｖ系ＩＣの入力バッファ（図１の回路Ｂ）の電圧
特性を示す。 ｉ）［５Ｖ系ＩＣの出力電圧（点における電圧）］≦
ＶＤＤ１−ＶthＱ８の場合 ＭＯＳトランジスタＱ８は導通状態となり、［図１の点
における電圧］は［５Ｖ系ＩＣの出力電圧（図１の点
における電圧）］に比例して増加する。
【００２４】すなわち、 ［図１の点における電圧］＝［図１の点における電
圧］ である。 ii）［５Ｖ系ＩＣの出力電圧（点における電圧）］＞
ＶＤＤ１−ＶthＱ８の場合 ＭＯＳトランジスタＱ８は非導通状態となり、 ［図１の点における電圧］＝ＶＤＤ１−ＶthＱ８（一
定値） となる。ここで、ＶthＱ４はトランジスタＱ４のゲート
・ソース間電圧である。
圧］ である。 ii）［５Ｖ系ＩＣの出力電圧（点における電圧）］＞
ＶＤＤ１−ＶthＱ８の場合 ＭＯＳトランジスタＱ８は非導通状態となり、 ［図１の点における電圧］＝ＶＤＤ１−ＶthＱ８（一
定値） となる。ここで、ＶthＱ４はトランジスタＱ４のゲート
・ソース間電圧である。
【００２５】以上ｉ）及びii）より、回路Ｂ内のトラン
ジスタのゲートにはＶＤＤ１よりも高い電圧はかからな
い。この為、５Ｖ用酸化膜が不要となる。図３に、５Ｖ
系ＩＣの出力電圧に対する３．３Ｖ系ＩＣの出力バッフ
ァ（図１の回路Ａ）の電圧特性を示す。 Ａ）図１の点における電位 i) ［図１の点における電位］＜ＶＤＤ１−ＶthＱ７
＋ＶｆＤ１の場合 ［図１の点における電位］＝ＶＤＤ１−ＶthＱ７ である。
ジスタのゲートにはＶＤＤ１よりも高い電圧はかからな
い。この為、５Ｖ用酸化膜が不要となる。図３に、５Ｖ
系ＩＣの出力電圧に対する３．３Ｖ系ＩＣの出力バッフ
ァ（図１の回路Ａ）の電圧特性を示す。 Ａ）図１の点における電位 i) ［図１の点における電位］＜ＶＤＤ１−ＶthＱ７
＋ＶｆＤ１の場合 ［図１の点における電位］＝ＶＤＤ１−ＶthＱ７ である。
【００２６】ii) ［図１の点における電位］＞ＶＤＤ
１−ＶthＱ７＋ＶｆＤ１の場合 ［図１の点における電位］＝［図１の点における電
位］−ＶｆＤ１ である。Ｂ）回路Ａ内のトランジスタの状態（Ｑ１，Ｑ
２，Ｑ７） i) ［図１の点における電位］＜ＶＤＤ１−ＶthＱ７
＋ＶｆＤ１の場合 ＭＯＳトランジスタＱ１及びＱ２は非導通状態であり、
ＭＯＳトランジスタＱ３は導通状態である。トランジス
タＱ３が導通しているものの、 ［図１の点における電圧］＞［図１の点における電
圧］ であるため電流は流れない。
１−ＶthＱ７＋ＶｆＤ１の場合 ［図１の点における電位］＝［図１の点における電
位］−ＶｆＤ１ である。Ｂ）回路Ａ内のトランジスタの状態（Ｑ１，Ｑ
２，Ｑ７） i) ［図１の点における電位］＜ＶＤＤ１−ＶthＱ７
＋ＶｆＤ１の場合 ＭＯＳトランジスタＱ１及びＱ２は非導通状態であり、
ＭＯＳトランジスタＱ３は導通状態である。トランジス
タＱ３が導通しているものの、 ［図１の点における電圧］＞［図１の点における電
圧］ であるため電流は流れない。
【００２７】ii) ＶＤＤ１−ＶthＱ７＋ＶｆＤ１＜
［図１の点における電位］ ＜ＶＤＤ１＋ＶthＱ１の場合 ＭＯＳトランジスタＱ１，Ｑ２，Ｑ７は非導通状態であ
る。
［図１の点における電位］ ＜ＶＤＤ１＋ＶthＱ１の場合 ＭＯＳトランジスタＱ１，Ｑ２，Ｑ７は非導通状態であ
る。
【００２８】［図１の点における電圧］＜［図１の点
における電圧］であるが、トランジスタＱ７が非導通
状態であるため、電流が流れない。 iii) ＶＤＤ１＋ＶthＱ１＜［図１の点における電
位］の場合 ＭＯＳトランジスタＱ１は導通状態であり、ＭＯＳトラ
ンジスタＱ２及びＱ７は非導通状態である。
における電圧］であるが、トランジスタＱ７が非導通
状態であるため、電流が流れない。 iii) ＶＤＤ１＋ＶthＱ１＜［図１の点における電
位］の場合 ＭＯＳトランジスタＱ１は導通状態であり、ＭＯＳトラ
ンジスタＱ２及びＱ７は非導通状態である。
【００２９】［図１の点における電圧］＜［図１の点
における電圧］ であるが、トランジスタＱ７が非導通状態である。また
トランジスタＱ１は導通状態であるが、ダイオードＤ２
を設けているため電流は流れない。
における電圧］ であるが、トランジスタＱ７が非導通状態である。また
トランジスタＱ１は導通状態であるが、ダイオードＤ２
を設けているため電流は流れない。
【００３０】以上より、ＶＤＤ２からＶＤＤ１に電流が
流れないため、回路Ｃの出力の高論理レベル（Ｈ）がＱ
１の寄生ダイオードＤ１により（ＶＤＤ１＋ＶｆＤ１）
にクランプされることにより生じる大電流がＶＤＤ２か
らＶＤＤ１に流れないようすることができる。 Ｃ）回路Ａ内のトランジスタの状態（Ｑ２，Ｑ９） i) ［図１の点に置ける電圧］＜ＶＤＤ１−Ｖth９の
場合 ［点における電圧］＝［点における電圧］ となり、トランジスタＱ２に関して、 ＶSD＜ＶＤＤ１ であり、トランジスタＱ９に関して、 ＶSD＜ＶＤＤ１ となるため、特に問題はない。
流れないため、回路Ｃの出力の高論理レベル（Ｈ）がＱ
１の寄生ダイオードＤ１により（ＶＤＤ１＋ＶｆＤ１）
にクランプされることにより生じる大電流がＶＤＤ２か
らＶＤＤ１に流れないようすることができる。 Ｃ）回路Ａ内のトランジスタの状態（Ｑ２，Ｑ９） i) ［図１の点に置ける電圧］＜ＶＤＤ１−Ｖth９の
場合 ［点における電圧］＝［点における電圧］ となり、トランジスタＱ２に関して、 ＶSD＜ＶＤＤ１ であり、トランジスタＱ９に関して、 ＶSD＜ＶＤＤ１ となるため、特に問題はない。
【００３１】ii) ［図１の点における電圧］＞ＶＤＤ
１−Ｖth９の場合 ［点における電圧］＝ＶＤＤ１−Ｖth９ となり、トランジスタＱ２に関して、 ＶSD＜ＶＤＤ１ であり、トランジスタＱ９に関して、 ＶSD＜ＶＤＤ２−ＶＤＤ１＋Ｖth９＜ＶＤＤ１ となり、ＶＤＤ１により低い電圧となるため問題はな
い。
１−Ｖth９の場合 ［点における電圧］＝ＶＤＤ１−Ｖth９ となり、トランジスタＱ２に関して、 ＶSD＜ＶＤＤ１ であり、トランジスタＱ９に関して、 ＶSD＜ＶＤＤ２−ＶＤＤ１＋Ｖth９＜ＶＤＤ１ となり、ＶＤＤ１により低い電圧となるため問題はな
い。
【００３２】（ＶＤＤ１＝３．３Ｖ，ＶＤＤ２＝５Ｖ） なお、ＶSDはそれぞれソース・ドレイン間電圧である。
また、電源がＶＤＤ１のみであるため、電源レイアウト
を簡易化でき、またパッケージの電源ピンもＶＤＤ１
用、ＶＳＳ用の２種類で十分となりピン数を減少させる
ことができる。更に、ゲート酸化膜を２種類作る必要が
なくなり、プロセス行程を減少させ製造を容易にするこ
とができる。ここで、ＶthＱ１，ＶthＱ７及びＶthＱ９
はそれぞれトランジスタＱ１，Ｑ７及びＱ９のゲート・
ソース間電圧であり、ＶｆＤ１はトランジスタＤ１の両
端の電圧である。活線挿抜 ここで、活線挿抜とは、データが転送可能な状態にある
バスラインに接続されているＬＳＩをそのバスラインに
電気的な影響を及ぼすことなく抜き差しすることである ｉ）図１の回路Ｂ 点から電源ＶＤＤ１への電流通路が存在しないため、
活線挿抜を行っても特に問題はない。 ii）図１の回路Ａ 点から電源ＶＤＤ１への電流通路には次の２通路があ
る。
また、電源がＶＤＤ１のみであるため、電源レイアウト
を簡易化でき、またパッケージの電源ピンもＶＤＤ１
用、ＶＳＳ用の２種類で十分となりピン数を減少させる
ことができる。更に、ゲート酸化膜を２種類作る必要が
なくなり、プロセス行程を減少させ製造を容易にするこ
とができる。ここで、ＶthＱ１，ＶthＱ７及びＶthＱ９
はそれぞれトランジスタＱ１，Ｑ７及びＱ９のゲート・
ソース間電圧であり、ＶｆＤ１はトランジスタＤ１の両
端の電圧である。活線挿抜 ここで、活線挿抜とは、データが転送可能な状態にある
バスラインに接続されているＬＳＩをそのバスラインに
電気的な影響を及ぼすことなく抜き差しすることである ｉ）図１の回路Ｂ 点から電源ＶＤＤ１への電流通路が存在しないため、
活線挿抜を行っても特に問題はない。 ii）図１の回路Ａ 点から電源ＶＤＤ１への電流通路には次の２通路があ
る。
【００３３】ａ）ＭＯＳトランジスタＱ１及びダイオー
ドＤ１を介しての、点から電源ＶＤＤ１への電流通路
の場合 ダイオードＤ２の整流方向が電源ＶＤＤ１からトランジ
スタＱ１方向であるため、点から電源ＶＤＤ１に大電
流が流れることはない。
ドＤ１を介しての、点から電源ＶＤＤ１への電流通路
の場合 ダイオードＤ２の整流方向が電源ＶＤＤ１からトランジ
スタＱ１方向であるため、点から電源ＶＤＤ１に大電
流が流れることはない。
【００３４】ｂ）ダイオードＤ１及びＭＯＳトランジス
タＱ７を介しての、点から電源ＶＤＤ１への電流通路
の場合 ［点の電圧］＜［ＶＤＤ１−ＶthＱ３＋ＶｆＤ１］の
時、トランジスタＱ７は導通状態であるが、ダイオード
Ｄ１が非導通状態であるため点から電源ＶＤＤ１へ電
流は流れない。
タＱ７を介しての、点から電源ＶＤＤ１への電流通路
の場合 ［点の電圧］＜［ＶＤＤ１−ＶthＱ３＋ＶｆＤ１］の
時、トランジスタＱ７は導通状態であるが、ダイオード
Ｄ１が非導通状態であるため点から電源ＶＤＤ１へ電
流は流れない。
【００３５】［点の電圧］＜［ＶＤＤ１−ＶthＱ７＋
ＶｆＤ１］の時、ダイオードＤ１は導通しているが、ト
ランジスタＱ７が非導通状態であるため電源ＶＤＤ１へ
電流が流れない。
ＶｆＤ１］の時、ダイオードＤ１は導通しているが、ト
ランジスタＱ７が非導通状態であるため電源ＶＤＤ１へ
電流が流れない。
【００３６】以上のすべての場合について、点から電
源ＶＤＤ１へ電流が流れないため、活線挿抜可能な構造
となる。
源ＶＤＤ１へ電流が流れないため、活線挿抜可能な構造
となる。
【００３７】
【発明の効果】上記本発明の構成によれば、３．３Ｖの
単一電源で５ＶＩＣとＴＴＬインターフェイスを可能と
している。従って、電源レイアウトを簡易化できるとと
もに、パッケージの電源ピンもＶＤＤ１用、ＶＳＳ用の
２種類で十分となりピン数を減少させることができる。
更に、ゲート酸化膜を２種類作る必要がなくなり、プロ
セス行程を減少させ製造を容易にすることができる。
単一電源で５ＶＩＣとＴＴＬインターフェイスを可能と
している。従って、電源レイアウトを簡易化できるとと
もに、パッケージの電源ピンもＶＤＤ１用、ＶＳＳ用の
２種類で十分となりピン数を減少させることができる。
更に、ゲート酸化膜を２種類作る必要がなくなり、プロ
セス行程を減少させ製造を容易にすることができる。
【００３８】活線挿抜も可能な構成となっている。
【図１】本発明によるＣＭＯＳ型入出力回路の構成図で
ある。
ある。
【図２】図１の点の電圧に対する点の電圧特性を示
す図である。
す図である。
【図３】図１の点の電圧に対する点の電圧特性を示
す図である。
す図である。
【図４】従来のＣＭＯＳ型入出力回路の構成図である。
【図５】従来のＣＭＯＳ型入出力回路の構成図である。
Ｄ１，Ｄ２…ダイオード Ｑ１〜Ｑ８…ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 スイッチング素子（Ｑ７）を介して第１
電源（ＶＤＤ１）に接続されたドレイン電極（Ｄ）と、
ソース電極（Ｓ）方向に整流作用を有する第２整流素子
（Ｄ２）を介して第１電源（ＶＤＤ１）に接続されたソ
ース電極（Ｓ）とを有する第１ＭＯＳトランジスタ（Ｑ
１）と、 当該第１ＭＯＳトランジスタ（Ｑ１）のドレイン電極
（Ｄ）に接続されたドレイン電極（Ｄ）と、第２電源
（ＶＳＳ）に接続されたソース電極（Ｓ）とを有する第
２ＭＯＳトランジスタ（Ｑ２）と、 を備えていることを特徴とする半導体集積回路。 - 【請求項２】 第１電源（ＶＤＤ１）に接続されたソー
ス電極（Ｓ）を有する第３ＭＯＳトランジスタ（Ｑ３）
と、 前記第３ＭＯＳトランジスタ（Ｑ３）のドレイン電極
（Ｄ）に接続されたドレイン電極（Ｄ）と、第２電源
（ＶＳＳ）に接続されたソース電極（Ｓ）とを有する第
４ＭＯＳトランジスタ（Ｑ４）と、 前記第３ＭＯＳトランジスタ（Ｑ３）のゲート電極と前
記第４ＭＯＳトランジスタ（Ｑ４）のゲート電極（Ｇ）
との接続点（）と、入力端子（）との間に接続され
たスイッチング素子（Ｑ８）と、 を備えていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224778A JPH0786914A (ja) | 1993-09-09 | 1993-09-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224778A JPH0786914A (ja) | 1993-09-09 | 1993-09-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786914A true JPH0786914A (ja) | 1995-03-31 |
Family
ID=16819069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5224778A Withdrawn JPH0786914A (ja) | 1993-09-09 | 1993-09-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098638A (ja) * | 1995-06-21 | 1997-01-10 | Nec Corp | Ｃｍｏｓ入出力バッファ回路 |
-
1993
- 1993-09-09 JP JP5224778A patent/JPH0786914A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098638A (ja) * | 1995-06-21 | 1997-01-10 | Nec Corp | Ｃｍｏｓ入出力バッファ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |