JPH0786935A

JPH0786935A - サンプルホールド回路

Info

Publication number: JPH0786935A
Application number: JP5225574A
Authority: JP
Inventors: Masayuki Ueno; 雅之植野; Hiroshi Ogasawara; 寛小笠原
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1993-09-10
Filing date: 1993-09-10
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】速度の向上と精度の向上との両立を図る。【構成】サンプル期間においては、ホールドスイッチ
ＳＷＨがオンとなり、アナログ入力電圧Ａinに従った電
荷が、ホールドコンデンサＣＨに蓄積される。又、この
サンプル期間には、容量増加スイッチＳＷＤもオンとな
り、容量増加コンデンサＣＤにも電荷が蓄積される。こ
れらホールドコンデンサＣＨと容量増加コンデンサＣＤ
とを並列接続することで、前記ホールドスイッチＳＷＨ
の寄生容量によるクロックフィードスルーの影響を低減
することができる。又、比較動作期間では、前記容量増
加スイッチＳＷＤはオフとなり、前記ホールドコンデン
サＣＨの容量のみに低減される。これによって、後段の
例えばＡ／Ｄコンバータのコンパレータの動作の高速化
を図ることが可能となっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ホールドスイッチＳＷ
Ｈをオンとすることで、アナログ入力電圧Ａinをホール
ドコンデンサＣＨのホールド端に印加し、前記アナログ
入力電圧Ａinに従った電荷量ＱＨを前記ホールドコンデ
ンサＣＨに蓄えることで、前記ホールドスイッチＳＷＨ
のオフの直前の前記アナログ入力電圧Ａinに従ったホー
ルド電圧ＶＨを保持するようにしたサンプルホールド回
路に係り、特に、サンプル速度や次段の例えばＡ／Ｄ変
換器の変換速度の低下を抑えながら、クロックフィード
スルーによりホールド電圧ＶＨの変動を低減し、これに
よって、入力されるアナログ入力電圧Ａinに対する前記
ホールド電圧ＶＨの精度を向上することができるサンプ
ルホールド回路に関する。

【０００２】

【従来の技術】Ａ／Ｄ（analog to digital ）コンバー
タは、計測装置、例えばデジタルボルトメータやプログ
ラマブル電源等、工業用分野では古くから用いられてい
る。又、近年、Ａ／Ｄコンバータは、コンパクトディス
クプレーヤ等の民生用やデジタル回線に電話を接続する
ためのコーディック等の特殊分野等にも広く用いられる
ようになっている。

【０００３】このようなＡ／Ｄコンバータには、様々な
形態のものがある。例えば、積分型Ａ／Ｄコンバータや
逐次比較型Ａ／Ｄコンバータ、又高速動作が可能なフラ
ッシュ型Ａ／Ｄコンバータ等がある。前記積分型Ａ／Ｄ
コンバータや前記逐次比較型Ａ／Ｄコンバータにおいて
は、通常はサンプルホールド回路が用いられるものであ
る。又、前記フラッシュ型Ａ／Ｄコンバータにおいて
も、チョッパ型コンパレータを用いるものにあっては、
サンプルホールド回路を備えるものである。

【０００４】前記サンプルホールド回路は、そのホール
ドコンデンサＣＨに蓄えられる電荷量ＱＨによって、入
力されるアナログ入力電圧Ａinに従った電圧ＶＨを保持
するというものである。即ち、サンプルホールド回路
は、少なくとも前記ホールドコンデンサＣＨと共にホー
ルドスイッチＳＷＨを備え、まず、該ホールドスイッチ
ＳＷＨをオンとすることで、前記アナログ入力電圧Ａin
を前記ホールドコンデンサＣＨのホールド端に印加し、
前記アナログ入力電圧Ａinに従った電荷量ＱＨを前記ホ
ールドコンデンサＣＨに蓄える。又、該サンプルホール
ド回路は、このように前記電荷量ＱＨを蓄えることで、
前記ホールドスイッチＳＷＨのオフの直前の、前記アナ
ログ入力電圧Ａinに従ったホールド電圧ＶＨを保持する
というものである。

【０００５】図８は、前記フラッシュ型Ａ／Ｄコンバー
タ等に用いられるチョッパ型コンパレータの回路図であ
る。

【０００６】このチョッパ型コンパレータは、そのコン
パレータとしての回路と共に、サンプルホールド回路と
しての回路をも複合的に備えるものである。この図８に
示されるように、該チョッパ型コンパレータＣＰn は、
ＣＭＯＳ（complementary metal oxide semiconductor
）インバータＣＰan及びＣＰbnと、コンデンサＣ１n及
びＣ２n と、スイッチＳＷＣan及びＳＷＣbnとにより構
成されている。

【０００７】又、該チョッパ型コンパレータＣＰn の入
力には、スイッチＳＷＩn とＳＷＲn とが接続されてい
る。該スイッチＳＷＩn は、Ａ／Ｄ変換対象となるアナ
ログ入力Ａが接続されている。一方、前記スイッチＳＷ
Ｒn には、例えば、複数の抵抗素子を直列接続したラダ
ー抵抗を用いて基準電圧を分圧していたものの１つの比
較参照電圧Ｖn が入力されている。

【０００８】該チョッパ型コンパレータＣＰn におい
て、２つの電圧の比較、即ち、前記アナログ入力Ａと前
記比較参照電圧Ｖn との大小関係の比較を行う際には、
まず、一方の電圧を当該チョッパ型コンパレータＣＰn
の入力へと入力し、該電圧を保持する。即ち、前記スイ
ッチＳＷＣan及び前記スイッチＳＷＣbnをいずれもオン
とすることで、該電圧に対応する電荷量ＱＨが前記コン
デンサＣ１n へと蓄えられることで、該電圧が保持され
る。この後、前記スイッチＳＷＣan及び前記スイッチＳ
ＷＣbnをいずれもオフとして、当該チョッパ型コンパレ
ータＣＰn の入力へと、比較される他方の電圧を入力す
る。この時、当該チョッパ型コンパレータＣＰn の出力
は、比較対象となる２つの電圧の差の正負に従ったもの
となる。

【０００９】図９は、従来から用いられている最も単純
なサンプルホールド回路の回路図である。又、図１０
は、該図９のサンプルホールド回路に用いられるホール
ドスイッチＳＷ、又前記図８に示された前記スイッチＳ
ＷＩn （ホールドスイッチとして用いられるもの）の一
例を示す回路図である。

【００１０】この図１０に示されるホールドスイッチ
は、ＮチャネルＭＯＳ（metal oxidesemiconductor ）
トランジスタＴＮと、ＰチャネルＭＯＳトランジスタＴ
Ｐとが用いられている。これらＮチャネルＭＯＳトラン
ジスタＴＮ及びＰチャネルＭＯＳトランジスタＴＰは、
それぞれのソース及びドレインについて、互いに並列接
続されている。又、前記ＮチャネルＭＯＳトランジスタ
ＴＮのゲートには、信号ＶＧa が入力されている。一
方、前記ＰチャネルＭＯＳトランジスタＴＰのゲートに
は、信号ＶＧb が入力されている。該信号ＶＧb は、前
記信号ＶＧa を反転させたものである。

【００１１】この図１０に示されるホールドスイッチに
おいては、前記信号ＶＧa をＨ状態とし、且つ、前記信
号ＶＧb をＬ状態とすることで、前記ＮチャネルＭＯＳ
トランジスタＴＮと前記ＰチャネルＭＯＳトランジスタ
ＴＰとが共にオン状態となる。例えば、該ホールドスイ
ッチが前記図８のＳＷＩn である場合、前記コンデンサ
Ｃ１n のホールド端に前記アナログ入力Ａが入力される
ようになる。又、該ホールドスイッチが前記図９のＳＷ
である場合、前記アナログ入力電圧Ａinはホールドコン
デンサＣのホールド端へと印加されるようになる。

【００１２】一方、前記信号ＶＧa がＬ状態となり、且
つ、前記信号ＶＧb がＨ状態となると、前記Ｎチャネル
ＭＯＳトランジスタＴＮ及び前記ＰチャネルＭＯＳトラ
ンジスタＴＰがいずれもオフ状態となる。従って、当該
ホールドスイッチはオフ状態となる。

【００１３】この図１０に示されるこのようなホールド
スイッチにおいては、前記ＮチャネルＭＯＳトランジス
タＴＮのゲートとソースとの間の寄生容量Ｃs 及びゲー
トとドレインとの間の寄生容量Ｃs によって、前記信号
ＶＧa が前記ホールド電圧ＶＨに悪影響を与えてしまう
という問題があった。又、前記ＰチャネルＭＯＳトラン
ジスタＴＰについても、そのゲートとソースとの間の寄
生容量Ｃs 及びそのゲートとドレインとの間の寄生容量
Ｃs によって、前記信号ＶＧb が前記ホールド電圧ＶＨ
に悪影響を与えてしまうという問題があった。以降、ホ
ールドスイッチに用いられるＭＯＳトランジスタのゲー
トに関する寄生容量による、該ゲートに入力される信号
の影響を、以降、クロックフィードスルーと称する。

【００１４】図１１は、前述のホールドスイッチに用い
られるＮチャネルＭＯＳトランジスタの断面図である。

【００１５】この図１１において、半導体基板上には、
ソース及びドレインとが作り込まれている。又、これら
ソース及びドレインには、それぞれ、ソース端子Ｓ及び
ドレイン端子Ｄとが接続されている。又、これらソース
とドレインとの間の領域上には、所定の絶縁膜を介し
て、ゲート電極３が設けられている。該ゲート電極３
は、半導体基板に対向している。この図１１に示される
ＮチャネルＭＯＳトランジスタにおいては、該図１１の
コンデンサの図記号に示される如く、ゲートとソースと
の間、あるいはゲートとドレインとの間に寄生容量が生
じてしまっている。

【００１６】図１２は、前述のサンプルホールド回路に
おけるホールドスイッチの寄生容量による影響を示すタ
イムチャートである。

【００１７】この図１２においては、前記図１０に示し
たホールドスイッチでの信号ＶＧa及びＶＧb が示され
ている。又、前記図１０の前記アナログ入力電圧Ａin及
び前記アナログ出力Ｖout が示されている。

【００１８】この図１２のタイムチャートにおいて、時
刻 t₁では、前記ＮチャネルＭＯＳトランジスタがオフ
となり、オフとなる直前の前記アナログ入力電圧Ａin、
即ち電圧Ｖs がホールド対象となる。しかしながら、こ
の図１２に示す如く、ΔＶsだけ低下してしまった電圧
（Ｖs −ΔＶs ）がホールドされてしまっている。この
ような電圧の変動は、前記図１１を用いて前述したよう
な寄生容量Ｃs による影響によるものであり、一般的に
前記クロックフィードスルーと呼ばれたり、あるいはホ
ールドステップと呼ばれている。

【００１９】このようなクロックフィードスルーが生じ
てしまうと、例えば前記図９のサンプルホールド回路に
おいては、正しいホールド電圧を得ることができない。
又、前記図８のチョッパ型コンパレータにおいては、そ
の比較動作の信頼性が低下してしまう。

【００２０】このような寄生容量Ｃs によるクロックフ
ィードスルーの問題を低減するために、従来から、様々
な技術が知られている。

【００２１】図１３は、寄生容量による悪影響を低減し
たサンプルホールド回路の第１従来例の回路図である。

【００２２】この図１３において、ホールドスイッチ
は、合計２個のＮチャネルＭＯＳトランジスタＴＮ１及
びＴＮ２と、合計２個のＰチャネルＭＯＳトランジスタ
ＴＰ１及びＴＰ２とにより構成されている。

【００２３】前記ＮチャネルＭＯＳトランジスタＴＮ１
及び前記ＰチャネルＭＯＳトランジスタＴＰ１は、それ
ぞれ、前記図１０の前記ＮチャネルＭＯＳトランジスタ
ＴＮ及び前記ＰチャネルＭＯＳトランジスタＴＰに相当
するものである。一方、前記ＮチャネルＭＯＳトランジ
スタＴＮ２及び前記ＰチャネルＭＯＳトランジスタＴＰ
２は、前述のような寄生容量による影響を低減し、前述
のようなクロックフィードスルーによる影響を低減する
ためのものである。

【００２４】これらＮチャネルＭＯＳトランジスタＴＮ
２及びＰチャネルＭＯＳトランジスタＴＰ２について
は、それぞれのソース及びドレインについて、互いに並
列接続されていると共に、これらソースとドレインとの
間が短絡されている。前記ＮチャネルＭＯＳトランジス
タＴＮ２のゲートには、前記信号ＶＧb が入力されてい
る。一方、前記ＰチャネルＭＯＳトランジスタＴＰ２の
ゲートには、前記信号ＶＧa が入力されている。

【００２５】このように、前記ＮチャネルＭＯＳトラン
ジスタＴＮ１のゲートに入力されている前記信号ＶＧa
と、前記ＮチャネルＭＯＳトランジスタＴＮ２のゲート
に入力されている前記信号ＶＧb とは逆位相である。更
に、前記ＰチャネルＭＯＳトランジスタＴＰ１のゲート
に入力されている前記信号ＶＧb と、前記ＰチャネルＭ
ＯＳトランジスタＴＰ２のゲートに入力されている前記
信号ＶＧa とは逆位相になっている。これによって、前
記ＮチャネルＭＯＳトランジスタＴＮ１及び前記Ｐチャ
ネルＭＯＳトランジスタＴＰ１に係る前述のようなクロ
ックフィードスルーによる影響が、前記ＮチャネルＭＯ
ＳトランジスタＴＮ２及び前記ＰチャネルＭＯＳトラン
ジスタＴＰ２によってキャンセルされるようになってい
る。

【００２６】なお、このようなクロックフィードスルー
による影響をより効果的にキャンセルするためには、前
記ＮチャネルＭＯＳトランジスタＴＮ２のトランジスタ
サイズが、前記ＮチャネルＭＯＳトランジスタＴＮ１の
半分である必要がある。又、前記ＰチャネルＭＯＳトラ
ンジスタＴＰ２のトランジスタサイズについても、前記
ＰチャネルＭＯＳトランジスタＴＰ１の半分である必要
がある。

【００２７】なお、前記図１３に示されるものに関連す
る技術として、特開昭５８−９９０３３では、複数のＭ
ＯＳトランジスタを用いることで、全てのＭＯＳトラン
ジスタのトランジスタサイズを同一とするという技術が
開示されている。このようにトランジスタサイズを同一
とすることで、製造工程におけるばらつきを減少するこ
とができ、前述のようなクロックフィードスルーによる
影響を、より厳密にキャンセルすることができる。

【００２８】図１４は、ホールドスイッチの寄生容量に
よる影響を低減したサンプルホールド回路の第２従来例
の回路図である。

【００２９】この図１４に示されるサンプルホールド回
路に用いられるホールドスイッチは、ＮチャネルＭＯＳ
トランジスタＴＮ１及びＰチャネルＭＯＳトランジスタ
ＴＰ１に加え、デプリッション型のＮチャネルＭＯＳト
ランジスタＴＮ２と、同じくデプリッション型のＰチャ
ネルＭＯＳトランジスタＴＰ２とが用いられている。こ
の図１４に示されるホールドスイッチにおいても、前述
のようなクロックフィードスルーによる影響を低減する
ことができる。

【００３０】なお、この図１４に示されるホールドスイ
ッチにおいても、前記ＮチャネルＭＯＳトランジスタＴ
Ｎ２のトランジスタサイズは、前記ＮチャネルＭＯＳト
ランジスタＴＮ１の半分である必要がある。又、前記Ｐ
チャネルＭＯＳトランジスタＴＰ２のトランジスタサイ
ズについても、前記ＰチャネルＭＯＳトランジスタＴＰ
１の半分である必要がある。

【００３１】なお、この図１４に示される技術に関連す
るものとして、特開昭５９−２３１９１５及び特開昭６
０−９０４２５がある。これらの技術は、いずれも、デ
プリッション型のＭＯＳトランジスタを用いたもので、
ホールドスイッチに要する集積回路面積をより縮小する
というものである。

【００３２】

【発明が達成しようとする課題】しかしながら、前述の
クロックフィードスルーは、前記図１３や前記図１４に
示される技術、又、前記特開昭５８−９９０３３、前記
特開昭５９−２３１９１５及び前記特開昭６０−９０４
２５で開示されている技術等では完全に解消することが
できないものである。即ち、前記クロックフィードスル
ーを低減する効果は、前記特開昭５８−９９０３３でも
言及されている通り、作り込むＭＯＳトランジスタのト
ランジスタサイズの加工精度に大きく依存しているため
である。例えば、前記図１３や前記図１４に示される前
記ＮチャネルＭＯＳトランジスタＴＮ１やＴＮ２、又前
記ＰチャネルＭＯＳトランジスタＴＰ１及びＴＰ２のト
ランジスタサイズの加工精度に依存しているためであ
る。

【００３３】このため、従来、前述のような寄生容量Ｃ
s に係る前記クロックフィードスルーの影響を抑えるた
め、ホールドコンデンサとして用いられるもの、例えば
前記図１３や前記図１４でのコンデンサＣの容量を大き
くしなければならなかった。このようにホールドコンデ
ンサの容量を大きくしてしまうと、サンプルホールド回
路におけるサンプル速度が低下してしまったり、次段の
例えばＡ／Ｄ変換器の変換速度が低下してしまうという
問題がある。

【００３４】本発明は、前記従来の問題点を解決するべ
くなされたもので、サンプル速度や次段の例えばＡ／Ｄ
変換器の変換速度の低下を抑えながら、クロックフィー
ドスルーによるホールド電圧ＶＨの変動を低減し、これ
によって、入力されるアナログ入力電圧Ａinに対する前
記ホールド電圧ＶＨの精度を向上することができるサン
プルホールド回路を提供することを目的とする。

【００３５】

【課題を達成するための手段】本発明は、ホールドスイ
ッチＳＷＨをオンとすることで、アナログ入力電圧Ａin
をホールドコンデンサＣＨのホールド端に印加し、前記
アナログ入力電圧Ａinに従った電荷量ＱＨを前記ホール
ドコンデンサＣＨに蓄えることで、前記ホールドスイッ
チＳＷＨのオフの直前の前記アナログ入力電圧Ａinに従
ったホールド電圧ＶＨを保持するようにしたサンプルホ
ールド回路において、容量増加コンデンサＣＤと、前記
ホールドスイッチが少なくともオンからオフとなる直前
のタイミングではオンとなっており、且つ、前記ホール
ド電圧ＶＨの少なくとも参照時にはオフとなる容量増加
スイッチＳＷＤとを備え、前記容量増加コンデンサＣＤ
のホールド端が、前記容量増加スイッチＳＷＤを経て前
記ホールドコンデンサＣＨの前記ホールド端に接続され
ており、前記容量増加スイッチＳＷＤのオン時には、前
記ホールドコンデンサＣＨに対して前記容量増加コンデ
ンサＣＤが並列接続されることにより、前記課題を達成
したものである。

【００３６】更に、前記サンプルホールド回路におい
て、前記ホールドスイッチＳＷＨに対応するホールドス
イッチＳＷＨn 及び前記ホールドコンデンサＣＨに対応
するホールドコンデンサＣＨn に加え、前記容量増加ス
イッチＳＷＤに対応する容量増加部分スイッチＳＷＤn
それぞれを有する、複数のサンプルホールド回路部分
と、容量増加配線ＬＡとを備え、前記容量増加部分スイ
ッチＳＷＤn の一方の端子が、該容量増加部分スイッチ
ＳＷＤn それぞれに対応する前記ホールドコンデンサＣ
Ｈの前記ホールド端に接続され、該容量増加部分スイッ
チＳＷＤn の他方の端子が、前記容量増加配線ＬＡにて
相互に接続されており、前記容量増加コンデンサＣＤの
前記ホールド端が前記容量増加配線ＬＡに接続されてい
ることにより、前記課題を達成すると共に、複数の前記
サンプルホールド回路部分間での前記ホールドスイッチ
ＳＷＨn のオン抵抗のばらつきや、オン・オフタイミン
グのばらつきによるホールド電圧のばらつきの低減を狙
ったホールド電圧の平均化をも可能としたものである
（請求項２に対応）。

【００３７】更に、前記サンプルホールド回路におい
て、更に、前記容量増加スイッチＳＷＤに対応する容量
増加全体スイッチＳＷＤＡを備え、該容量増加全体スイ
ッチＳＷＤＡの一方の端子が前記容量増加配線ＬＡに接
続されていると共に、該容量増加全体スイッチＳＷＤＡ
の他方の端子から前記アナログ入力電圧Ａinが入力され
るようになっていることにより、前記課題を達成すると
共に、又、前述のような前記サンプルホールド回路部分
間での前記ホールドスイッチＳＷＨn のオン抵抗のばら
つきや、オン・オフタイミングのばらつきによるホール
ド電圧のばらつきを低減するためのホールド電圧の平均
化を可能とすると共に、サンプル速度の向上を図ったも
のである（請求項３に対応）。

【００３８】

【作用】一般に、サンプルホールド回路においては、そ
のサンプル速度に係る性能の向上と、そのサンプル精度
に係る性能の向上とは両立することは困難であり、相反
する関係となっている。例えば、そのサンプルホールド
回路で用いられる前記ホールドコンデンサＣＨの容量の
大小や、そのサンプルホールド回路の前記ホールドスイ
ッチＳＷＨに用いられるアナログスイッチのオン抵抗の
大小等に関して、速度に係る性能の向上と、精度に係る
性能の向上とは、相反するものとなっている。

【００３９】又、そのサンプルホールド回路をＡ／Ｄコ
ンバータの前段に用いる場合、サンプルホールド回路と
Ａ／Ｄコンバータのコンパレータの電圧利得を合計した
全電圧利得についても、Ａ／Ｄ変換速度に係る性能の向
上と、Ａ／Ｄ変換精度に係る性能の向上とは、相反する
関係にある。前記全電圧利得は、サンプルホールド回路
に用いられるホールドコンデンサＣＨの大小にも関係す
るものである。

【００４０】まず、そのサンプルホールド回路に用いら
れる前記ホールドコンデンサＣＨの大小に関して、サン
プルホールド回路では次のような特性がある。

【００４１】（１）速度について：前記ホールドコンデ
ンサＣＨの容量が小さい程、速度をより向上させること
ができる。一方、前記ホールドコンデンサＣＨの容量が
大きい程、速度が低下してしまう。

【００４２】（２）精度について：前記ホールドコンデ
ンサＣＨの容量が小さい程、精度は低下してしまう。一
方、前記ホールドコンデンサＣＨの容量が大きい程、精
度を向上することができる。

【００４３】（３）前記全電圧利得：前記ホールドコン
デンサＣＨの容量が小さい程、電圧利得は小さくなり、
Ａ／Ｄ変換精度は低下してしまう。一方、前記ホールド
コンデンサＣＨの容量が大きい程、前記電圧利得をより
大きくすることができ、Ａ／Ｄ変換精度をより向上させ
ることができる。

【００４４】なお、サンプルホールド回路の次段にＡ／
Ｄコンバータを用いる場合、該Ａ／Ｄコンバータのコン
パレータの電圧利得は、該コンパレータの入力部分にか
かる寄生容量Ｃp と、前段のサンプルホールド回路のホ
ールドコンデンサＣＨの容量とに依存したものとなって
いる。例えば、後述する図４に示されるスイッチングコ
ンパレータにおいては、インバータＩの入力に係る寄生
容量Ｃp と、ホールドコンデンサＣＨとの関係によるも
のである。これは、前記ホールドコンデンサＣＨと前記
寄生容量Ｃp とにより、前記インバータＩの入力電圧が
分割されてしまい、これによって電圧利得が小さくなっ
てしまうためである。このため、前記ホールドコンデン
サＣＨは、前記寄生容量Ｃp に比べて大きくする必要が
ある。

【００４５】一方、サンプルホールド回路においては、
そのホールドスイッチＳＷＨとして用いられるアナログ
スイッチのオン抵抗に関しては、次に示すような特性が
ある。

【００４６】（１）サンプル速度について：前記アナロ
グスイッチのオン抵抗が小さい程、サンプル速度を向上
することができる。一方、該オン抵抗が大きい程、前記
サンプル速度は低下してしまう。

【００４７】（２）サンプル精度について：前記アナロ
グスイッチのオン抵抗が小さい程、そのサンプル精度は
低下してしまう。一方、該オン抵抗が大きい程、そのサ
ンプル精度を向上することができる。ホールドスイッチ
のアナログスイッチとして用いられるＭＯＳトランジス
タは、そのゲート幅Ｗが広い程、そのオン抵抗が小さく
なる一方、その寄生容量Ｃs が増大してしまう。一方、
そのゲート幅Ｗを狭くする程、オン抵抗は低くなってし
まうが、寄生容量Ｃs は低減することができるためであ
る。

【００４８】以上説明した通り、サンプルホールド回路
においては、その前記ホールドコンデンサＣＨの容量の
大小についても、又そのホールドスイッチＳＷＨのオン
抵抗の大小についても、速度に係る性能の向上と精度に
係る性能の向上とは、相反するものとなっている。

【００４９】このため、本発明においては、前記ホール
ドコンデンサＣＨに対して、容量増加コンデンサＣＤを
別置するようにし、必要に応じて該容量増加コンデンサ
ＣＤを前記ホールドコンデンサＣＨに並列接続するよう
にしている。

【００５０】即ち、あるタイミングでは、前記ホールド
コンデンサＣＨのみを用いることで、その全体的な容量
を小さくしておく。一方、ある他のタイミングでは、前
記ホールドコンデンサＣＨに対して前記容量増加コンデ
ンサＣＤを並列接続することで、その全体的な容量を増
加するようにする。これによって、本発明においては、
速度に係る性能の向上と、精度に係る性能の向上との両
立を、より図るようにしている。

【００５１】具体的には、本発明のサンプルホールド回
路においては、容量増加スイッチＳＷＤを用いるように
している。該容量増加スイッチＳＷＤは、当該サンプル
ホールド回路のホールドスイッチＳＷＨが少なくともオ
ンからオフとなる直前のタイミングではオンとなり、且
つ、前記ホールド電圧ＶＨの少なくとも参照時にはオフ
となる。又、前記容量増加コンデンサＣＤのホールド端
が、前記容量増加スイッチＳＷＤを経て前記ホールドコ
ンデンサＣＨのホールド端に接続されている。従って、
前記容量増加スイッチＳＷＤのオン時には、前記ホール
ドコンデンサＣＨに対して、前記容量増加コンデンサＣ
Ｄが並列接続されることになる。

【００５２】なお、前記容量増加スイッチＳＷＤを経
て、前記アナログ入力電圧Ａinに従った電荷が前記容量
増加コンデンサＣＤに蓄えられることになる。従って、
前記アナログ入力電圧Ａinに従った電荷が十分に前記容
量増加コンデンサＣＤに蓄えられるためには、前記容量
増加スイッチＳＷＤがオンとなっている期間が十分な長
さである必要がある。従って、本発明はこれに限定され
るものではないが、前記容量増加スイッチＳＷＤがオフ
からオンとなるタイミングは、前記ホールドスイッチＳ
ＷＨがオフからオンとなるタイミングと同一あるいはそ
の近傍とすることが望ましい。このようにすることで、
前記容量増加スイッチＳＷＤがオンとなっている期間を
より長くすることがきる。

【００５３】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００５４】図１は、本発明が適用されたサンプルホー
ルド回路の第１実施例の回路図である。

【００５５】この図１に示されるサンプルホールド回路
は、ホールドスイッチＳＷＨと、容量増加スイッチＳＷ
Ｄと、ホールドコンデンサＣＨと、容量増加コンデンサ
ＣＤとにより構成されている。

【００５６】まず、前記ホールドスイッチＳＷＨと前記
容量増加スイッチＳＷＤとは、いずれも、１つのＮチャ
ネルＭＯＳトランジスタと、１つのＰチャネルＭＯＳト
ランジスタとにより構成されている。

【００５７】前記ホールドスイッチＳＷＨのＮチャネル
ＭＯＳトランジスタのゲートには、信号ＳＨが入力され
ている。該ホールドスイッチＳＷＨの前記ＰチャネルＭ
ＯＳトランジスタのゲートには、信号ＳＨバー（信号Ｓ
Ｈを反転させたもの）が入力されている。

【００５８】一方、前記容量増加スイッチＳＷＤにおい
て、これに用いられている前記ＮチャネルＭＯＳトラン
ジスタのゲートには、信号ＳＤが入力されている。該容
量増加スイッチＳＷＤの前記ＰチャネルＭＯＳトランジ
スタのゲートには、信号ＳＤバー（信号ＳＤを反転させ
たもの）が入力されている。

【００５９】次に、ホールドコンデンサＣＨの容量は１
５０フェムトファラドである。該ホールドコンデンサＣ
Ｄの容量の大きさは、前記ホールドスイッチＳＷＨがオ
フとなっているホールド期間中、前記アナログ入力電圧
Ａinに従ったホールド電圧ＶＨが十分保持されるような
容量の大きさとなっている。

【００６０】一方、前記容量増加コンデンサＣＤの容量
は、５００フェムトファラドとなっている。該容量増加
コンデンサＣＤの容量の大きさは、前記ホールドスイッ
チＳＷＨの寄生容量Ｃs による前述のようなクロックフ
ィードスルーの影響が抑えられるような大きさとされて
いる。即ち、前記寄生容量Ｃs に対して、十分大きな容
量とされている。

【００６１】本実施例のサンプルホールド回路の動作
は、前記ホールドスイッチＳＷＨがオフからオンとなる
ことで、前記アナログ入力電圧Ａinに従った電荷の前記
ホールドコンデンサＣＨへの蓄積が開始される。又、前
記アナログ入力電圧Ａinに従った十分な電荷が前記ホー
ルドコンデンサＣＨに蓄積されるタイミングで、前記ホ
ールドスイッチＳＷＨはオンからオフとなる。又、この
ように前記ホールドスイッチＳＷＨがオンとなっている
期間がサンプル期間であり、オフとなっている期間がホ
ールド期間となっている。

【００６２】又、本実施例においては、前記ホールドス
イッチＳＷＨがオフからオンとなるタイミングで、前記
容量増加スイッチＳＷＤについても、オフからオンとな
る。又、前記ホールドスイッチＳＷＨがオンからオフと
なるタイミングで、前記容量増加スイッチＳＷＤもオン
からオフとなる。

【００６３】従って、本実施例においては、前記サンプ
リング期間中では、前記ホールドコンデンサＣＨと前記
容量増加コンデンサＣＤとが並列接続されるため、前記
ホールドスイッチＳＷＨの寄生容量Ｃs によるクロック
フィードスルーの影響を低減することが可能となってい
る。一方、前記ホールド期間においては、前記容量増加
スイッチＳＷＤがオフとなることで、アナログ出力Ｖou
t には前記ホールドコンデンサＣＨのみが接続される。
従って、該アナログ出力Ｖout に接続される後段のＡ／
Ｄコンバータの、例えばＡ／Ｄ変換速度を向上したり、
コンパレータの電圧利得を向上することが可能となって
いる。

【００６４】図２は、本発明が適用されたサンプルホー
ルド回路の第２実施例の回路図である。又、図３は、該
第２実施例に用いられるホールドスイッチ及び容量増加
スイッチを示す回路図である。

【００６５】本第２実施例においても、前記ホールドス
イッチＳＷＨ又前記容量増加スイッチＳＷＤの動作タイ
ミングは、前記第１実施例と同様である。又、本第２実
施例においても、前記サンプル期間には前記ホールドコ
ンデンサＣＨと前記容量増加コンデンサＣＤが並列接続
され、又、前記ホールド期間には前記ホールドコンデン
サＣＨのみが用いられるものとなっている。

【００６６】従って、本第２実施例においても、前記第
１実施例と同様の効果を得ることができる。

【００６７】なお、前記図２に示される前記ホールドス
イッチＳＷＨ及び前記容量増加スイッチＳＷＤは、前記
図３に示される通り、ＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタとにより構成されてい
る。以降、図４や図７に示されるスイッチの図記号につ
いても、前記図３に示されるアナログスイッチを示すも
のとする。

【００６８】図４は、本発明が適用されたスイッチング
コンパレータの第３実施例の回路図である。

【００６９】この図４に示されるスイッチングコンパレ
ータは、本発明が適用されたサンプルホールド回路の機
能をも有するものである。該スイッチングコンパレータ
は、比較スイッチＳＷＲと、ホールドスイッチＳＷＨa
及びＳＷＨb と、容量増加スイッチＳＷＤと、ホールド
コンデンサＣＨと、容量増加コンデンサＣＤと、インバ
ータＩとにより構成されている。前記ホールドコンデン
サＣＨの容量は１５０フェムトファラドであり、前記容
量増加コンデンサＣＤの容量は５００フェムトファラド
となっている。

【００７０】図５は、本第３実施例の動作を示す第１の
タイムチャートである。

【００７１】この図５においては、前記ホールドスイッ
チＳＷＨa 及びＳＷＨb を制御する信号ＳＨと、前記容
量増加スイッチＳＷＤを制御する信号ＳＤと、前記比較
スイッチＳＷＲを制御する信号ＳＲとのタイムチャート
が示されている。これら信号ＳＨ、ＳＤ及びＳＲは、い
ずれも、Ｈ状態の時には、これに対応するスイッチＳＷ
Ｈa 、ＳＷＨb 、ＳＷＤ及びＳＷＲがオンとなる。一
方、これら信号ＳＨ、ＳＤ及びＳＲがＬ状態となると、
これらに対応するスイッチＳＷＨa 、ＳＷＨb 、ＳＷＤ
及びＳＷＲがオフとなる。なお、以降の説明において
は、これらスイッチＳＷＨa 、ＳＷＨb 、ＳＷＤ及びＳ
ＷＲのオンあるいはオフの説明を中心として行う。

【００７２】この図５において、時刻 t₁から t₂まで
の期間、又時刻 t₃から t₄までの期間は、いずれも前
記サンプル期間である。即ち、前記アナログ入力電圧Ａ
inに従った電荷を前記ホールドコンデンサＣＨ及び前記
容量増加コンデンサＣＤへと蓄える期間である。又、時
刻 t₂から t₃までの期間は、ホールド期間であり、又
比較動作期間でもある。即ち、この期間では、保持され
ている前記アナログ入力電圧Ａinと比較参照電圧ＶＲと
の比較を行う期間である。

【００７３】この図５において、まず時刻 t₁では、前
記ホールドスイッチＳＷＨa 及びＳＷＨb 、又前記容量
増加スイッチＳＷＤがいずれもオフからオンとなる。こ
れによって、前記アナログ入力電圧Ａinに従った電荷量
が前記ホールドコンデンサＣＨに蓄え始められると共
に、前記容量増加コンデンサＣＤにも蓄えられ始める。

【００７４】この後、前記アナログ入力電圧Ａinに従っ
た電荷の蓄積が終了された後、時刻t₂では、前記ホー
ルドスイッチＳＷＨa 及びＳＷＨb 、又前記容量増加ス
イッチＳＷＤがいずれもオンからオフとなる。この時、
該容量増加スイッチＳＷＤがオンからオフとなること
で、前記ホールドコンデンサＣＨに対する前記容量増加
コンデンサＣＤの接続は遮断される。又、この時刻 t₂
では、前記比較スイッチＳＷＲがオフからオンとなる。
これによって、前記インバータＩは前記アナログ入力電
圧Ａinと前記比較参照電圧ＶＲとの大小関係に従った出
力を、前記出力Ｖout へと出力する。

【００７５】なお、図６は、本第３実施例の動作の変形
例を示すタイムチャートである。

【００７６】この図６に示される動作では、前記信号Ｓ
Ｈと前記信号ＳＤとが独立したものとなっている。即
ち、前記信号ＳＨの立上りのタイミングと、前記信号Ｓ
Ｄの立上りのタイミングとは同じであるものの、前記信
号ＳＨの立下りのタイミングと前記信号ＳＤの立下りの
タイミングとは異なっている。前記信号ＳＨの立下りの
タイミングに対して、前記信号ＳＤの立下りのタイミン
グは、所定時間だけ遅延されている。

【００７７】この図６に示されるような動作によれば、
前記ホールドスイッチＳＷＨa 及びＳＷＨb がいずれも
確実にオフとなるタイミングで、前記容量増加スイッチ
ＳＷＤをオフとすることができ、より確実に、前記クロ
ックフィードスルーの影響を低減することが可能となっ
ている。

【００７８】図７は、本発明が適用されたチョッパ型コ
ンパレータの第４実施例の回路図である。

【００７９】本第４実施例では、合計n 個のサンプルホ
ールド回路部分を備えている。又、それぞれのサンプル
ホールド回路部分は、対応する比較参照電圧ＶＲ１〜Ｖ
Ｒnと、前記アナログ入力電圧Ａinとを比較するものと
なっている。又、各サンプルホールド回路部分i は、ホ
ールドスイッチＳＷＨai及びＳＷＨbiと、比較スイッチ
ＳＷＲi と、容量増加部分スイッチＳＷＤi と、ホール
ドコンデンサＣＨi と、インバータＩi とを備える。な
お、i は、１からn までの整数である。

【００８０】又、本第４実施例においては、容量増加コ
ンデンサＣＤと、容量増加全体スイッチＳＷＤＡとを備
える。前記容量増加部分スイッチＳＷＤ１〜ＳＷＤn の
それぞれの一方の端子と、前記容量増加全体スイッチＳ
ＷＤＡの一方の端子と、前記容量増加コンデンサＣＤの
ホールド端とは、容量増加配線ＬＡにて接続されてい
る。

【００８１】このような本第４実施例において、前記ホ
ールドスイッチＳＷＨa １〜ＳＷＨan及びＳＷＨb １〜
ＳＷＨbnは、いずれも、前記信号ＳＨに従って動作す
る。前記比較スイッチＳＷＲ１〜ＳＷＲn は、いずれ
も、前記信号ＳＲに従って動作する。又、前記容量増加
部分スイッチＳＷＤ１〜ＳＷＤn は、いずれも前記信号
ＳＤに従って動作する。前記信号ＳＨ、ＳＤ及びＳＲが
Ｈ状態となると、対応するスイッチはオン状態となる。
一方、これら信号ＳＨ、ＳＤ及びＳＲがＬ状態となる
と、これに対応するスイッチはオフとなる。又、これら
信号ＳＨ、ＳＤ及びＳＲの動作タイミングは、前記図５
に示されるもの、あるいは前記図６に示されるものであ
る。

【００８２】このような本第４実施例によれば、前記容
量増加コンデンサＣＤ、及び該容量増加コンデンサＣＤ
へと前記容量増加配線ＬＡにて接続される前記容量増加
部分スイッチＳＷＤ１〜ＳＷＤn によって、そのサンプ
ル期間には、前記ホールドコンデンサＣＨ１〜ＣＨn に
対して、前記容量増加コンデンサＣＤを並列接続するこ
とができる。これによって、前記ホールドスイッチＳＷ
Ｈa １〜ＳＷＨanに係る寄生容量によるクロックフィー
ドスルーの影響を低減することができる。又、前記比較
動作期間には、前記容量増加部分スイッチＳＷＤ１〜Ｓ
ＷＤn がいずれもオフとなり、これによって前記容量増
加コンデンサＣＤは切り離され、前記インバータＩ１〜
Ｉn による比較動作の高速化が図られる。

【００８３】なお、本実施例においては、前述のように
容量増加全体スイッチＳＷＤＡをも備えるようにしてい
る。前記容量増加コンデンサＣＤによるＡ／Ｄ変換速度
の向上及び精度の向上を図る点では、該容量増加全体ス
イッチＳＷＤＡは必ずしも必要ではない。しかしなが
ら、該容量増加全体スイッチＳＷＤＡを備えることで、
前記アナログ入力電圧Ａinによる前記容量増加コンデン
サＣＤへの電荷の蓄積を、より能率良く行うことが可能
となっている。

【００８４】なお、本第４実施例において、前記容量増
加部分スイッチＳＷＤ１〜ＳＷＤn、又容量増加配線Ｌ
Ａは、前記ホールドスイッチＳＷＨa １〜ＳＷＨanのオ
ンからオフとなるタイミングの相互のズレや、これらホ
ールドスイッチＳＷＨa １〜ＳＷＨanのオン抵抗の相互
のばらつきによる、サンプルホールド回路部分相互間で
のホールド電圧のばらつきを低減することが可能となっ
ている。即ち、これら容量増加部分スイッチＳＷＤ１〜
ＳＷＤn 又前記容量増加配線ＬＡによって、前記サンプ
ルホールド回路部分相互間でのホールド電圧のばらつき
を解消する、ホールド電圧の平均化がなされるようにも
なっている。

【００８５】なお、前記ホールドコンデンサＣＨ１〜Ｃ
Ｈn それぞれの容量は１５０フェムトファラドとなって
いる。又、前記容量増加コンデンサＣＤの容量は、前記
サンプルホールド回路部分の個数に依存して定められて
いる。例えば、該サンプルホールド回路部分を合計（２
⁴−１＝１５）個備えるようにし、４ビットのＡ／Ｄ変
換を行うようにした場合、前記容量増加コンデンサＣＤ
の容量は、例えば７５００フェムトファラドとされる。

【００８６】

【発明の効果】以上説明した通り、本発明によれば、サ
ンプル速度や次段の例えばＡ／Ｄ変換器の変換速度の低
下を抑えながら、クロックフィードスルーによるホール
ド電圧ＶＨの変動を低減し、これによって、入力される
アナログ入力電圧Ａinに対する前記ホールド電圧ＶＨの
精度を向上することができるという、従来困難とされて
いた、速度向上と精度向上との両立をより図ることがで
きるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明が適用されたサンプルホールド回路の第
１実施例の回路図

【図２】本発明が適用されたサンプルホールド回路の第
２実施例の回路図

【図３】前記第２実施例に用いられるホールドスイッチ
及び容量増加スイッチを示す回路図

【図４】本発明が適用されたチョッパ型コンパレータの
第３実施例の回路図

【図５】前記第３実施例の動作を示す第１例のタイムチ
ャート

【図６】前記第３実施例の動作を示す第２例のタイムチ
ャート

【図７】本発明が適用されたチョッパ型コンパレータの
第４実施例の回路図

【図８】従来から用いられているチョッパ型コンパレー
タの回路図

【図９】従来から用いられているサンプルホールド回路
の回路図

【図１０】前記チョッパ型コンパレータや前記サンプル
ホールド回路等に用いられるアナログスイッチの回路図

【図１１】前記アナログスイッチに用いられるＮチャネ
ルＭＯＳトランジスタの断面図

【図１２】前記サンプルホールド回路におけるクロック
フィードスルーを示すタイムチャート

【図１３】従来のクロックフィードスルーの影響を低減
した第１例のサンプルホールド回路の回路図

【図１４】従来のクロックフィードスルーの影響を低減
した第２例のサンプルホールド回路の回路図

【符号の説明】

３…ゲート電極Ａin…アナログ入力電圧Ｖout …出力電圧ＳＷＨ、ＳＷＨa 、ＳＷＨa １〜ＳＷＨan、ＳＷＨb 、ＳＷＨb １〜ＳＷＨbn…ホールドスイッチＳＷＲ、ＳＷＲ１〜ＳＷＲn …比較スイッチＳＷＤ、ＳＷＤ１〜ＳＷＤn …容量増加スイッチＣＨ、ＣＨ１〜ＣＨn …ホールドコンテンサＣＤ…容量増加コンデンサＶＲ、ＶＲ１〜ＶＲn …比較参照電圧ＳＨ、ＳＨバー、ＳＲ、ＳＲバー、ＳＤ、ＳＤバー…各
スイッチを制御する信号Ｉ、Ｉ１〜Ｉn 、ＣＰan、ＣＰbn…インバータＳ…ソース端子Ｄ…ドレイン端子Ｇ…ゲート端子Ｃs …寄生容量

Claims

【特許請求の範囲】

【請求項１】ホールドスイッチＳＷＨをオンとすること
で、アナログ入力電圧ＡinをホールドコンデンサＣＨの
ホールド端に印加し、前記アナログ入力電圧Ａinに従っ
た電荷量ＱＨを前記ホールドコンデンサＣＨに蓄えるこ
とで、前記ホールドスイッチＳＷＨのオフの直前の前記
アナログ入力電圧Ａinに従ったホールド電圧ＶＨを保持
するようにしたサンプルホールド回路において、容量増加コンデンサＣＤと、前記ホールドスイッチが少なくともオンからオフとなる
直前のタイミングではオンとなっており、且つ、前記ホ
ールド電圧ＶＨの少なくとも参照時にはオフとなる容量
増加スイッチＳＷＤとを備え、前記容量増加コンデンサＣＤのホールド端が、前記容量
増加スイッチＳＷＤを経て前記ホールドコンデンサＣＨ
の前記ホールド端に接続されており、前記容量増加スイ
ッチＳＷＤのオン時には、前記ホールドコンデンサＣＨ
に対して前記容量増加コンデンサＣＤが並列接続される
ことを特徴とするサンプルホールド回路。
【請求項２】請求項１において、前記ホールドスイッチＳＷＨに対応するホールドスイッ
チＳＷＨn 及び前記ホールドコンデンサＣＨに対応する
ホールドコンデンサＣＨn に加え、前記容量増加スイッ
チＳＷＤに対応する容量増加部分スイッチＳＷＤn それ
ぞれを有する、複数のサンプルホールド回路部分と、容量増加配線ＬＡとを備え、前記容量増加部分スイッチＳＷＤn の一方の端子が、該
容量増加部分スイッチＳＷＤn それぞれに対応する前記
ホールドコンデンサＣＨの前記ホールド端に接続され、
該容量増加部分スイッチＳＷＤn の他方の端子が、前記
容量増加配線ＬＡにて相互に接続されており、前記容量増加コンデンサＣＤの前記ホールド端が前記容
量増加配線ＬＡに接続されていることを特徴とするサン
プルホールド回路。
【請求項３】請求項２において、更に、前記容量増加スイッチＳＷＤに対応する容量増加
全体スイッチＳＷＤＡを備え、該容量増加全体スイッチＳＷＤＡの一方の端子が前記容
量増加配線ＬＡに接続されていると共に、該容量増加全
体スイッチＳＷＤＡの他方の端子から前記アナログ入力
電圧Ａinが入力されるようになっていることを特徴とす
るサンプルホールド回路。