JPH0787039B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0787039B2 JPH0787039B2 JP33471287A JP33471287A JPH0787039B2 JP H0787039 B2 JPH0787039 B2 JP H0787039B2 JP 33471287 A JP33471287 A JP 33471287A JP 33471287 A JP33471287 A JP 33471287A JP H0787039 B2 JPH0787039 B2 JP H0787039B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、書き込みマージンが得られると共に高速な書
き込みが可能な不揮発性半導体記憶装置に関する。
き込みが可能な不揮発性半導体記憶装置に関する。
［従来技術と問題点］ 消去可能なPROM（以下EPROMと称する）電気的に消去可
能なPROM（以下E2PROMと称する）に於けるデータの書き
込み状態は選択されたメモリセルの制御ゲート電極とド
レイン電極に高電圧を印加し、それによって発生したホ
ットエレクトロンが浮遊ゲートに注入され、浮遊ゲート
電極が負に帯電することにより、メモリセルの閾値電圧
VTHが高くなった状態である。メモリセルに書き込まれ
ている情報の読み出しは差動増幅回路（センスアンプ）
において基準電位VREFとデータ線電位とが比較され“0"
または“1"を決定されることにより行われる。電流駆動
型のセンスアンプを用いた場合、読み出したいメモリセ
ルに流れる電流が多いか少いかでセンスアンプに入力す
る電位が変化し、セル情報が判断される。即ち、浮遊ゲ
ート電極に電子が注入されている（書き込まれている）
とメモリセルの閾値電圧VTHが上昇し、セル電流が少な
くセンスアンプ入力する電位が高くなりセル情報が“0"
であることを判断し、逆に浮遊ゲート電極から電子が放
出された消去状態ではメモリセルの閾値電圧VTHが減少
し、セル電流が多く流れセンスアンプに入力する電位が
低くなり、セル情報が“1"であることを判断する。基準
電位VREFは“0"の入力電位と“1"の入力電位の中間に設
定されている。
能なPROM（以下E2PROMと称する）に於けるデータの書き
込み状態は選択されたメモリセルの制御ゲート電極とド
レイン電極に高電圧を印加し、それによって発生したホ
ットエレクトロンが浮遊ゲートに注入され、浮遊ゲート
電極が負に帯電することにより、メモリセルの閾値電圧
VTHが高くなった状態である。メモリセルに書き込まれ
ている情報の読み出しは差動増幅回路（センスアンプ）
において基準電位VREFとデータ線電位とが比較され“0"
または“1"を決定されることにより行われる。電流駆動
型のセンスアンプを用いた場合、読み出したいメモリセ
ルに流れる電流が多いか少いかでセンスアンプに入力す
る電位が変化し、セル情報が判断される。即ち、浮遊ゲ
ート電極に電子が注入されている（書き込まれている）
とメモリセルの閾値電圧VTHが上昇し、セル電流が少な
くセンスアンプ入力する電位が高くなりセル情報が“0"
であることを判断し、逆に浮遊ゲート電極から電子が放
出された消去状態ではメモリセルの閾値電圧VTHが減少
し、セル電流が多く流れセンスアンプに入力する電位が
低くなり、セル情報が“1"であることを判断する。基準
電位VREFは“0"の入力電位と“1"の入力電位の中間に設
定されている。
上記の如き構成のEPROM,E2PROMでの書き込みは制御ゲー
ト電極とドレイン電極に数msecのパルスを加えるごとに
正しく書き込まれているか、センスアンプに入力する電
位が基準電位より高くなっているかを実際にセンスアン
プを動作させて確認（プログラムベリファイ）を行なっ
てる。しかしメモリセル閾値電圧VTHの上昇（書き込み
量）によるセンスアンプに入力する電位が基準電位VREF
に対してほんの少ししか高くない状態で“0"と確認され
たメモリセルは、読み出し時にプログラムベリファイ時
と同一のセンスアンプで同一の基準電閾VREFと比較する
ため、動作時の電源電圧ノイズや浮遊ゲート電極からの
少量の電子の放出（抜け）などにより誤動作することが
ある。このため、書き込み量にマージンを持たせるため
に、プログラムベリファイ（プログラムモード）時は、
読み出し（リードモード）時よりも電源電圧VCCを高く
し、さらにプログラムベリファイで書き込んだメモリセ
ルが正しいと確認されてから追加書き込みを行なってい
る。
ト電極とドレイン電極に数msecのパルスを加えるごとに
正しく書き込まれているか、センスアンプに入力する電
位が基準電位より高くなっているかを実際にセンスアン
プを動作させて確認（プログラムベリファイ）を行なっ
てる。しかしメモリセル閾値電圧VTHの上昇（書き込み
量）によるセンスアンプに入力する電位が基準電位VREF
に対してほんの少ししか高くない状態で“0"と確認され
たメモリセルは、読み出し時にプログラムベリファイ時
と同一のセンスアンプで同一の基準電閾VREFと比較する
ため、動作時の電源電圧ノイズや浮遊ゲート電極からの
少量の電子の放出（抜け）などにより誤動作することが
ある。このため、書き込み量にマージンを持たせるため
に、プログラムベリファイ（プログラムモード）時は、
読み出し（リードモード）時よりも電源電圧VCCを高く
し、さらにプログラムベリファイで書き込んだメモリセ
ルが正しいと確認されてから追加書き込みを行なってい
る。
上記の如く動作するメモリーでは書き込みに長時間を必
要とされる上に、書き込みモード時と読み出しモード時
における電源電圧VCCが異なるため、メモリーICをボー
ド，基板等に実装した状態での書き込みに対応しずら
く、ボードからの脱着などの問題が生じる。
要とされる上に、書き込みモード時と読み出しモード時
における電源電圧VCCが異なるため、メモリーICをボー
ド，基板等に実装した状態での書き込みに対応しずら
く、ボードからの脱着などの問題が生じる。
［発明の目的］ 本発明は、プログラムベリファイ（プログラムモード）
時と読み出し（リードモード）時において、浮遊ゲート
電極との容量結合をもつゲート電極に夫々異なる電圧を
印加することにより、見かけ上のメモリセルの閾値電圧
VTHを変化させ、それぞれのモードにおける電源電圧を
一定にし、かつ高速で十分な書き込み量が得られる書き
込み動作が可能な不揮発性半導体記憶装置を提供するこ
とを目的とする。
時と読み出し（リードモード）時において、浮遊ゲート
電極との容量結合をもつゲート電極に夫々異なる電圧を
印加することにより、見かけ上のメモリセルの閾値電圧
VTHを変化させ、それぞれのモードにおける電源電圧を
一定にし、かつ高速で十分な書き込み量が得られる書き
込み動作が可能な不揮発性半導体記憶装置を提供するこ
とを目的とする。
［発明の概要］ 本発明はメモリセルの浮遊ゲート電極との容量結合をも
つゲート電極を設けて、プログラムベリファイ（プログ
ラムモード）時と読み出し（リードモード）時にこのゲ
ート電極に夫々異なる電圧を印加し、見かけ上のメモリ
セルの閾値電圧VTHを変化させて書き込みマージンを得
るものである。
つゲート電極を設けて、プログラムベリファイ（プログ
ラムモード）時と読み出し（リードモード）時にこのゲ
ート電極に夫々異なる電圧を印加し、見かけ上のメモリ
セルの閾値電圧VTHを変化させて書き込みマージンを得
るものである。
第１図（ａ）にメモリセルからセンスアンプへ入力する
電位と基準電位VREFの電源電圧VCC依存性を示した。
尚、図中VS0は書き込んだメモリセルの電位、VSIは消去
状態のメモリセルの電位、VREFは基準電位である。第１
図VSOが曲がっている点VWが書き込んだメモリセルの閾
値電圧VTHである。VSOとVREFの交差する点VMが書き込ま
れたメモリセルが正しく“0"と読まれる電源電圧VCCの
上限VCCmaxであり、それ以上の電源電圧VCCでは誤動作
することを表わしている。従来のメモリセルではこのVW
に当るメモリセルの閾値VTHが十分高くなるようにプロ
グラム時の電源電圧VCCを上げ、１度正しく読み出せる
と確認（ベリファイ）したメモリセルも追加書き込みし
てメモリセルの閾値電圧VTHをさらに上昇させていた。
電位と基準電位VREFの電源電圧VCC依存性を示した。
尚、図中VS0は書き込んだメモリセルの電位、VSIは消去
状態のメモリセルの電位、VREFは基準電位である。第１
図VSOが曲がっている点VWが書き込んだメモリセルの閾
値電圧VTHである。VSOとVREFの交差する点VMが書き込ま
れたメモリセルが正しく“0"と読まれる電源電圧VCCの
上限VCCmaxであり、それ以上の電源電圧VCCでは誤動作
することを表わしている。従来のメモリセルではこのVW
に当るメモリセルの閾値VTHが十分高くなるようにプロ
グラム時の電源電圧VCCを上げ、１度正しく読み出せる
と確認（ベリファイ）したメモリセルも追加書き込みし
てメモリセルの閾値電圧VTHをさらに上昇させていた。
第１図（ｂ）は本発明でのメモリセルからセンスアンプ
に入力する電位と基準電位VREFの電源電圧VCC依存性を
示したものである。本発明では、例えばプログラムベリ
ファイ時には浮遊ゲート電極との容量結合をもつゲート
電極に電源電圧VCCを印加し、読み出し時には浮遊ゲー
ト電極との容量結合をもつゲート電極を接地電位GNDに
保持することにより電圧を印加しない状態で従来と同じ
タイミングで動作を行なう。このような状態の動作によ
り書き込んだメモリセルのプログラムベリファイ時と読
み出し時のメモリセルからセンスアンプに入力する電位
を比較する。プログラムベリファイ時は浮遊ゲート電極
との容量結合をもつゲート電極に電源電圧を印加するこ
とにより、浮遊ゲート電極自身の電位が容量結合で持ち
上げられ、制御ゲート電極電位から見たメモリセルの閾
値電圧VTH（見かけ上のメモリセルの閾値電圧VTH）は低
くなる。その結果、セル電流が増加し、センスアンプに
入力する電位は、浮遊ゲート電極との容量結合をもつゲ
ート電極が存在しないかまたは浮遊ゲート電極との容量
結合をもつゲート電極に電圧を印加しないような従来の
メモリセルの閾値電圧VTHで決まる電位に比べて低くな
る。
に入力する電位と基準電位VREFの電源電圧VCC依存性を
示したものである。本発明では、例えばプログラムベリ
ファイ時には浮遊ゲート電極との容量結合をもつゲート
電極に電源電圧VCCを印加し、読み出し時には浮遊ゲー
ト電極との容量結合をもつゲート電極を接地電位GNDに
保持することにより電圧を印加しない状態で従来と同じ
タイミングで動作を行なう。このような状態の動作によ
り書き込んだメモリセルのプログラムベリファイ時と読
み出し時のメモリセルからセンスアンプに入力する電位
を比較する。プログラムベリファイ時は浮遊ゲート電極
との容量結合をもつゲート電極に電源電圧を印加するこ
とにより、浮遊ゲート電極自身の電位が容量結合で持ち
上げられ、制御ゲート電極電位から見たメモリセルの閾
値電圧VTH（見かけ上のメモリセルの閾値電圧VTH）は低
くなる。その結果、セル電流が増加し、センスアンプに
入力する電位は、浮遊ゲート電極との容量結合をもつゲ
ート電極が存在しないかまたは浮遊ゲート電極との容量
結合をもつゲート電極に電圧を印加しないような従来の
メモリセルの閾値電圧VTHで決まる電位に比べて低くな
る。
また、読み出し時は浮遊ゲート電極との容量結合をもつ
ゲート電極に電圧を印加しないと（例えば接地電位GN
D）、浮遊ゲート電極の電位は浮遊ゲート電極との容量
結合をもつゲート電極とのカップリングの影響による電
圧上昇はなく逆に接地電位GNDに引っぱられるので、さ
らに上昇しにくくなる。その結果、読み出し時の制御ゲ
ート電極電位から見たメモリセルの閾値電圧VTHは高く
なりセル電流も減少してセンスアンプに入力する電位が
高くなる。
ゲート電極に電圧を印加しないと（例えば接地電位GN
D）、浮遊ゲート電極の電位は浮遊ゲート電極との容量
結合をもつゲート電極とのカップリングの影響による電
圧上昇はなく逆に接地電位GNDに引っぱられるので、さ
らに上昇しにくくなる。その結果、読み出し時の制御ゲ
ート電極電位から見たメモリセルの閾値電圧VTHは高く
なりセル電流も減少してセンスアンプに入力する電位が
高くなる。
第１図（ｂ）においてVVは浮遊ゲート電極との容量結合
をもつゲート電極に電圧を印加するプログラムベリファ
イ時における書き込んだメモリセルからセンスアンプに
入力する電位、VRは浮遊ゲートとの容量結合をもつゲー
ト電極に電圧を印加しない読み出し時の書き込んだメモ
リセルからセンスアンプに入力する電位であり、図に示
すように、プログラムベリファイ時にセンスアンプへの
入力電位VVが基準電位VREFよりほんの少し高いだけで正
しく書き込まれたと判断されたメモリセルであっても、
読み出し時のセンスアンプに入力する電位は浮遊ゲート
電極との容量結合をもつゲート電極に印加する電圧が下
がるためにVRとなる。この結果、プログラムベリファイ
時に正しく書き込まれたと判断されたメモリセルは読み
出し時基準電位VREFとの間に（VR−VV）の電位差が加わ
るため、読み出しのマージンが十分に得られる。更に、
VCCmaxにおいてもVVmaxからVRmaxに上昇する。
をもつゲート電極に電圧を印加するプログラムベリファ
イ時における書き込んだメモリセルからセンスアンプに
入力する電位、VRは浮遊ゲートとの容量結合をもつゲー
ト電極に電圧を印加しない読み出し時の書き込んだメモ
リセルからセンスアンプに入力する電位であり、図に示
すように、プログラムベリファイ時にセンスアンプへの
入力電位VVが基準電位VREFよりほんの少し高いだけで正
しく書き込まれたと判断されたメモリセルであっても、
読み出し時のセンスアンプに入力する電位は浮遊ゲート
電極との容量結合をもつゲート電極に印加する電圧が下
がるためにVRとなる。この結果、プログラムベリファイ
時に正しく書き込まれたと判断されたメモリセルは読み
出し時基準電位VREFとの間に（VR−VV）の電位差が加わ
るため、読み出しのマージンが十分に得られる。更に、
VCCmaxにおいてもVVmaxからVRmaxに上昇する。
以上の如く、本発明は書き込み時と読み出し時の電源電
圧VCCを同一にし、かつ追加書き込みを行なわなくとも
十分な書き込み量が得られ、電源電圧VCCのノイズや浮
遊ゲート電極中の少量の電子の放出（抜け）等に対して
極めて強い書き込みを行なうことができる。
圧VCCを同一にし、かつ追加書き込みを行なわなくとも
十分な書き込み量が得られ、電源電圧VCCのノイズや浮
遊ゲート電極中の少量の電子の放出（抜け）等に対して
極めて強い書き込みを行なうことができる。
［発明の実施例］ 第２図は、本発明の一実施例の概略図を示すものであ
る。図においてCAはメモリセルであり、メモリセルCAの
ドレインはデータラインCL1,CL2…CLnに、ゲートはワー
ドラインWL1,WL2,…WLmに接続されている。データライ
ンCL1,CL2…CLnはカラムデコーダCDで選択されるデータ
ラインバイアス回路DBCに接続され、ワードラインWL1,W
L2,…WLmは、ローデコーダRDによって選択されるワード
ラインバイアス回路WBCに接続されている。更に、デー
タラインバイアス回路DBCとワードラインバイアス回路W
BCは、書き込み時に“H"になる信号φＷと読み出し時
“H"になる信号φＯにより制御される書き込み電圧発生
回路WVCとに接続され、またメモリセルの浮遊ゲートと
の容量結合をもつゲートは、トランジスタTAのソースに
接続され、トランジスタTAのドレインは電源VCCにトラ
ンジスタTAのゲートは信号φＷに接続されている。
る。図においてCAはメモリセルであり、メモリセルCAの
ドレインはデータラインCL1,CL2…CLnに、ゲートはワー
ドラインWL1,WL2,…WLmに接続されている。データライ
ンCL1,CL2…CLnはカラムデコーダCDで選択されるデータ
ラインバイアス回路DBCに接続され、ワードラインWL1,W
L2,…WLmは、ローデコーダRDによって選択されるワード
ラインバイアス回路WBCに接続されている。更に、デー
タラインバイアス回路DBCとワードラインバイアス回路W
BCは、書き込み時に“H"になる信号φＷと読み出し時
“H"になる信号φＯにより制御される書き込み電圧発生
回路WVCとに接続され、またメモリセルの浮遊ゲートと
の容量結合をもつゲートは、トランジスタTAのソースに
接続され、トランジスタTAのドレインは電源VCCにトラ
ンジスタTAのゲートは信号φＷに接続されている。
上記の如く構成される本発明による不揮発性半導体記憶
装置の動作は次の如く行われる。書き込み（プログラ
ム）モードにおいてはφＯ＝“L"、φＷ＝“H"のときメ
モリセルのドレイン電圧VD＝10V、制御ゲート電極電圧V
CG＝20Vとなり、浮遊ゲート電極との容量結合をもつゲ
ート電極には電圧VG＝5Vが印加され、浮遊ゲート電極へ
のホットエレクトロンの注入が行なわれる。プログラム
ベリファイ（書き込みセル確認）においてはφＯ＝
“H"、φＷ＝“H"のときメモリセルのドレイン電圧VD＝
1V、制御ゲート電極電圧VCG＝5V、となり浮遊ゲート電
極との容量結合をもつ電極にはVG＝5Vが印加され、通常
の読み出し（Read）モードにおいてはφＯ＝“H"、φＷ
＝“L"のときメモリセルのドレイン電圧VD＝1V、制御ゲ
ート電極電圧VCG＝5Vとなり浮遊ゲート電極との容量結
合を持つゲート電極にはVG＝0Vが印加されて動作する。
装置の動作は次の如く行われる。書き込み（プログラ
ム）モードにおいてはφＯ＝“L"、φＷ＝“H"のときメ
モリセルのドレイン電圧VD＝10V、制御ゲート電極電圧V
CG＝20Vとなり、浮遊ゲート電極との容量結合をもつゲ
ート電極には電圧VG＝5Vが印加され、浮遊ゲート電極へ
のホットエレクトロンの注入が行なわれる。プログラム
ベリファイ（書き込みセル確認）においてはφＯ＝
“H"、φＷ＝“H"のときメモリセルのドレイン電圧VD＝
1V、制御ゲート電極電圧VCG＝5V、となり浮遊ゲート電
極との容量結合をもつ電極にはVG＝5Vが印加され、通常
の読み出し（Read）モードにおいてはφＯ＝“H"、φＷ
＝“L"のときメモリセルのドレイン電圧VD＝1V、制御ゲ
ート電極電圧VCG＝5Vとなり浮遊ゲート電極との容量結
合を持つゲート電極にはVG＝0Vが印加されて動作する。
第３図は信号φO,φＷ、電圧VGのタイミング図を示すも
のである。プログラムベリファイ時は浮遊ゲート電極と
の容量結合をもつゲート電極に電源電圧VCCを与え、読
み出し時は浮遊ゲート電極との容量結合をもつゲート電
極に接地電位GNDを接続することにより浮遊ゲート電極
の電位を調節して書き込みマージンを向上させている。
のである。プログラムベリファイ時は浮遊ゲート電極と
の容量結合をもつゲート電極に電源電圧VCCを与え、読
み出し時は浮遊ゲート電極との容量結合をもつゲート電
極に接地電位GNDを接続することにより浮遊ゲート電極
の電位を調節して書き込みマージンを向上させている。
第４図（ａ），（ｂ）は、この発明による不揮発性半導
体記憶装置について第１図（ｂ）から第３図までに示し
た実施例に使用するメモリセルのパターン図と、メモリ
セル構造の容量結合の等価回路を示したものである。
体記憶装置について第１図（ｂ）から第３図までに示し
た実施例に使用するメモリセルのパターン図と、メモリ
セル構造の容量結合の等価回路を示したものである。
第４図（ａ）に示したメモリセルの構造は、多結晶シリ
コン層を多層構造としたもので、第１層目の多結晶シリ
コン層が浮遊ゲート電極、第２層目の多結晶シリコン層
が浮遊ゲート電極との容量結合を持つゲート電極、第３
層目の多結晶シリコン層が制御ゲート電極となってい
る。
コン層を多層構造としたもので、第１層目の多結晶シリ
コン層が浮遊ゲート電極、第２層目の多結晶シリコン層
が浮遊ゲート電極との容量結合を持つゲート電極、第３
層目の多結晶シリコン層が制御ゲート電極となってい
る。
この場合、上記メモリセルを構成する各部分間のセル容
量比は次の通りである。浮遊ゲート電極と制御ゲート電
極とのセル容量比kFC＝0.5、浮遊ゲート電極と浮遊ゲー
ト電極との容量結合をもつゲート電極との容量比kFG＝
0.2、浮遊ゲート電極と基板等の浮遊ゲート電極との容
量結合をもつゲート電極、制御ゲート電極以外の部分と
の容量比kFS＝0.3である。電源電圧VCC＝5Vとすると浮
遊ゲート電極と容量結合をもつゲート電極に電源電圧V
CC＝5Vを印加するときの浮遊ゲート電極の電位は、浮遊
ゲート電極と容量結合をもつゲート電極を接地電位GND
に接続したときの浮遊ゲート電極の電位に比べて（１）
式から明らかなように約1v上昇する。
量比は次の通りである。浮遊ゲート電極と制御ゲート電
極とのセル容量比kFC＝0.5、浮遊ゲート電極と浮遊ゲー
ト電極との容量結合をもつゲート電極との容量比kFG＝
0.2、浮遊ゲート電極と基板等の浮遊ゲート電極との容
量結合をもつゲート電極、制御ゲート電極以外の部分と
の容量比kFS＝0.3である。電源電圧VCC＝5Vとすると浮
遊ゲート電極と容量結合をもつゲート電極に電源電圧V
CC＝5Vを印加するときの浮遊ゲート電極の電位は、浮遊
ゲート電極と容量結合をもつゲート電極を接地電位GND
に接続したときの浮遊ゲート電極の電位に比べて（１）
式から明らかなように約1v上昇する。
ΔVFG＝（kFC＋kFG）×VCC−kFC×VCC ＝kFE×VCC＝0.2×５＝1.0 …（１） 浮遊ゲート電極の電位差を利用して書き込んだメモリセ
ルのプログラムベリファイ時と読み出し時のメモリセル
の閾値電圧VTHを変化させてセンスアンプに入力する電
位を変えている。実際のメモリセルではVCC＝5VでVV＝
1.8V、VR＝2.95でセンスアンプに入力する電位は約1V上
昇し、VCCmaxはVVmax＝6.4V、VRmax＝7.6Vと1.2Vも上昇
し書き込みマージンの向上が図られている。
ルのプログラムベリファイ時と読み出し時のメモリセル
の閾値電圧VTHを変化させてセンスアンプに入力する電
位を変えている。実際のメモリセルではVCC＝5VでVV＝
1.8V、VR＝2.95でセンスアンプに入力する電位は約1V上
昇し、VCCmaxはVVmax＝6.4V、VRmax＝7.6Vと1.2Vも上昇
し書き込みマージンの向上が図られている。
第５図はこの発明の第２の実施例の概念図を示し第６図
はそのタイミング図を示した。この実施例は浮遊ゲート
電極との容量結合をもつゲート電極を電気的消去を行な
う消去ゲート電極と共通に用いている。φO,φＷは第１
の実施例の場合と同じ信号でありφＥは消去時“H"にな
る信号でありVEGは書き込みマージン向上を図ると共
に、電気的消去をするゲート電位であり、プログラム時
と消去時にそれぞれ任意の値に設定する。
はそのタイミング図を示した。この実施例は浮遊ゲート
電極との容量結合をもつゲート電極を電気的消去を行な
う消去ゲート電極と共通に用いている。φO,φＷは第１
の実施例の場合と同じ信号でありφＥは消去時“H"にな
る信号でありVEGは書き込みマージン向上を図ると共
に、電気的消去をするゲート電位であり、プログラム時
と消去時にそれぞれ任意の値に設定する。
［発明の効果］ この発明による不揮発性半導体記憶装置は従来のEPROM,
E2PROMのように書き込み時の電源電圧を読み出し時の電
源電圧より高くする必要がなく同一電源電圧で書き込み
マージンが十分に得られ、電源ノイズ等による誤動作が
減少するためボード上での書き込み、読み出しを容易に
行うことが可能で、また、追加書き込みをしなくても十
分な書き込み量が得られることによりプログラム時間が
短縮でき、より高速な書き込みモードが可能である。
E2PROMのように書き込み時の電源電圧を読み出し時の電
源電圧より高くする必要がなく同一電源電圧で書き込み
マージンが十分に得られ、電源ノイズ等による誤動作が
減少するためボード上での書き込み、読み出しを容易に
行うことが可能で、また、追加書き込みをしなくても十
分な書き込み量が得られることによりプログラム時間が
短縮でき、より高速な書き込みモードが可能である。
さらに、この発明による不揮発性半導体記憶装置はプロ
グラムベリファイ時に、浮遊ゲート電極との容量結合を
もつゲート電極に印加する電圧を変えることによってメ
モリセルへの書き込み量の調節ができ、書き込み過ぎ
（浮遊ゲート電極に過多の電子を注入すること）を防止
でき、E2PROMでは電気的消去が容易になり大きなストレ
スをかけずに書き込み／消去サイクルが行えるため信頼
性向上，長寿命化を図ることができる。
グラムベリファイ時に、浮遊ゲート電極との容量結合を
もつゲート電極に印加する電圧を変えることによってメ
モリセルへの書き込み量の調節ができ、書き込み過ぎ
（浮遊ゲート電極に過多の電子を注入すること）を防止
でき、E2PROMでは電気的消去が容易になり大きなストレ
スをかけずに書き込み／消去サイクルが行えるため信頼
性向上，長寿命化を図ることができる。
また、この発明による不揮発性半導体記憶装置は浮遊ゲ
ートと容量結合をもったゲートに印加する電圧によって
書き込み量が調節できることから、抵抗分割をつかった
回路的に容易な固定基準電位発生回路等でもマージンの
ある書き込みができチップの微細化も可能である。
ートと容量結合をもったゲートに印加する電圧によって
書き込み量が調節できることから、抵抗分割をつかった
回路的に容易な固定基準電位発生回路等でもマージンの
ある書き込みができチップの微細化も可能である。
第１図（ａ）は従来のメモリセルからセンスアンプへ入
力する電位と基準電位VREFとの電源電圧VCCに対する依
存性を示す関係図、 第１図（ｂ）は、この発明による不揮発性半導体記憶装
置のメモリセルからセンスアンプへ入力する電位と基準
電位VREFとの電源電圧VCCに対する依存性を示す関係
図、 第２図は、この発明による不揮発性半導体記憶装置の概
略図、 第３図は、第２図に示したこの発明による不揮発性半導
体記憶装置のタイミングチャート、 第４図（ａ）は、この発明による不揮発性半導体記憶装
置のメモリセルのパターン図、 第４図（ｂ）は、この発明による不揮発性半導体記憶装
置のメモリセル構造の容量結合の等価回路、 第５図は、この発明による不揮発性半導体記憶装置の第
２の実施例の概略図、 第６図は第５図に示したこの不揮発性半導体記憶装置の
第２の実施例のタイミングチャートである。 CA……メモリセル、WL1〜WLm……ワードライン、CL1〜C
Ln……データライン、φＷ……書き込み時“H"になる信
号、φＥ……消去時“H"になる信号、φＯ……データ出
力時“H"になる信号、PL……浮遊ゲート電極との容量結
合をもつゲート電極を接続するライン、TA……φＷで駆
動する電源電圧を供給するトランジスタ、kFC……浮遊
ゲートと制御ゲート電極とのセル容量比、kFG……浮遊
ゲート電極と書き込み向上用のゲート電極間のセル容量
比、kFS……浮遊ゲート電極と基板等とのセル容量比。
力する電位と基準電位VREFとの電源電圧VCCに対する依
存性を示す関係図、 第１図（ｂ）は、この発明による不揮発性半導体記憶装
置のメモリセルからセンスアンプへ入力する電位と基準
電位VREFとの電源電圧VCCに対する依存性を示す関係
図、 第２図は、この発明による不揮発性半導体記憶装置の概
略図、 第３図は、第２図に示したこの発明による不揮発性半導
体記憶装置のタイミングチャート、 第４図（ａ）は、この発明による不揮発性半導体記憶装
置のメモリセルのパターン図、 第４図（ｂ）は、この発明による不揮発性半導体記憶装
置のメモリセル構造の容量結合の等価回路、 第５図は、この発明による不揮発性半導体記憶装置の第
２の実施例の概略図、 第６図は第５図に示したこの不揮発性半導体記憶装置の
第２の実施例のタイミングチャートである。 CA……メモリセル、WL1〜WLm……ワードライン、CL1〜C
Ln……データライン、φＷ……書き込み時“H"になる信
号、φＥ……消去時“H"になる信号、φＯ……データ出
力時“H"になる信号、PL……浮遊ゲート電極との容量結
合をもつゲート電極を接続するライン、TA……φＷで駆
動する電源電圧を供給するトランジスタ、kFC……浮遊
ゲートと制御ゲート電極とのセル容量比、kFG……浮遊
ゲート電極と書き込み向上用のゲート電極間のセル容量
比、kFS……浮遊ゲート電極と基板等とのセル容量比。
Claims (1)
- 【請求項１】ソース領域とドレイン領域とコントロール
ゲート電極とフローティングゲート電極と上記フローテ
ィングゲート電極との容量結合を有するゲート電極とこ
のゲート電極に電圧を印加するバイアス回路とから成り
情報の書き込み、読み出し動作を行う不揮発性半導体記
憶装置に於いて、上記フローティングゲート電極との容
量結合を有するゲート電極に電圧を印加するバイアス回
路を有し、プログラムベリファイ時と情報の読み出し時
とで上記バイアス回路から上記ゲート電極に印加する電
圧を変化させ、上記コントロールゲート電極にはプログ
ラムベリファイ時と情報の読み出し時とで同一レベルの
電圧を印加することを特徴とする不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33471287A JPH0787039B2 (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33471287A JPH0787039B2 (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173494A JPH01173494A (ja) | 1989-07-10 |
| JPH0787039B2 true JPH0787039B2 (ja) | 1995-09-20 |
Family
ID=18280372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33471287A Expired - Fee Related JPH0787039B2 (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787039B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2732471B2 (ja) * | 1991-12-27 | 1998-03-30 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| KR100882206B1 (ko) | 2007-06-19 | 2009-02-06 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 동작 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034199B2 (ja) * | 1980-12-20 | 1985-08-07 | 株式会社東芝 | 半導体記憶装置 |
| JPS5958861A (ja) * | 1982-09-28 | 1984-04-04 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1987
- 1987-12-28 JP JP33471287A patent/JPH0787039B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01173494A (ja) | 1989-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |