JPH0787369B2 - Ａｄコンバータシステム - Google Patents
ＡｄコンバータシステムInfo
- Publication number
- JPH0787369B2 JPH0787369B2 JP63322776A JP32277688A JPH0787369B2 JP H0787369 B2 JPH0787369 B2 JP H0787369B2 JP 63322776 A JP63322776 A JP 63322776A JP 32277688 A JP32277688 A JP 32277688A JP H0787369 B2 JPH0787369 B2 JP H0787369B2
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- Japan
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ値をデジタル値に変換するADコン
バータを有するADコンバータシステムに関し、特に低分
解能のADコンバータを利用し、高分解能のADコンバータ
を利用した場合と同等な機能を有するADコンバータシス
テムに関するものである。
バータを有するADコンバータシステムに関し、特に低分
解能のADコンバータを利用し、高分解能のADコンバータ
を利用した場合と同等な機能を有するADコンバータシス
テムに関するものである。
従来、この種のADコンバータシステムは第４図に示すも
のがあった。この第４図は一般的に利用されているADコ
ンバータを使用した従来のADコンバータシステムの回路
構成図を示し、同図において従来のADコンバータシステ
ムは、機械（図示の省略する）等に接続されて回転又は
移動に対応した電圧（又は電流）を出力するポテンショ
メータ（１）と、該ポテンショメータ（１）の出力電圧
（又は電流）を後述するCPU（５）からのサンプリング
パルス（CP1）に基づきサンプリングしてアナログ値と
してコンデンサ（３）に記憶するサンプリングホールド
IC（２）と、該サンプリングホールドIC（２）にサンプ
リングパルス（CP1）を出力すると共に装置全体の演算
処理を実行するCPU（５）及び該CPU（５）の制御の下に
上記サンプリングホールドIC（２）からのアナログ値出
力をデジタル値に変換するADコンバータ（６）を有する
１チップマイクロコンピュータ（４）とを備える構成で
ある。
のがあった。この第４図は一般的に利用されているADコ
ンバータを使用した従来のADコンバータシステムの回路
構成図を示し、同図において従来のADコンバータシステ
ムは、機械（図示の省略する）等に接続されて回転又は
移動に対応した電圧（又は電流）を出力するポテンショ
メータ（１）と、該ポテンショメータ（１）の出力電圧
（又は電流）を後述するCPU（５）からのサンプリング
パルス（CP1）に基づきサンプリングしてアナログ値と
してコンデンサ（３）に記憶するサンプリングホールド
IC（２）と、該サンプリングホールドIC（２）にサンプ
リングパルス（CP1）を出力すると共に装置全体の演算
処理を実行するCPU（５）及び該CPU（５）の制御の下に
上記サンプリングホールドIC（２）からのアナログ値出
力をデジタル値に変換するADコンバータ（６）を有する
１チップマイクロコンピュータ（４）とを備える構成で
ある。
次に上記構成に基づく従来装置の動作について説明す
る。まず、ポテンショメータ（１）の電圧を１チップマ
イクロコンピュータ（４）から出力されたサンプリング
パルス（CP1）により、サンプルホールドIC（２）にア
ナログ値として記憶する。その値を１チップマイクロコ
ンピュータ（４）に内蔵されたADコンバータ（６）によ
りデジタル値に変換し、CPU（５）に取り込みデータ処
理を実行する。
る。まず、ポテンショメータ（１）の電圧を１チップマ
イクロコンピュータ（４）から出力されたサンプリング
パルス（CP1）により、サンプルホールドIC（２）にア
ナログ値として記憶する。その値を１チップマイクロコ
ンピュータ（４）に内蔵されたADコンバータ（６）によ
りデジタル値に変換し、CPU（５）に取り込みデータ処
理を実行する。
従来のADコンバータシステムは以上のように構成されて
いるので、ポテンショメータ（１）の電圧値の分解能は
ADコンバータ（６）の分解精度により決定する。一般に
１チップマイクロコンピュータ（４）に内蔵しているAD
コンバータ（６）は８ビットであり分解精度は1:255程
度である。この分解能を1:4095程度に上げる為には、12
ビットの分解能を有する高価格なADコンバータを１チッ
プマイクロコンピュータ（４）の外に取り付ける必要が
あり、ADコンバータア内蔵の１チップマイクロコンピュ
ータを使用した低価格なシステムにできないという課題
を有していた。
いるので、ポテンショメータ（１）の電圧値の分解能は
ADコンバータ（６）の分解精度により決定する。一般に
１チップマイクロコンピュータ（４）に内蔵しているAD
コンバータ（６）は８ビットであり分解精度は1:255程
度である。この分解能を1:4095程度に上げる為には、12
ビットの分解能を有する高価格なADコンバータを１チッ
プマイクロコンピュータ（４）の外に取り付ける必要が
あり、ADコンバータア内蔵の１チップマイクロコンピュ
ータを使用した低価格なシステムにできないという課題
を有していた。
本発明は上記のような課題を解消する為になされたもの
で、１チップマイクロコンピュータの外部に高精度なAD
コンバータを取り付けず、１チップマイクロコンピュー
タに内蔵している多チャンネルの低分解能のADコンバー
タを利用し、高精度なADコンバータと等価な分解能を得
ることができるADコンバータシステムを得ることを目的
としている。
で、１チップマイクロコンピュータの外部に高精度なAD
コンバータを取り付けず、１チップマイクロコンピュー
タに内蔵している多チャンネルの低分解能のADコンバー
タを利用し、高精度なADコンバータと等価な分解能を得
ることができるADコンバータシステムを得ることを目的
としている。
この発明に係るADコンバータシステムは、アナログ信号
を所定サンプリング周期毎にアナログ値として記憶する
記憶手段と、前回Tn-1時サンプリングにより上記記憶手
段に記憶したアナログ信号と今回Tn時サンプリングして
記憶したアナログ信号との差を求める減算手段と、上記
減算手段の出力を予め定められた利得Ｇで増幅する増幅
手段と、前回Tn-1時サンプリングにより上記記憶手段に
記憶したアナログ信号をデジタル値D0に、上記増幅手段
の出力をデジタル値D1にそれぞれ変換する変換手段と、
上記デジタル値D0、D1及び上記利得ＧからD0×Ｇ＋D1を
計算し、今回Tn時サンプリングのアナログ信号に対応す
るデジタル信号として出力する加算手段とを備えたもの
である。
を所定サンプリング周期毎にアナログ値として記憶する
記憶手段と、前回Tn-1時サンプリングにより上記記憶手
段に記憶したアナログ信号と今回Tn時サンプリングして
記憶したアナログ信号との差を求める減算手段と、上記
減算手段の出力を予め定められた利得Ｇで増幅する増幅
手段と、前回Tn-1時サンプリングにより上記記憶手段に
記憶したアナログ信号をデジタル値D0に、上記増幅手段
の出力をデジタル値D1にそれぞれ変換する変換手段と、
上記デジタル値D0、D1及び上記利得ＧからD0×Ｇ＋D1を
計算し、今回Tn時サンプリングのアナログ信号に対応す
るデジタル信号として出力する加算手段とを備えたもの
である。
〔作用〕 この発明においては、記憶手段がアナログ信号を所定サ
ンプリング周期毎にアナログ値として記憶し、減算手段
が前回Tn-1時サンプリングにより上記記憶手段に記憶し
たアナログ信号と今回Tn時サンプリングして記憶したア
ナログ信号との差を求め、増幅手段が上記減算手段の出
力を予め定められた利得Ｇで増幅し、変換手段が前回T
n-1時サンプリングにより上記記憶手段に記憶したアナ
ログ信号をデジタル値D0に、上記増幅手段の出力をデジ
タル値D1にそれぞれ変換し、加算手段が上記デジタル値
D0、D1及び上記利得ＧからD0×Ｇ＋D1を計算し、今回Tn
時サンプリングのアナログ信号に対応するデジタル信号
として出力する。
ンプリング周期毎にアナログ値として記憶し、減算手段
が前回Tn-1時サンプリングにより上記記憶手段に記憶し
たアナログ信号と今回Tn時サンプリングして記憶したア
ナログ信号との差を求め、増幅手段が上記減算手段の出
力を予め定められた利得Ｇで増幅し、変換手段が前回T
n-1時サンプリングにより上記記憶手段に記憶したアナ
ログ信号をデジタル値D0に、上記増幅手段の出力をデジ
タル値D1にそれぞれ変換し、加算手段が上記デジタル値
D0、D1及び上記利得ＧからD0×Ｇ＋D1を計算し、今回Tn
時サンプリングのアナログ信号に対応するデジタル信号
として出力する。
以下、この発明の一実施例を第１図〜第３図に基づき説
明する。この第１図は本実施例に係るADコンバータシス
テムの構成回路図を示し、同図において本実施例に係る
ADコンバータシステムは、所定のサンプリング時間
（T1,T2,T3…）毎にポンテンショメータ（１）の電圧を
後述するCPU（５）からのサンプリングパルス（CP1）に
基づきサンプリングしてアナログ値をコンデンサ（３）
に記憶するサンプリングホールドIC（２）と、該サンプ
リングホールドIC（２）に並列に接続されポテンショメ
ータ（１）の電圧をサンプリングパルス（CP2）に基づ
きサンプリングしてアナログ値をコンデンサ（3A）に記
憶するサンプリングホールドIC（2A）と、該サンプリン
グホールドIC（2A）の出力Ｂを増幅率１で反転・増幅す
る反転増幅器（Ｄ）と、該反転増幅器（７）の反転出力
−Ｂと上記サンプリングホールドIC（２）の出力Ａとを
加増して増幅率Ｇで増幅する演算増幅器（９）と、該演
算増幅器（９）の出力Ｇ×（Ｂ−Ａ）、上記各サンプリ
ングホールドIC（２），（2A）の各出力（A,B）を各々
入力され、各入力のアナログ値をディジタル値に変換す
るADコンバータ（６）と、該ADコンバータ（６）にて変
換されたデジタル値Dnが入力され、これを累積演算 をTn時サンプリングのアナログ値として求めるCPU
（５）とを備える構成である。
明する。この第１図は本実施例に係るADコンバータシス
テムの構成回路図を示し、同図において本実施例に係る
ADコンバータシステムは、所定のサンプリング時間
（T1,T2,T3…）毎にポンテンショメータ（１）の電圧を
後述するCPU（５）からのサンプリングパルス（CP1）に
基づきサンプリングしてアナログ値をコンデンサ（３）
に記憶するサンプリングホールドIC（２）と、該サンプ
リングホールドIC（２）に並列に接続されポテンショメ
ータ（１）の電圧をサンプリングパルス（CP2）に基づ
きサンプリングしてアナログ値をコンデンサ（3A）に記
憶するサンプリングホールドIC（2A）と、該サンプリン
グホールドIC（2A）の出力Ｂを増幅率１で反転・増幅す
る反転増幅器（Ｄ）と、該反転増幅器（７）の反転出力
−Ｂと上記サンプリングホールドIC（２）の出力Ａとを
加増して増幅率Ｇで増幅する演算増幅器（９）と、該演
算増幅器（９）の出力Ｇ×（Ｂ−Ａ）、上記各サンプリ
ングホールドIC（２），（2A）の各出力（A,B）を各々
入力され、各入力のアナログ値をディジタル値に変換す
るADコンバータ（６）と、該ADコンバータ（６）にて変
換されたデジタル値Dnが入力され、これを累積演算 をTn時サンプリングのアナログ値として求めるCPU
（５）とを備える構成である。
上記CPU（５）及びADコンバータ（６）は１チップマイ
クロコンピュータ（４）を構成するものである。
クロコンピュータ（４）を構成するものである。
次に上記構成に基づく本実施例に係るADコンバータシス
テムの動作について説明する。この実施例では１チップ
マイクロコンピュータ（４）に内蔵されているADコンバ
ータ（６）の分解能を８ビットと仮定し説明する。この
時、アナログ電圧の分解能は1:255となる。Ｖ＋を5V、A
Dコンバータ（６）の入力規準電圧を5Vとすれば、最小
分解電圧は5V/255＝0.0196Vとなる。デジタル値では16
進数00H＝0V、01H＝0.0196V、FFH＝5Vとなる。
テムの動作について説明する。この実施例では１チップ
マイクロコンピュータ（４）に内蔵されているADコンバ
ータ（６）の分解能を８ビットと仮定し説明する。この
時、アナログ電圧の分解能は1:255となる。Ｖ＋を5V、A
Dコンバータ（６）の入力規準電圧を5Vとすれば、最小
分解電圧は5V/255＝0.0196Vとなる。デジタル値では16
進数00H＝0V、01H＝0.0196V、FFH＝5Vとなる。
前述したように、１チップマイクロコンピュータ（４）
からは、ポテンショメータ（１）のアナログ値をサンプ
ルホールドする為のサンプリングパルス（CP1），（CP
2）が出力される。このサンプリングパルス（CP1），
（CP2）のタイミングを第２図にサンプリングパルス波
形図として示す。このサンプリングパルス（CP1），（C
P2）はサンプリング周期Ts毎、交互に出力され、この時
の各々の周期は2Tsとなる。また、ポテンショメータ
（１）の出力電圧は、通常の場合機械軸等に接続され、
回転角等と比較されるものであり、この為に初期の規準
原点位置等が設定出来る。その様子を第３図にポテンシ
ョメータ出力の変化推移グラフを示し、横軸が時間、縦
軸が機械の位置（即ち、回転角を示している。）外部の
リミットスイッチ（15）の立ち上がり時にサンプリング
を開始する。その時のポテンショメータ（１）のアナロ
グ値Voを原点Toと記憶する。そのアナログ値Voをサンプ
ルホールドIC（２）に記憶し、１チップマイクロコンピ
ュータ（４）により８ビット分解能規準デジタル値とし
て記憶する。そして、次のタイミングt1にてTs時間後の
ポテンショメータ（１）の出力電圧V1をサンプリングパ
ルス（CP2）により、サンプルホールドIC（４）に記憶
する。そして演算増幅器（９）によりV1−Vo＝ΔVoをゲ
インＧ倍し、１チップマイクロコンピュータ（４）内蔵
のADコンバータ（６）によりデジタル値に変換する。そ
して、Voのデジタル値をDo、ΔVo×Ｇのデジタル値をD1
とし、１チップマイクロコンピュータ（４）によりDo×
Ｇ＋D1、これを一般化して、D0×Ｇ＋ΣDnをサンプリン
グ周期Ts毎に計算すればアナログ値V1のデジタル値はゲ
インＧ倍精度が上がったことになる。このゲインをＧ＝
16とすればADコンバータ（６）の変換精度は16倍精度が
上がることになり、８ビットのADコンバータ（６）が12
ビット相当になる。前述したデジタル値01H＝アナログ
値0.0196V、FFH＝5Vのシステムでは0.0196V÷16＝0.001
2V（1.2mV）の分解が可能になる。
からは、ポテンショメータ（１）のアナログ値をサンプ
ルホールドする為のサンプリングパルス（CP1），（CP
2）が出力される。このサンプリングパルス（CP1），
（CP2）のタイミングを第２図にサンプリングパルス波
形図として示す。このサンプリングパルス（CP1），（C
P2）はサンプリング周期Ts毎、交互に出力され、この時
の各々の周期は2Tsとなる。また、ポテンショメータ
（１）の出力電圧は、通常の場合機械軸等に接続され、
回転角等と比較されるものであり、この為に初期の規準
原点位置等が設定出来る。その様子を第３図にポテンシ
ョメータ出力の変化推移グラフを示し、横軸が時間、縦
軸が機械の位置（即ち、回転角を示している。）外部の
リミットスイッチ（15）の立ち上がり時にサンプリング
を開始する。その時のポテンショメータ（１）のアナロ
グ値Voを原点Toと記憶する。そのアナログ値Voをサンプ
ルホールドIC（２）に記憶し、１チップマイクロコンピ
ュータ（４）により８ビット分解能規準デジタル値とし
て記憶する。そして、次のタイミングt1にてTs時間後の
ポテンショメータ（１）の出力電圧V1をサンプリングパ
ルス（CP2）により、サンプルホールドIC（４）に記憶
する。そして演算増幅器（９）によりV1−Vo＝ΔVoをゲ
インＧ倍し、１チップマイクロコンピュータ（４）内蔵
のADコンバータ（６）によりデジタル値に変換する。そ
して、Voのデジタル値をDo、ΔVo×Ｇのデジタル値をD1
とし、１チップマイクロコンピュータ（４）によりDo×
Ｇ＋D1、これを一般化して、D0×Ｇ＋ΣDnをサンプリン
グ周期Ts毎に計算すればアナログ値V1のデジタル値はゲ
インＧ倍精度が上がったことになる。このゲインをＧ＝
16とすればADコンバータ（６）の変換精度は16倍精度が
上がることになり、８ビットのADコンバータ（６）が12
ビット相当になる。前述したデジタル値01H＝アナログ
値0.0196V、FFH＝5Vのシステムでは0.0196V÷16＝0.001
2V（1.2mV）の分解が可能になる。
なお、上記実施例の他に機械等に接続されてその回転
角、位置等をアナログ等として出力する検出器をADコン
バータ入力とし、差電圧のデジタル値のΔDnを機械の回
転速度、移動速度とすることもできる。
角、位置等をアナログ等として出力する検出器をADコン
バータ入力とし、差電圧のデジタル値のΔDnを機械の回
転速度、移動速度とすることもできる。
以上のようにこの発明によれば、前回サンプリングの入
力信号を変換したデジタル値及び前回サンプリングの入
力信号と今回サンプリングの入力信号との差信号を増幅
した後に変換したデジタル値の２つのデジタル値に基づ
き、加算手段が今回サンプリングの入力信号のデジタル
値を求めるので、低分解能のADコンバータにより高精度
なAD変換が可能になる効果を有する。
力信号を変換したデジタル値及び前回サンプリングの入
力信号と今回サンプリングの入力信号との差信号を増幅
した後に変換したデジタル値の２つのデジタル値に基づ
き、加算手段が今回サンプリングの入力信号のデジタル
値を求めるので、低分解能のADコンバータにより高精度
なAD変換が可能になる効果を有する。
第１図はこの発明の一実施のADコンバータシステムを示
す回路構成図、第２図はサンプルホールド回路にアナロ
グ値を記憶するサンプリングパルス波形図、第３図はポ
テンショメータ出力の変化推移グラフ、第４図は従来の
ADコンバータシステムを示す回路構成図を示す。 （１）……ポテンショメータ （２）、（2a）……サンプリングホードIC （３）、（3a）……コンデンサ （４）……１チップマイクロコンピュータ （５）……CPU （６）……ADコンバータ （７）……反転増幅器 （９）……演算増幅器 なお、図中同一符号は同一又は相当部分を示す。
す回路構成図、第２図はサンプルホールド回路にアナロ
グ値を記憶するサンプリングパルス波形図、第３図はポ
テンショメータ出力の変化推移グラフ、第４図は従来の
ADコンバータシステムを示す回路構成図を示す。 （１）……ポテンショメータ （２）、（2a）……サンプリングホードIC （３）、（3a）……コンデンサ （４）……１チップマイクロコンピュータ （５）……CPU （６）……ADコンバータ （７）……反転増幅器 （９）……演算増幅器 なお、図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】アナログ信号を所定サンプリング周期毎に
アナログ値として記憶する記憶手段と、前回Tn-1時サン
プリングにより上記記憶手段に記憶したアナログ信号と
今回Tn時サンプリングして記憶したアナログ信号との差
を求める減算手段と、上記減算手段の出力を予め定めら
れた利得Ｇで増幅する増幅手段と、前回Tn-1時サンプリ
ングにより上記記憶手段に記憶したアナログ信号をデジ
タル値D0に、上記増幅手段の出力をデジタル値D1にそれ
ぞれ変換する変換手段と、上記デジタル値D0、D1及び上
記利得ＧからD0×Ｇ＋D1を計算し、今回Tn時サンプリン
グのアナログ信号に対応するデジタル信号として出力す
る加算手段とを備えたADコンバータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322776A JPH0787369B2 (ja) | 1988-12-21 | 1988-12-21 | Ａｄコンバータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322776A JPH0787369B2 (ja) | 1988-12-21 | 1988-12-21 | Ａｄコンバータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166921A JPH02166921A (ja) | 1990-06-27 |
| JPH0787369B2 true JPH0787369B2 (ja) | 1995-09-20 |
Family
ID=18147516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322776A Expired - Fee Related JPH0787369B2 (ja) | 1988-12-21 | 1988-12-21 | Ａｄコンバータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787369B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009032057A1 (de) * | 2009-07-07 | 2011-01-20 | Siemens Aktiengesellschaft | Druckwellen-Aufnahme und Wiedergabe |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164751U (ja) * | 1984-10-03 | 1986-05-02 |
-
1988
- 1988-12-21 JP JP63322776A patent/JPH0787369B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02166921A (ja) | 1990-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |