JPH0787452B2 - ディジタル位相検出器 - Google Patents

ディジタル位相検出器

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JPH0787452B2
JPH0787452B2 JP3179102A JP17910291A JPH0787452B2 JP H0787452 B2 JPH0787452 B2 JP H0787452B2 JP 3179102 A JP3179102 A JP 3179102A JP 17910291 A JP17910291 A JP 17910291A JP H0787452 B2 JPH0787452 B2 JP H0787452B2
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phase
clock pulse
retiming
data
input
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ブム チョル 李
クォン チョル 朴
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エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート
コリア テレコミュニケーション オーソリティ
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence

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  • Nonlinear Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Measuring Phase Differences (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は入力されるＮＯＲ（Ｎ
ｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）データをリタイ
ミング（ｒｅｔｉｍｉｎｇ）するためのクロックパルス
の遷移がリタイミングするデータビットの単位間隔（Ｕ
ｎｉｔ Ｉｎｔｅｒｖａｌ）中央で発生するようにした
ディジタル位相検出器に関するものである。
【０００２】
【従来の技術】従来におけるビット同期回路は、データ
から抽出したクロックパルスの遷移を入力するデータビ
ットの単位間隔中央に位置するよう手動的に合わせるオ
ープンループ（ｏｐｅｎ ｌｏｏｐ）リタイミング回路
で具現された。
【０００３】
【発明が解決しようとする課題】従って、データから抽
出したクロックパルスの遷移はデータビットの単位間隔
中央に自動的に合わせられなかったのみならず、データ
をリタイミングするとき、正確な位相補正回路で構成し
なければならないため、この回路に使用される素子の正
確度および温度特性にリタイミング機能が左右された。
かつ、最近開発された自己調節リタイミング回路等はジ
ッターを多く発生させるのみならず、出力される位相情
報がパルス幅で表われるため、データビット速度に制限
的であるという欠点があった。
【０００４】
【発明の目的】この発明は上記の従来の諸問題点を解決
するためのものであって、リタイミングすべきクロック
パルスの遷移の位相と入力されるデータビットの単位間
隔中央の位相を比べて、その比較結果をディジタル的に
出力して入力されるデータビット速度に非制限的に動作
し、出力される位相情報がディジタル回路に整合が容易
な状態で出力される位相検出器を作ることにその目的が
ある。
【０００５】
【課題を解決するための手段】この発明は上記の目的を
達成するために、リタイミングするのに用いられるクロ
ックパルスを同相および逆相クロックパルスで発生させ
る同相および逆相クロックパルス発生手段，入力される
データを上記同相および逆相クロックパルス発生手段の
同相および逆相クロックパルスによりリタイミングする
１次リタイミング手段，上記同相および逆相クロックパ
ルス発生手段の同相クロックパルスでリタイミングされ
たデータをさらに逆相クロックパルスでリタイミングす
る２次リタイミング手段，上記同相および逆相クロック
パルス発生手段の同相クロックパルスで１次リタイミン
グされたデータと上記同相および逆相クロックパルス発
生手段の逆相クロックパルスで１次リタイミングされた
データとの位相差を出力して入力されるデータで遷移が
ある都度パルスを発生させる遷移検出計数（ｃｏｕｎ
ｔ）パルス発生手段、およびリタイミングするクロック
パルスの位相状態を出力するために上記２次リタイミン
グ手段によりリタイミングされたデータと、上記同相お
よび逆相クロックパルス発生手段の逆相クロックパルス
で１次リタイミングされたデータとの位相を比べて、位
相差を出力することによってリタイミングするクロック
パルスの遷移の位相と入力されるデータビットの単位間
隔中央の位相を比べてその結果をディジタル的に出力す
ることができるようにした上昇または下降計数パルス発
生手段を具えたことを特徴としている。
【０００６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【０００７】図１に本発明回路の動作を詳細に説明する
ために、エミッター結合ロジック（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ）（ＥＣＬ）を用いたビット
同期のためのディジタル位相検出器の一実施例を示し
た。なお、Ｕ１，Ｕ２，Ｕ３はＤフリップフロップ、Ｕ
４は受信機、Ｕ５は排他的ＯＲおよびＮＯＲゲート、Ｕ
６は排他的ＮＯＲゲート、ＣＰはリタイミングするクロ
ックパルス、ＣＮＴＲは計数（ｃｏｕｏｎｔ）パルス、
ＲＣＰはリタイミングされたクロックパルス、ＲＤＡＴ
Ａはリタイミングされたデータ、Ｕ／Ｄは上昇または下
降（ｕｐ／ｄｏｗｎ）パルスである。入力されるＮＲＺ
データはＤフリップフロップ（Ｕ１）のデータ入力端子
（Ｄ１）およびＤフリップフロップ（Ｕ３）のデータ入
力端子（Ｄ３）にもそれぞれ加えられる。受信機（Ｕ
４）はＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ
Ｏｓｃｉｌｌａｔｏｒ）または位相制御回路のクロッ
クパルスを受信して同相および逆相クロックパルスを発
生させ、同相クロックパルスはＤフリップフロップ（Ｕ
１）のクロックパルス入力端子（ＣＰ１）に、逆相クロ
ックパルスはＤフリップフロップ（Ｕ３）のクロックパ
ルス入力端子（ＣＰ３）に加えられて、入力されるＮＲ
Ｚデータを同相および逆相クロックパルスでそれぞれ１
次リタイミングする。かつ、逆相クロックパルスはＤフ
リップフロップ（Ｕ２）のクロックパルス入力端子（Ｃ
Ｐ２）にも加えられて同相クロックパルスで１次リタイ
ミングされたデータを逆相クロックパルスで２次リタイ
ミングする。
【０００８】従って、Ｄフリップフロップ（Ｕ１）の出
力（Ｑ１）とＤフリップフロップ（Ｕ３）の出力（Ｑ
３）のリタイミングされたデータは互いにＶＣＯまたは
位相制御回路のクロックパルスの１／２周期程位相が遅
れたりまたは先立ったりする。よって、この二つのＤフ
リップフロップ（Ｕ１，Ｕ３）の出力（Ｑ１，Ｑ３）を
排他的ＮＯＲする排他的ＮＯＲゲート（Ｕ６）の出力は
入力されるＮＲＺデータで遷移がある都度リタイミング
するクロックパルスの１／２周期の時間間隔のパルスを
発生させるようになる。
【０００９】Ｄフリップフロップ（Ｕ２）の出力（Ｑ
２）とＤフリップフロップ（Ｕ３）の出力（Ｑ３）とを
排他的ＯＲまたは排他的ＮＯＲする排他的ＯＲまたは排
他的ＮＯＲゲート（Ｕ５）の出力はリタイミングクロッ
クパルスの遷移位相と入力されるＮＲＺデータのビット
間隔中央との位相差異によって異なるようになる。
【００１０】図２のビット同期のためのディジタル位相
検出器のタイミング度を利用して、ＶＣＯまたは位相制
御回路のクロックパルスの位相によるビット同期のため
のディジタル位相比較器について説明する。
【００１１】第１に、ＶＣＯまたは位相制御回路のクロ
ックパルスの遷移位置がＮＲＺデータビット単位間隔の
中央より先立つときは（１）のような場合になり、この
とき、リタイミングする同相クロックパルスの上昇遷移
はＮＲＺデータのビット単位間隔の中央より先立って発
生する場合である。このときは同相クロックパルスでリ
タイミングされたデータをさらに逆相クロックパルスで
リタイミングしたデータ（Ｑ２）と逆相クロックパルス
でリタイミングされたデータ（Ｑ３）との位相差異がな
いため、排他的ＯＲの出力（Ｕ／Ｄ）は“０”論理レベ
ルを維持する。さらに同期クロックパルスでリタイミン
グしたデータ（Ｑ１）と逆相クロックパルスでリタイミ
ングしたデータ（Ｑ３）との位相差は常にリタイミング
クロックパルス周期の１／２程出るため、入力されるデ
ータで遷移がある都度排他的ＮＯＲゲート（Ｕ６）の出
力ではリタイミングクロックパルス周期の１／２時間間
隔の“０”論理レベルのパルスを発生させる。
【００１２】第２に、ＶＣＯまたは位相制御回路のクロ
ックパルスの遷移位置がＮＲＺデータビット単位間隔の
中央より遅れるときは（２）のような場合になり、この
とき、リタイミングする同相クロックパルスの上昇遷移
はＮＲＺデータのビット単位間隔の中央より遅れて発生
する場合である。このときは同相クロックパルスでリタ
イミングされたデータをさらに逆相クロックパルスでリ
タイミングしたデータ（Ｑ２）と逆相クロックパルスで
リタイミングされたデータ（Ｑ３）との位相差異はリタ
イミングするクロックパルス周期程あるようになる。従
って、排他的ＯＲおよびＮＯＲゲート（Ｕ５）の排他的
ＯＲの出力（Ｕ／Ｄ）はこの二つのリタイミングされた
データ（Ｑ２，Ｑ３）の位相差異を“１”論理レベルで
出力する。かつ、同相クロックパルスでリタイミングし
たデータ（Ｑ１）と逆相クロックパルスでリタイミング
したデータ（Ｑ３）との位相差は常にリタイミングクロ
ックパルス周期の１／２程出るため、入力されるデータ
で遷移がある都度、排他的ＮＯＲゲート（Ｕ６）の出力
ではリタイミングクロックパルス周期の１／２時間間隔
の“０”論理レベルを有するパルスを発生するが、この
計数パルス（ＣＮＴＲ）の遷移は上記の二つのリタイミ
ングされたデータ（Ｑ２，Ｑ３）の中央で発生すること
になる。
【００１３】従って、リタイミングするクロックパルス
の遷移位相が入力されるＮＲＺデータビット単位間隔中
央の位相より先だったときにおいて、排他的ＯＲおよび
ＮＯＲゲート（Ｕ５）の排他的ＯＲ出力（Ｕ／Ｄ）が
“０”論理レベルを示すときに排他的ＮＯＲゲート（Ｕ
６）の出力（ＣＮＴＲ）で上昇遷移が発生するため、リ
タイミングするクロックパルスの遷移位相が入力される
ＮＲＺデータビット単位間隔中央の位相より先立ってい
ることを示すようになり、逆にリタイミングするクロッ
クパルスの遷移位相が入力されるＮＲＺデータビット単
位間隔中央の位相より遅れているときは排他的ＯＲおよ
びＮＯＲゲート（Ｕ５）の排他的ＯＲ出力（Ｕ／Ｄ）が
“１”論理レベルを示すときに排他的ＮＯＲゲート（Ｕ
６）の出力（ＣＮＴＲ）で上昇遷移が発生するため、リ
タイミングするクロックパルスの遷移位相が入力される
ＮＲＺデータビット単位間隔中央の位相より遅れている
ことを示すようになり、位相情報をディジタル的に計数
（ｃｏｕｎｔ）することができる。
【００１４】なお、この発明の他の実施例をＥＣＬを用
いて図３に示す。図３のビット同期のためのディジタル
位相検出回路は図１のタイミング図と類似であるが、図
１の実施例とは異なり特定の瞬間に非安定的に動作する
欠点がある。すなわち、リタイミングクロックパルスの
遷移の位相が入力されるデータの上昇遷移と同じである
とき、フリップフロップのセットアップ（ｓｅｔｕｐ）
時間とホールド（ｈｏｌｄ）時間のために位相検出をす
ることができない。
【００１５】
【発明の効果】この発明は上記の通り簡単な論理素子を
用いてビット同期のためのクロックパルスのディジタル
方式で制御するに用いられるようにしたもので、従来の
位相検出器と代替使用することができ、次のような特有
な効果がある。
【００１６】第１に、入力されるデータのビット速度に
制限がないため、低速および高速データ伝送におけるビ
ット同期のためのリタイミング回路の位相検出器として
使用されることができる。
【００１７】第２に、位相検出器の出力がディジタル的
に出力されるのみならず、外部位相制御回路の計数器
（ｃｏｕｎｔｅｒ）に整合が容易な形態で出力されるた
め、ビット回路構成が簡単になる。すなわち上昇または
下降計数パルス発生手段の出力は、リタイミングするク
ロックパルスの遷移の位相が入力されるデータビットの
単位間隔中央の位置から進んでいるか、または遅れてい
るかをデジタル的に示す上昇または下降計数パルスであ
るから、前記外部位相制御回路の計数器は、この上昇ま
たは下降計数パルスに基づいてアップカウントまたはダ
ウンカウントしてリタイミングのためのクロックパルス
の遷移位相を入力されるデータビットの単位間隔中央に
位置させることができるようになるものであり、さら
に、遷移検出計数パルス発生手段の出力は、入力される
データに遷移があるとき毎に発生するパルスであるか
ら、前記外部位相制御回路の計数器は、この遷移検出計
数パルス発生手段からの出力パルスが入力される毎に前
記アップカウントまたはダウンカウントを行うことがで
きるようになるものである。
【００１８】第３に、簡単であり標準化された論理素子
で構成されているため、集積化が可能である。
【００１９】第４に、入力されるデータをリタイミング
して出力波形を駆動させるため、安定した出力波形が駆
動される。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】図１の回路図に係るタイミング図である。
【図３】本発明の他の実施例の回路図である。
【符号の説明】
ＣＮＴＲ 計数（ｃｏｕｎｔ）パルス ＣＰ リタイミングするクロックパルス入力 ＲＣＰ リタイミングされたクロックパルス ＲＤＡＴＡ リタイミングされたデータ Ｕ１，Ｕ２，Ｕ３ Ｄフリップフロップ Ｕ４ 受信機 Ｕ５ 排他的ＯＲおよびＮＯＲゲート Ｕ６ 排他的ＮＯＲゲート Ｕ／Ｄ 上昇または下降（ｕｐ／ｄｏｗｎ）パルス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 クォン チョル 大韓民国 大田市 西区 ドリョン洞（番 地なし） タウンハウス ３−103 (56)参考文献 特開 昭64−27336（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 同相クロックパルスおよび逆相クロック
    パルスを発生させる同相および逆相クロックパルス発生
    手段、 上記同相および逆相クロックパルス発生手段に連結され
    て、入力されるデータを上記同相および逆相クロックパ
    スル発生手段の同相および逆相クロックパルスによりリ
    タイミングする１次リタイミング手段、 上記同相および逆相クロックパルス発生手段および１次
    リタイミング手段に連結されて、上記同相および逆相ク
    ロックパルス発生手段の同相クロックパルスでリタイミ
    ングされたデータをさらに逆相クロックパルスでリタイ
    ミングする２次リタイミング手段、 上記１次リタイミング手段に連結されて、上記同相およ
    び逆相クロックパルス発生手段の同相クロックパルスで
    １次リタイミングされたデータと、上記同相および逆相
    クロックパルス発生手段の逆相クロックパルスで１次リ
    タイミングされたデータとの位相差を出力することによ
    って、入力されるデータに遷移があるとき毎にパルスを
    発生させる遷移検出計数パルス発生手段、および上記２
    次リタイミング手段に連結されて、リタイミングするク
    ロックパルスの位相状態を出力するために上記２次リタ
    イミング手段によりリタイミングされたデータと、上記
    同相および逆相クロックパルス発生手段の逆相クロック
    パルスで１次リタイミングされたデータとの位相を比べ
    て位相差を出力することによってリタイミングするクロ
    ックパルスの遷移の位相を入力されるデータビットの単
    位間隔中央の位相と比べた結果をディジタル的に出力す
    る上昇または下降計数パルス発生手段を具えたことを特
    徴とするディジタル位相検出器。
  2. 【請求項２】 上記１次リタイミング手段は第１および
    第２Ｄフリップフロップを含んでおり、上記第１Ｄフリ
    ップフロップは、クロックパルス入力端子（ＣＰ１）に
    上記同相および逆相クロックパルス発生手段の同相クロ
    ックパルスを入力させ、データ入力端子（Ｄ１）に入力
    ＮＲＺデータを入力させ、上記第２Ｄフリップフロップ
    は、クロックパルス入力端子（ＣＰ３）に上記同相およ
    び逆相クロックパルス発生手段の逆相クロックパルスを
    入力させ、データ入力端子（Ｄ３）に入力ＮＲＺデータ
    を入力させ、上記２次リタイミング手段は一つの第３Ｄ
    フリップフロップを含んでおり、上記第３Ｄフリップフ
    ロップは、クロックパルス入力端子（ＣＰ２）に上記同
    相および逆相クロックパルス発生手段の逆相クロックパ
    ルスを入力させ、入力端子（Ｄ２）に上記１次リタイミ
    ング手段の同相クロックパルスでリタイミングされたデ
    ータを入力させ、上記遷移検出計数パルス発生手段は一
    つの排他的ＮＯＲ論理回路を含んでおり、上記排他的Ｎ
    ＯＲ論理回路は上記１次リタイミング手段の第１Ｄフリ
    ップフロップの出力（Ｑ１）と第２Ｄフリップフロップ
    の出力（Ｑ３）を入力させ、上記上昇または下降計数パ
    ルス発生手段は一つの排他的ＯＲおよびＮＯＲ論理回路
    を含んでおり、上記排他的ＯＲおよびＮＯＲ論理回路は
    上記１次リタイミング手段の第２Ｄフリップフロップの
    出力（Ｑ３）と上記２次リタイミング手段の第３Ｄフリ
    ップフロップの出力（Ｑ２）を入力させるように構成さ
    れていることを特徴とする請求項１記載のディジタル位
    相検出器。
  3. 【請求項３】 同相クロックパルスおよび逆相クロック
    パルスを発生させる同相および逆相クロックパルス発生
    手段、 上記同相および逆相クロックパルス発生手段に連結され
    て、入力されるデータを上記同相および逆相クロックパ
    ルス発生手段の同相および逆相クロックパルスによりリ
    タイミングする１次リタイミング手段、 上記同相および逆相クロックパルス発生手段と上記１次
    リタイミング手段に連結されて、上記同相および逆相ク
    ロックパルス発生手段の同相クロックパルスでリタイミ
    ングされたデータをさらに逆相クロックパルスでリタイ
    ミングする２次リタイミング手段、 上記１次リタイミング手段と２次リタイミング手段に連
    結されて、上記同相および逆相クロックパルス発生手段
    の同相クロックパルスで１次リタイミングされたデータ
    と上記２次リタイミング手段によりリタイミングされた
    データとの位相差を出力することによって入力されるデ
    ータに遷移があるとき毎にパルスを発生させる遷移検出
    計数パルス発生手段、および上記１次リタイミング手段
    と２次リタイミング手段に連結されて、リタイミングク
    ロックパルスの位相状態を出力するために上記２次リタ
    イミング手段によりリタイミングされたデータと上記同
    相および逆相クロックパルス発生手段の逆相クロックパ
    ルスで１次リタイミングされたデータとの位相を比べて
    位相差を出力することによってリタイミングするクロッ
    クパルスの遷移の位相を入力されるデータビットの単位
    間隔中央の位相と比べた結果をディジタル的に出力する
    上昇または下降計数パルス発生手段を具えたことを特徴
    とするディジタル位相検出器。
  4. 【請求項４】 上記１次リタイミング手段は第１および
    第２Ｄフリップフロップを含んでおり、上記第１Ｄフリ
    ップフロップは、クロックパルス入力端子（ＣＰ１）に
    上記同相および逆相クロックパルス発生手段の同相クロ
    ックパルスを入力させ、データ入力端子（Ｄ１）に入力
    ＮＲＺデータを入力させ、上記第２Ｄフリップフロップ
    は、クロックパルス入力端子（ＣＰ３）に上記同相およ
    び逆相クロックパルス発生手段の逆相クロックパルスを
    入力させ、データ入力端子（Ｄ３）に入力ＮＲＺデータ
    を入力させ、上記２次リタイミング手段は、一つの第３
    Ｄフリップフロップを含んでおり、上記第３Ｄフリップ
    フロップはクロックパルス入力端子（ＣＰ２）に上記同
    相および逆相クロックパルス発生手段の逆相クロクパル
    スを入力させ、データ入力端子（Ｄ２）に上記１次リタ
    イミング手段の同相クロックパルスでリタイミングされ
    たデータを入力させ、上記遷移検出計数パルス発生手段
    は一つの排他的ＯＲ論理回路を含んでおり、上記排他的
    ＯＲ倫理回路には上記１次リタイミング手段の第１Ｄフ
    リップフロップの出力（Ｑ１）と上記２次リタイミング
    手段の第３Ｄフリップフロップの出力（Ｑ２）を入力さ
    せ、上記上昇または下降計数パルス発生手段は一つの排
    他的ＯＲおよびＮＯＲ論理回路を含んでおり、上記排他
    的ＯＲおよびＮＯＲ論理回路には上記１次リタイミング
    手段の第２Ｄフリップフロップの出力（Ｑ３）と上記２
    次リタイミング手段の第３Ｄフリップフロップの出力
    （Ｑ２）を入力させるように構成されていることを特徴
    とする請求項３記載のディジタル位相検出器。
JP3179102A 1990-07-20 1991-07-19 ディジタル位相検出器 Expired - Lifetime JPH0787452B2 (ja)

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JPH0522274A JPH0522274A (ja) 1993-01-29
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