JPH0787470B2 - データ伝送装置 - Google Patents
データ伝送装置Info
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- JPH0787470B2 JPH0787470B2 JP62301384A JP30138487A JPH0787470B2 JP H0787470 B2 JPH0787470 B2 JP H0787470B2 JP 62301384 A JP62301384 A JP 62301384A JP 30138487 A JP30138487 A JP 30138487A JP H0787470 B2 JPH0787470 B2 JP H0787470B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4269—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a handshaking protocol, e.g. Centronics connection
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、コンピュータの分野、特にホスト・コンピュ
ータと周辺装置間の通信のために用いて好適なデータ伝
送装置に関する。ここでは例としてパーソナルコンピュ
ータとプリンタのような周辺装置の間の接続について考
えるが、本発明はその他の装置で第一の装置の動作速度
が第二のものより速い両装置の間の通信に適用されるこ
とは自明である。
ータと周辺装置間の通信のために用いて好適なデータ伝
送装置に関する。ここでは例としてパーソナルコンピュ
ータとプリンタのような周辺装置の間の接続について考
えるが、本発明はその他の装置で第一の装置の動作速度
が第二のものより速い両装置の間の通信に適用されるこ
とは自明である。
パーソナルコンピュータとプリンタ間の通信の場合、両
装置の間に10メートル程度よりも長い距離を置くために
は、シリアル２線式または３線式リンクを選ばなければ
ならない。この型のリンクは現在、通常のパーソナルコ
ンピュータソフトウェアには広く用いられる標準仕様で
ある。
装置の間に10メートル程度よりも長い距離を置くために
は、シリアル２線式または３線式リンクを選ばなければ
ならない。この型のリンクは現在、通常のパーソナルコ
ンピュータソフトウェアには広く用いられる標準仕様で
ある。
シリアルリンクの一つの欠点は、伝送速度が必然的に限
られ、例えば9600ボー、即ち9600ビット／秒になってし
まうことである。従って、一般に10ビットコードで表さ
れる文字（スタートビット１、有意ビット８、ストップ
ビット１）は、10/9600秒、即ち約１ミリ秒で伝送され
る。この速度はプリンタには概して十分であるが、伝送
継続中ずっと、このリンクを担当する送信側（パーソナ
ルコンピュータ側）ソフトウェアは、次のワードを送っ
て良いということを示す肯定応答を待たなければならな
い。その結果ソフトウェアが占有され、パーソナルコン
ピュータは他の作業を実行出来ない時間が多くなる。例
えば上述の場合で、1000万ポイントのページがあるとす
ると、伝送持続時間は100秒ほどになる。従来伝送速度
を上げる方法はパラレル・インターフェイスを用いるこ
とであった。この種のインターフェイスの基本的な欠点
は、２つの持続装置間の通信が、多数のワイヤをもつケ
ーブルにより行われ、従って伝送距離がどうしても制限
されるということだった。さらに、対応するソフトウェ
アを特にこの作業のために書く必要があり、通常のコン
ピュータソフトウェアプログラムを多数もっている所与
の周辺装置を使用出来ないという問題があった。
られ、例えば9600ボー、即ち9600ビット／秒になってし
まうことである。従って、一般に10ビットコードで表さ
れる文字（スタートビット１、有意ビット８、ストップ
ビット１）は、10/9600秒、即ち約１ミリ秒で伝送され
る。この速度はプリンタには概して十分であるが、伝送
継続中ずっと、このリンクを担当する送信側（パーソナ
ルコンピュータ側）ソフトウェアは、次のワードを送っ
て良いということを示す肯定応答を待たなければならな
い。その結果ソフトウェアが占有され、パーソナルコン
ピュータは他の作業を実行出来ない時間が多くなる。例
えば上述の場合で、1000万ポイントのページがあるとす
ると、伝送持続時間は100秒ほどになる。従来伝送速度
を上げる方法はパラレル・インターフェイスを用いるこ
とであった。この種のインターフェイスの基本的な欠点
は、２つの持続装置間の通信が、多数のワイヤをもつケ
ーブルにより行われ、従って伝送距離がどうしても制限
されるということだった。さらに、対応するソフトウェ
アを特にこの作業のために書く必要があり、通常のコン
ピュータソフトウェアプログラムを多数もっている所与
の周辺装置を使用出来ないという問題があった。
本発明の目的は、制御側ソフトウェアに変更を来すこと
なく、送信側コンピュータソフトウェアの動作時間を短
縮し、シリアル接続を可能にすることである。
なく、送信側コンピュータソフトウェアの動作時間を短
縮し、シリアル接続を可能にすることである。
この目的およびその他の目的を達成するために、本発明
の一実施例においては、シリアルインターフェイスに適
合した標準ソフトウェアを有する送信装置とシリアルイ
ンターフェイスを有する標準受信装置との間でデータを
転送するにあたって、送信ソフトウェアに対してシリア
ルインターフェイスをシミューレートしてマイクロプロ
セッサに付属のRAMに送信装置からのデータを格納し、
標準肯定応答（acknowledgment）信号をこれに送り返
し、またシリアル接続の速度でRAMに記憶した信号を受
信装置に送信する。
の一実施例においては、シリアルインターフェイスに適
合した標準ソフトウェアを有する送信装置とシリアルイ
ンターフェイスを有する標準受信装置との間でデータを
転送するにあたって、送信ソフトウェアに対してシリア
ルインターフェイスをシミューレートしてマイクロプロ
セッサに付属のRAMに送信装置からのデータを格納し、
標準肯定応答（acknowledgment）信号をこれに送り返
し、またシリアル接続の速度でRAMに記憶した信号を受
信装置に送信する。
この動作を実現する一実施例の構成では、シリアルイン
ターフェイスに適合した標準ソフトウェアを有する送信
装置と、シリアルインターフェイスを有する標準受信装
置との間でデータを伝送する装置において、送信装置の
シリアルインターフェイスを置換するシステムであって
それと同一の入力と出力を有し、かつ送信装置のソフト
ウェアに対してはシリアルインターフェイスとして働く
シリアルインターフェイスシミュレータを有するシステ
ムと、マイクロプロセッサに付属して送信装置からのデ
ータを高速で受取り、シミュレータ標準肯定応答信号で
これに送り返すRAMと、シリアル接続の速度でRAMに記憶
した信号を受信装置に送信するインターフェイスが含ま
れる装置が与えられる。
ターフェイスに適合した標準ソフトウェアを有する送信
装置と、シリアルインターフェイスを有する標準受信装
置との間でデータを伝送する装置において、送信装置の
シリアルインターフェイスを置換するシステムであって
それと同一の入力と出力を有し、かつ送信装置のソフト
ウェアに対してはシリアルインターフェイスとして働く
シリアルインターフェイスシミュレータを有するシステ
ムと、マイクロプロセッサに付属して送信装置からのデ
ータを高速で受取り、シミュレータ標準肯定応答信号で
これに送り返すRAMと、シリアル接続の速度でRAMに記憶
した信号を受信装置に送信するインターフェイスが含ま
れる装置が与えられる。
第３図に示すように、従来のコンピュータ１は、コンピ
ュータ１の標準ソフトウェア３により制御されてプリン
タ等の周辺装置と接続するシリアルインターフェイスボ
ード２を有する。シリアルインターフェイスに関連する
ソフトウェアは、目下、従来の標準に基づき開発され、
１つの機器と他の機器とが交換できるようになってい
る。シリアルリンクは２ワイヤまたは３ワイヤのライン
４を介し、標準速度（現在最高で9600ボーの範囲内）で
行われる。例えばプリンタ等の受信装置は、送信シリア
ルインターフェイス２に関して対称の受信用のシリアル
インターフェイス６と、インターフェイスを行なう標準
ソフトウェア７と、このソフトウェアにより制御される
機械的部分８を有している。このような構造の長所は、
周辺機器のメーカーが標準のコンピュータと接続するた
めに標準のインターフェイスとソフトウェアを使用出来
ることである。しかしながら、前に述べたように、この
ような装置の欠点は主として伝送時間が長く従ってコン
ピュータの占有時間が長くなるという点である。
ュータ１の標準ソフトウェア３により制御されてプリン
タ等の周辺装置と接続するシリアルインターフェイスボ
ード２を有する。シリアルインターフェイスに関連する
ソフトウェアは、目下、従来の標準に基づき開発され、
１つの機器と他の機器とが交換できるようになってい
る。シリアルリンクは２ワイヤまたは３ワイヤのライン
４を介し、標準速度（現在最高で9600ボーの範囲内）で
行われる。例えばプリンタ等の受信装置は、送信シリア
ルインターフェイス２に関して対称の受信用のシリアル
インターフェイス６と、インターフェイスを行なう標準
ソフトウェア７と、このソフトウェアにより制御される
機械的部分８を有している。このような構造の長所は、
周辺機器のメーカーが標準のコンピュータと接続するた
めに標準のインターフェイスとソフトウェアを使用出来
ることである。しかしながら、前に述べたように、この
ような装置の欠点は主として伝送時間が長く従ってコン
ピュータの占有時間が長くなるという点である。
処理速度を上げ、ソフトウェア17の作動限界速度に達す
るには、第４図に示すようにパラレルインターフェイス
リンクが用いられる。従って、送信側のコンピュータ11
には、特別なソフトウェア13により制御されるパラレル
インターフェイス12が設けられる。このインターフェイ
スは、周辺装置15のパラレル受信インターフェイスに、
複数本のワイヤ14を経て、機械的部分18を制御する特別
なソフトウェア17に接続したパラレルインターフェイス
16を介して信号を送る。この種の構造の欠点は、第一に
特別なソフトウェアを用意しなければならないので、周
辺装置に互換性がなくなること、第二にパラレルリンク
は長距離には使用出来ないことである。
るには、第４図に示すようにパラレルインターフェイス
リンクが用いられる。従って、送信側のコンピュータ11
には、特別なソフトウェア13により制御されるパラレル
インターフェイス12が設けられる。このインターフェイ
スは、周辺装置15のパラレル受信インターフェイスに、
複数本のワイヤ14を経て、機械的部分18を制御する特別
なソフトウェア17に接続したパラレルインターフェイス
16を介して信号を送る。この種の構造の欠点は、第一に
特別なソフトウェアを用意しなければならないので、周
辺装置に互換性がなくなること、第二にパラレルリンク
は長距離には使用出来ないことである。
第１図は本発明の一実施例の基本的な特徴を概略示して
いる。本発明によれば、第３図の場合のように、２ワイ
ヤまたは３ワイヤのライン４を介して送信側のコンピュ
ータ１と受信側の周辺機器５の間にシリアル接続を形成
する。周辺装置５側の要素は第１図のものと全く同じで
ある。即ちシリアルインターフェイス６と、標準ソフト
ウェア７と機械的部分８には変更はない。さらに本発明
によれば、送信側のコンピュータ21の標準ソフトウェア
３は変更しないが、従来のシリアルインターフェイスボ
ード２は第３図のインターフェイスボードにとって代わ
る回路板により成る新しいインターフェイス22に変更さ
れる。
いる。本発明によれば、第３図の場合のように、２ワイ
ヤまたは３ワイヤのライン４を介して送信側のコンピュ
ータ１と受信側の周辺機器５の間にシリアル接続を形成
する。周辺装置５側の要素は第１図のものと全く同じで
ある。即ちシリアルインターフェイス６と、標準ソフト
ウェア７と機械的部分８には変更はない。さらに本発明
によれば、送信側のコンピュータ21の標準ソフトウェア
３は変更しないが、従来のシリアルインターフェイスボ
ード２は第３図のインターフェイスボードにとって代わ
る回路板により成る新しいインターフェイス22に変更さ
れる。
本発明によるこのインターフェイス22の構造の概要は第
２図のブロック図に図示されている。このインターフェ
イス22はシリアルインターフェイスをシミュレートする
第一のブロックであるシリアルインターフェイスシミュ
レータ31に接続されたバス30を介して標準ソフトウェア
３と通信を行う。このシリアルインターフェイスシミュ
レータ31はシリアルインターフェイス用の標準ソフトウ
ェア３より送信された全ての信号を受け入れ、従来のシ
リアルインターフェイスが送り返していた全ての信号を
返送するが、これを従来のものよりももっとずっと速い
速度で行う。このシミュレータ31はRAM33に付随するマ
イクロコンピュータ32と通信する。これにより、バス30
からのデータは直ちにRAM33に格納され、通常従来のシ
リアルインターフェイスにより送り返されるような肯定
応答信号は、マイクロプロセッサ32により、シミュレー
タ31におくられ、さらにバス30を経て標準ソフトウェア
３に送られる。従って、標準ソフトウェア３によりプリ
ンタに送られるデータ（プリンタと接続する場合連続し
た文字の列）はRAM33に高速で格納されるが、標準ソフ
トウェア３は通常のシリアルインターフェイスと低速で
通信しているものと思い込む。その後、マイクロプロセ
ッサ32は、RAM33に含まれたデータを、シリアルインタ
ーフェイス34を介してシリアル接続用のライン４に転送
することが出来るが、この間にコンピュータは解放され
ている。
２図のブロック図に図示されている。このインターフェ
イス22はシリアルインターフェイスをシミュレートする
第一のブロックであるシリアルインターフェイスシミュ
レータ31に接続されたバス30を介して標準ソフトウェア
３と通信を行う。このシリアルインターフェイスシミュ
レータ31はシリアルインターフェイス用の標準ソフトウ
ェア３より送信された全ての信号を受け入れ、従来のシ
リアルインターフェイスが送り返していた全ての信号を
返送するが、これを従来のものよりももっとずっと速い
速度で行う。このシミュレータ31はRAM33に付随するマ
イクロコンピュータ32と通信する。これにより、バス30
からのデータは直ちにRAM33に格納され、通常従来のシ
リアルインターフェイスにより送り返されるような肯定
応答信号は、マイクロプロセッサ32により、シミュレー
タ31におくられ、さらにバス30を経て標準ソフトウェア
３に送られる。従って、標準ソフトウェア３によりプリ
ンタに送られるデータ（プリンタと接続する場合連続し
た文字の列）はRAM33に高速で格納されるが、標準ソフ
トウェア３は通常のシリアルインターフェイスと低速で
通信しているものと思い込む。その後、マイクロプロセ
ッサ32は、RAM33に含まれたデータを、シリアルインタ
ーフェイス34を介してシリアル接続用のライン４に転送
することが出来るが、この間にコンピュータは解放され
ている。
本発明によるシステムの基本的な長所は、従来のコンピ
ュータを周辺要素の標準ソフトウェアを変更しなくてす
むことである。シリアルインターフェイスの標準ソフト
ウェアがコマンドまたはデータを送ることで作動し、こ
れらのコマンドまたはデータの肯定応答を待つという事
実を利用するだけなのである。このソフトウェアは肯定
応答信号をごく速やかに送り返すことにより「欺さ
れ」、これによってソフトウェアは直ちに次のデータま
たはコマンド信号を送って来る。２つの場合が起こり得
る。第一の場合、標準ソフトウェアは、通常RAM33にデ
ータを格納するのに用いられるデータまたはコマンドメ
ッセージを送る。肯定応答信号が通常送り返される。こ
の動作は極めて高速である。第二の場合、標準ソフトウ
ェアは、本発明による適用例では有用性のないメッセー
ジを送る。例えば、標準シリアルインターフェイスソフ
トウェアは、シリアルラインでのデータ伝送速度を制御
するメッセージを送信する。この型のメッセージに対し
ては、欺瞞信号を送り返すセルを用意する。これにより
ソフトウェアは信号が正しく受信されたと思い込んでし
まう。本発明の一要素として、有用信号の送信に加え
て、シミュレータ31で、マイクロプロセッサ32やRAM33
には絶対に使用されないコマンドの肯定応答を直ちに出
すという点がある。本発明によれば、バイト転送レート
の逆数である。バイトを送ってから肯定応答が返ってく
るまでの時間を従来のシリアル接続のように1msと言う
のとは違って、10-2ms程度にすることが出来る。この従
来の時間は送信およびプリンタ最高作動速度に関わる制
限によって異なる。
ュータを周辺要素の標準ソフトウェアを変更しなくてす
むことである。シリアルインターフェイスの標準ソフト
ウェアがコマンドまたはデータを送ることで作動し、こ
れらのコマンドまたはデータの肯定応答を待つという事
実を利用するだけなのである。このソフトウェアは肯定
応答信号をごく速やかに送り返すことにより「欺さ
れ」、これによってソフトウェアは直ちに次のデータま
たはコマンド信号を送って来る。２つの場合が起こり得
る。第一の場合、標準ソフトウェアは、通常RAM33にデ
ータを格納するのに用いられるデータまたはコマンドメ
ッセージを送る。肯定応答信号が通常送り返される。こ
の動作は極めて高速である。第二の場合、標準ソフトウ
ェアは、本発明による適用例では有用性のないメッセー
ジを送る。例えば、標準シリアルインターフェイスソフ
トウェアは、シリアルラインでのデータ伝送速度を制御
するメッセージを送信する。この型のメッセージに対し
ては、欺瞞信号を送り返すセルを用意する。これにより
ソフトウェアは信号が正しく受信されたと思い込んでし
まう。本発明の一要素として、有用信号の送信に加え
て、シミュレータ31で、マイクロプロセッサ32やRAM33
には絶対に使用されないコマンドの肯定応答を直ちに出
すという点がある。本発明によれば、バイト転送レート
の逆数である。バイトを送ってから肯定応答が返ってく
るまでの時間を従来のシリアル接続のように1msと言う
のとは違って、10-2ms程度にすることが出来る。この従
来の時間は送信およびプリンタ最高作動速度に関わる制
限によって異なる。
第５図は従来のシリアルインターフェイス２の概略ブロ
ック図である。
ック図である。
このようなシリアルインターフェイスは、一方ではコン
ピュータ１の標準ソフトウェア３により定められる送信
信号を受信するバス30に接続され、他方ではシリアル接
続の２ワイヤのライン４に接続される。バス30は単独バ
スとして図示されているが、データバス、アドレスバ
ス、制御バスを有しているものとして理解できる。この
バスはデータ送信レジスタ41、データ受信レジスタ42、
制御レジスタ43、状態レジスタ44等のレジスタに接続さ
れている。通常これらのレジスタは８ビットレジスタで
ある。データ送信レジスタ41は、２ワイヤのライン４の
ワイヤ４−１を介して出力信号を送信する並直列変換器
45に接続されている。データ受信レジスタ42はシリアル
接続のライン４の受信ワイヤ４−２からビットを受け取
る直並列変換器46に接続されている。
ピュータ１の標準ソフトウェア３により定められる送信
信号を受信するバス30に接続され、他方ではシリアル接
続の２ワイヤのライン４に接続される。バス30は単独バ
スとして図示されているが、データバス、アドレスバ
ス、制御バスを有しているものとして理解できる。この
バスはデータ送信レジスタ41、データ受信レジスタ42、
制御レジスタ43、状態レジスタ44等のレジスタに接続さ
れている。通常これらのレジスタは８ビットレジスタで
ある。データ送信レジスタ41は、２ワイヤのライン４の
ワイヤ４−１を介して出力信号を送信する並直列変換器
45に接続されている。データ受信レジスタ42はシリアル
接続のライン４の受信ワイヤ４−２からビットを受け取
る直並列変換器46に接続されている。
制御レジスタ（コマンドレジスタ）43には、システムの
いろいろな要素の作動を制御する１つかそれ以上のビッ
トのワードが蓄えられる。例えば、このレジスタのワー
ド43−１は、並直列変換器45と直並列変換器46の作動速
度を制御する速度ジェネレータ47に接続されている。制
御ワード43−２は並直列変換器45と直並列変換器46によ
って送信または受信されるデータのパリティ制御をトリ
ガするものである。ワード43−３は、状態レジスタ44に
対して示された割り込みを制御するワードである。
いろいろな要素の作動を制御する１つかそれ以上のビッ
トのワードが蓄えられる。例えば、このレジスタのワー
ド43−１は、並直列変換器45と直並列変換器46の作動速
度を制御する速度ジェネレータ47に接続されている。制
御ワード43−２は並直列変換器45と直並列変換器46によ
って送信または受信されるデータのパリティ制御をトリ
ガするものである。ワード43−３は、状態レジスタ44に
対して示された割り込みを制御するワードである。
状態レジスタ44はまた夫々単一のビットとして示された
複数のワードを含む。即ち状態レジスタ44は１ビットセ
ルから構成される。セル44−１は並直列変換器45から信
号A1を受け取ってこの並直列変換器45が空であることを
示す。即ち、セル44−１に含まれたワードが送信された
のである。セル44−２は信号A2を受け取るとその状態を
変えて、直並列変換器46がいっぱいであることを示す。
即ち肯定応答信号がワイヤ４−２で受信されたのであ
る。セル44−３は信号A3を受け取ると作動してパリティ
エラーがあることを示す。セル44−４は信号A4を受け取
るとその状態を変えて、文字が送信中に失われたことを
示す。そして、先に述べたように、セル44−５は制御レ
ジスタのセル43−３と接続している。
複数のワードを含む。即ち状態レジスタ44は１ビットセ
ルから構成される。セル44−１は並直列変換器45から信
号A1を受け取ってこの並直列変換器45が空であることを
示す。即ち、セル44−１に含まれたワードが送信された
のである。セル44−２は信号A2を受け取るとその状態を
変えて、直並列変換器46がいっぱいであることを示す。
即ち肯定応答信号がワイヤ４−２で受信されたのであ
る。セル44−３は信号A3を受け取ると作動してパリティ
エラーがあることを示す。セル44−４は信号A4を受け取
るとその状態を変えて、文字が送信中に失われたことを
示す。そして、先に述べたように、セル44−５は制御レ
ジスタのセル43−３と接続している。
無論、上記の記述は、シリアルインターフェイスの大部
分に設けられた制御ワードや状態ワードの特定の例に過
ぎず、これらのワードの完全なリストを構成するもので
はない。
分に設けられた制御ワードや状態ワードの特定の例に過
ぎず、これらのワードの完全なリストを構成するもので
はない。
このシリアルインターフェイス２の作動は、パーソナル
コンピュータソフトウェアが常時バス30を経て状態レジ
スタに問い合わせることにより行われる。特に、各シリ
アル送信フェーズで、バスは、並直列変換器45と直並列
変換器46の内容をチェックするためにレジスタ44のセル
44−１と44−２に問い合わせる。並直列変換器45および
２ワイヤライン４に次のワードを送信出来るのは、並直
列変換器が空になり、直並列変換器が肯定応答信号を受
け取った時だけである。
コンピュータソフトウェアが常時バス30を経て状態レジ
スタに問い合わせることにより行われる。特に、各シリ
アル送信フェーズで、バスは、並直列変換器45と直並列
変換器46の内容をチェックするためにレジスタ44のセル
44−１と44−２に問い合わせる。並直列変換器45および
２ワイヤライン４に次のワードを送信出来るのは、並直
列変換器が空になり、直並列変換器が肯定応答信号を受
け取った時だけである。
本発明によれば、第６図に示すように、従来のシリアル
インターフェイス２に代えて、やはり第５図のバスと同
じ標準ソフトウェアにより制御されるバス30に接続され
たシリアルインターフェイスシミュレータ31を使用す
る。但し、シリアルインターフェイスシミュレータ31の
出力は、シリアル接続のライン４に直接接続するのでな
く、マイクロプロセッサ32に接続したバス50に接続し
て、第２図に示すRAM33に蓄えられる。第５図でこのバ
ス30に接続されたものと同様の要素、即ちデータ送信レ
ジスタ51、データ受信レジスタ52、制御レジスタ53、状
態レジスタ54はバス30と通信している。
インターフェイス２に代えて、やはり第５図のバスと同
じ標準ソフトウェアにより制御されるバス30に接続され
たシリアルインターフェイスシミュレータ31を使用す
る。但し、シリアルインターフェイスシミュレータ31の
出力は、シリアル接続のライン４に直接接続するのでな
く、マイクロプロセッサ32に接続したバス50に接続し
て、第２図に示すRAM33に蓄えられる。第５図でこのバ
ス30に接続されたものと同様の要素、即ちデータ送信レ
ジスタ51、データ受信レジスタ52、制御レジスタ53、状
態レジスタ54はバス30と通信している。
データ送信レジスタ51は、並直列変換器と接続するので
はなく、バス50と通信する第二のレジスタ55と接続さ
れ、同様にデータ受信レジスタ52はもう一つのレジスタ
56と接続し、このレジスタはバス50および関連するマイ
クロプロセッサ32と通信する。
はなく、バス50と通信する第二のレジスタ55と接続さ
れ、同様にデータ受信レジスタ52はもう一つのレジスタ
56と接続し、このレジスタはバス50および関連するマイ
クロプロセッサ32と通信する。
先には、ボードの作動を制御するためにバス30を経て送
られた制御ワードを保持していた制御レジスタ53は、こ
こでは単に、バス30に従来のシリアルインターフェイス
と通信していると信じこませるための、欺瞞レジスタで
ある。このレジスタ53はもはや、従来のシリアルインタ
ーフェイスの場合のように、標準ソフトウェアがレジス
タに書き込まれたものを再び読み出せるようにするバス
30との接続はもっていない。欺瞞レジスタセルの実施例
を以下に示す。
られた制御ワードを保持していた制御レジスタ53は、こ
こでは単に、バス30に従来のシリアルインターフェイス
と通信していると信じこませるための、欺瞞レジスタで
ある。このレジスタ53はもはや、従来のシリアルインタ
ーフェイスの場合のように、標準ソフトウェアがレジス
タに書き込まれたものを再び読み出せるようにするバス
30との接続はもっていない。欺瞞レジスタセルの実施例
を以下に示す。
ここで、状態レジスタ54はバス30および50と通信する。
そのセルのいくつかは従来技術と同じ機能をもつが、そ
の他はダミーセルと呼ばれ、所定の状態でブロックされ
て、このセルが問題なしの場合に相当することをバス30
に対して示す。ソフトウェア３が別のレジスタセルを調
べに行く場合もある。維持されたビットの中、レジスタ
55と56の状態を制御して、ワードがレジスタ55からバス
50を経てRAMに伝送されたかどうか、また肯定応答がレ
ジスタ56に受信されたかをチェックするのは、ビットA1
とA2である。このような動作は第５図のビットA1とA2に
よるものと類似するが、RAMメモリ内での転送が必要な
だけで、シリアル接続による転送を要しないので、ずっ
と高速である。但し、バス30について言えば、情報はず
っと高速であるが、従来と同一の形で現れる。
そのセルのいくつかは従来技術と同じ機能をもつが、そ
の他はダミーセルと呼ばれ、所定の状態でブロックされ
て、このセルが問題なしの場合に相当することをバス30
に対して示す。ソフトウェア３が別のレジスタセルを調
べに行く場合もある。維持されたビットの中、レジスタ
55と56の状態を制御して、ワードがレジスタ55からバス
50を経てRAMに伝送されたかどうか、また肯定応答がレ
ジスタ56に受信されたかをチェックするのは、ビットA1
とA2である。このような動作は第５図のビットA1とA2に
よるものと類似するが、RAMメモリ内での転送が必要な
だけで、シリアル接続による転送を要しないので、ずっ
と高速である。但し、バス30について言えば、情報はず
っと高速であるが、従来と同一の形で現れる。
第７図は、A1ビットを受け取るセル54−１の場合のよう
に、その状態が変化し得る能動セルに相当するレジスタ
セルの例、例えば状態レジスタセル54のような例を示
す。第７図のセルは従来の状態レジスタのセルに比べて
変更のないセルである。このセルは、主として、第８図
と第９図に示した本発明による変更されたセルの独自性
を示すために開示されるものである。このセルはバス30
に接続され、トライステートゲート（バッファ）61を介
してバスに接続されるRSフリップフロップ60を有する。
RSフリップフロップ60はそのＳ入力はA1ビットを受信す
る。出力Ｑはトライステートゲート61の入力に接続して
いる。トライステートゲート61の制御入力62はANDゲー
ト63からイネーブル信号を受け取るが、このANDゲート6
3は一方で読み出し信号Ｒ、他端ではマルチ入力ANDゲー
トとして示されたアドレスデコーダ64からアドレス信号
Adを受け取る。実際には、読み出し信号Ｒはデータバス
30に付属する制御バスから発し、アドレスデコーダ64の
入力はこのデータバス30に付属のアドレスバスから発す
る。さらに、ANDゲート63の出力は、フリップフロップ6
0の入力Ｒに接続している。これにより、レジスタのこ
のセルに対して、アドレス信号と読みだし信号が出る度
に、ビットA1の状態が読み出され、ビットA1の変更を調
べる次のアドレスと読み出し信号まで、フリップフロッ
プがリセットされる。第８図は、例えば従来例の制御レ
ジスタ43に代わる制御レジスタ53のセル等、レジスタの
欺瞞セルの例を概略示している。本発明では、このレジ
スタはボードの動作状態を制御しないので、事実上役に
立たない。しかし、バス30はその標準ソフトウェアによ
り、このレジスタを定期的にアドレスして制御指令を書
き込み、またこの指令が正しく書き込まれたことを確認
するために、このレジスタを読みだす場合もある。従っ
て、このセルは主としてＤ型フリップフロップ70より成
り、そのＤ入力はバス30に接続し、そのＱ出力はトライ
ステートゲート71のバッファを介してバス30に送り返さ
れる。このために読み出し書き込みアドレシングシステ
ムが設けられている。アドレスは、マルチ入力ANDゲー
トとして示したアドレスデコーダ72により検出され、ア
ドレスデコーダ72の出力Adは２つのANDゲート73と74の
第一の入力に送り返される一方、その第二の入力はそれ
ぞれ書き込み信号Ｗと読み出し信号Ｒを受け取る。AND
ゲート73の出力はＤ型フリップフロップ70のクロック入
力CKに接続し、ANDゲート４の出力はトライステートゲ
ート71のイネーブル入力に接続される。以上により、ア
ドレス信号Adと書き込み信号Ｗが同時に存在すれば、デ
ータがＤ型フリップフロップ70、即ち対応するレジスタ
の適当なセルに書き込まれる。アドレス信号Adと読み出
し信号Ｒが同時に存在する場合は、トライステートゲー
ト71がイネーブルされ、バス30が制御レジスタに代わる
レジスタセルに前に書き込まれた状態を読み出す。
に、その状態が変化し得る能動セルに相当するレジスタ
セルの例、例えば状態レジスタセル54のような例を示
す。第７図のセルは従来の状態レジスタのセルに比べて
変更のないセルである。このセルは、主として、第８図
と第９図に示した本発明による変更されたセルの独自性
を示すために開示されるものである。このセルはバス30
に接続され、トライステートゲート（バッファ）61を介
してバスに接続されるRSフリップフロップ60を有する。
RSフリップフロップ60はそのＳ入力はA1ビットを受信す
る。出力Ｑはトライステートゲート61の入力に接続して
いる。トライステートゲート61の制御入力62はANDゲー
ト63からイネーブル信号を受け取るが、このANDゲート6
3は一方で読み出し信号Ｒ、他端ではマルチ入力ANDゲー
トとして示されたアドレスデコーダ64からアドレス信号
Adを受け取る。実際には、読み出し信号Ｒはデータバス
30に付属する制御バスから発し、アドレスデコーダ64の
入力はこのデータバス30に付属のアドレスバスから発す
る。さらに、ANDゲート63の出力は、フリップフロップ6
0の入力Ｒに接続している。これにより、レジスタのこ
のセルに対して、アドレス信号と読みだし信号が出る度
に、ビットA1の状態が読み出され、ビットA1の変更を調
べる次のアドレスと読み出し信号まで、フリップフロッ
プがリセットされる。第８図は、例えば従来例の制御レ
ジスタ43に代わる制御レジスタ53のセル等、レジスタの
欺瞞セルの例を概略示している。本発明では、このレジ
スタはボードの動作状態を制御しないので、事実上役に
立たない。しかし、バス30はその標準ソフトウェアによ
り、このレジスタを定期的にアドレスして制御指令を書
き込み、またこの指令が正しく書き込まれたことを確認
するために、このレジスタを読みだす場合もある。従っ
て、このセルは主としてＤ型フリップフロップ70より成
り、そのＤ入力はバス30に接続し、そのＱ出力はトライ
ステートゲート71のバッファを介してバス30に送り返さ
れる。このために読み出し書き込みアドレシングシステ
ムが設けられている。アドレスは、マルチ入力ANDゲー
トとして示したアドレスデコーダ72により検出され、ア
ドレスデコーダ72の出力Adは２つのANDゲート73と74の
第一の入力に送り返される一方、その第二の入力はそれ
ぞれ書き込み信号Ｗと読み出し信号Ｒを受け取る。AND
ゲート73の出力はＤ型フリップフロップ70のクロック入
力CKに接続し、ANDゲート４の出力はトライステートゲ
ート71のイネーブル入力に接続される。以上により、ア
ドレス信号Adと書き込み信号Ｗが同時に存在すれば、デ
ータがＤ型フリップフロップ70、即ち対応するレジスタ
の適当なセルに書き込まれる。アドレス信号Adと読み出
し信号Ｒが同時に存在する場合は、トライステートゲー
ト71がイネーブルされ、バス30が制御レジスタに代わる
レジスタセルに前に書き込まれた状態を読み出す。
第９図は、例えば状態レジスタ54のような、一定の状態
に保持されたレジスタダミーセルを示している。このセ
ルはトライステートゲート80だけで構成され、その入力
は、一定のレベルに維持され、このレベルは図の例では
アースとなっているがロジックの０または１に対応する
ようにしてよい。バス30を制御するソフトウェアが、ア
ドレス信号Adが発生するようなアドレスをデコーダ81の
入力にまた読み出し信号Ｒをもう一方の入力にアドレス
デコーダ81の出力を受け取るANDゲート82の入力にと、
同時に送信すると、トライステートゲート80はイネーブ
ルとなり、バス30は、このバスの制御ソフトウェアに対
して、割り込みを生じない満足すべき状態に相当する所
定のレベルを読み出す。この種のセルはレジスタ44のパ
リティエラーセル44−３と喪失文字セル44−４に代わる
レジスタ54のセル54−３と54−４に使用されるが、これ
は、レジスタとRAMの間の通信においては、シリアル接
続の場合に必要であったチェックの必要がないからであ
る。
に保持されたレジスタダミーセルを示している。このセ
ルはトライステートゲート80だけで構成され、その入力
は、一定のレベルに維持され、このレベルは図の例では
アースとなっているがロジックの０または１に対応する
ようにしてよい。バス30を制御するソフトウェアが、ア
ドレス信号Adが発生するようなアドレスをデコーダ81の
入力にまた読み出し信号Ｒをもう一方の入力にアドレス
デコーダ81の出力を受け取るANDゲート82の入力にと、
同時に送信すると、トライステートゲート80はイネーブ
ルとなり、バス30は、このバスの制御ソフトウェアに対
して、割り込みを生じない満足すべき状態に相当する所
定のレベルを読み出す。この種のセルはレジスタ44のパ
リティエラーセル44−３と喪失文字セル44−４に代わる
レジスタ54のセル54−３と54−４に使用されるが、これ
は、レジスタとRAMの間の通信においては、シリアル接
続の場合に必要であったチェックの必要がないからであ
る。
上に開示された３種のメモリセル（正常セル、欺瞞セ
ル、ダミーセル）により、従来のシリアルインターフェ
イスに付随するコンピュータのソフトウェアとバスがこ
れまで通信していた全てのレジスタを維持することが出
来る。また、ソフトウェアは本発明によるボードが従来
のシリアルインターフェイスボードと違うことは識別出
来ない。これが、上述の説明において、シミュレータお
よび欺瞞ということばを用いた理由である。
ル、ダミーセル）により、従来のシリアルインターフェ
イスに付随するコンピュータのソフトウェアとバスがこ
れまで通信していた全てのレジスタを維持することが出
来る。また、ソフトウェアは本発明によるボードが従来
のシリアルインターフェイスボードと違うことは識別出
来ない。これが、上述の説明において、シミュレータお
よび欺瞞ということばを用いた理由である。
以上説明したように、本発明によれば、特別にソフトウ
ェアを書かなくてもアプリケーション等から見て高速の
データ伝送装置を提供することができる。
ェアを書かなくてもアプリケーション等から見て高速の
データ伝送装置を提供することができる。
第１図は本発明の一実施例の概略ブロック図、第２図は
第１図中の主要部の構成を示すブロック図、第３図およ
び第４図は従来技術を示すブロック図、第５図は従来の
シリアルインターフェイスの構成を示すブロック図、第
６図は第２図中の一部の構成を示すブロック図、第７図
は従来技術で用いられるレジスタを説明するための図、
第８図および第９図は本発明の一実施例で用いることが
できるレジスタを説明するための図である。 1,11,21:コンピュータ， 2:シリアルインターフェイスボード， 3,7:標準ソフトウェア， 4:ライン， 5,15:周辺装置 6:シリアルインターフェイス， 8,18:機械的部分， 12,16:パラレルインターフェイス， 13,17:特別なソフトウェア， 14:ワイヤ， 22:インターフェイス， 30:バス， 31:シリアルインターフェイスシミュレータ， 32:マイクロプロセッサ， 33:RAM, 34:シリアルインターフェイス。
第１図中の主要部の構成を示すブロック図、第３図およ
び第４図は従来技術を示すブロック図、第５図は従来の
シリアルインターフェイスの構成を示すブロック図、第
６図は第２図中の一部の構成を示すブロック図、第７図
は従来技術で用いられるレジスタを説明するための図、
第８図および第９図は本発明の一実施例で用いることが
できるレジスタを説明するための図である。 1,11,21:コンピュータ， 2:シリアルインターフェイスボード， 3,7:標準ソフトウェア， 4:ライン， 5,15:周辺装置 6:シリアルインターフェイス， 8,18:機械的部分， 12,16:パラレルインターフェイス， 13,17:特別なソフトウェア， 14:ワイヤ， 22:インターフェイス， 30:バス， 31:シリアルインターフェイスシミュレータ， 32:マイクロプロセッサ， 33:RAM, 34:シリアルインターフェイス。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/10
Claims (7)
- 【請求項１】シリアルインターフェイスに適合した標準
的なソフトウエアを有する送信器とシリアルインターフ
ェイスを有する標準的な受信器との間でのデータ転送を
行うデータ伝送装置において、 前記シリアルインターフェイスと同じ入出力及び以下の
（ａ）ないし（ｃ）を有することにより前記送信器のシ
リアルインターフェイスを置換えるシステムを設けたこ
とを特徴とするデータ伝送装置： （ａ）前記送信機のソフトウエアに対してシリアルイン
ターフェイスとして動作するシリアルインターフェイス
シミュレータ； （ｂ）マイクロプロセッサに関連付けられ、シミュレー
タ標準肯定信号を使って前記送信機との間でデータを高
速で送受するメモリ； （ｃ）前記メモリにストアされているデータを前記シリ
アルインターフェイスのレートで前記受信機へ向けて送
信するインターフェイス。 - 【請求項２】前記シリアルインターフェイスシミュレー
タは以下の（ａ−１）ないし（ａ−７）： （ａ−１）前記ソフトウエアが前記標準的な受信器へ転
送されるべきデータをそこへ書き込むデータ送信レジス
タ； （ａ−２）前記ソフトウエアがデータの送信に関するデ
ータをそこから受取るデータ受信レジスタ； （ａ−３）前記データ送信レジスタに結合され、前記デ
ータ受信レジスタからそこへデータが転送される第１バ
ッファレジスタ； （ａ−４）前記データ受信レジスタに結合され、そこか
ら前記データ送信レジスタへデータが転送される第２バ
ッファレジスタ； （ａ−５）前記第１バッファレジスタと前記第２バッフ
ァレジスタに結合されたバス； （ａ−６）２つのシリアルインターフェイス間でエラー
なしのデータ転送が行われた場合に制御レジスタに書込
まれるべきデータと等価なデータがそこへ書込まれるシ
ミュレーション制御レジスタ； （ａ−７）２つのシリアルインターフェイス間でエラー
なしのデータ転送が行われた場合に状態レジスタに書込
まれるべきデータと等価なデータがそこへ書込まれるシ
ミュレーション状態レジスタ； を有し、 前記メモリは、前記第１バッファレジスタから前記バス
を介して前記データを受取り、前記バスを介して前記第
２バッファレジスタへ標準的な肯定信号を送り返す ことを特徴とする特許請求の範囲第１項記載のデータ伝
送装置。 - 【請求項３】前記シミュレーション制御レジスタ及び前
記シミュレーション状態レジスタは夫々従来のシリアル
インターフェイスの制御レジスタ及び状態レジスタと同
じセルを有することを特徴とする特許請求の範囲第２項
記載のデータ伝送装置。 - 【請求項４】前記シミュレーション制御レジスタは書込
み及び読出し欺瞞セルを有し、前記セルの書込み出力は
直前の読出し入力に対応することを特徴とする特許請求
の範囲第３項記載のデータ伝送装置。 - 【請求項５】前記シミュレーション状態レジスタはセル
を有し、前記セルは、前記シリアルインターフェイスシ
ミュレータによって置換された前記シリアルインターフ
ェイス中の制御レジスタ中の類似のセルによってシステ
ム状態を検出するのと同様な態様でシステム状態を検出
できるようになっており、 前記シミュレーション状態レジスタは更にダミーセルを
有する ことを特徴とする特許請求の範囲第３項記載のデータ伝
送装置。 - 【請求項６】前記書込み欺瞞セルと読み出し欺瞞セルの
各々はＤ型フリップフロップを有し、前記Ｄ型フリップ
フロップのクロック入力はアドレス信号によって操作さ
れ、前記Ｄ型フリップフロップの書込み信号と前記Ｄ型
フリップフロップの直前の入力と同一であるＱ出力はデ
ータ信号と読出し信号の生起に従って読み出されること
を特徴とする特許請求の範囲第５項記載のデータ伝送装
置。 - 【請求項７】前記ダミーセルの各々は制御ゲートを有
し、 前記制御ゲートの入力は固定されたレベルになっている
とともに、アドレス信号と読出し信号が生起したときに
前記ゲートが読出される ことを特徴とする特許請求の範囲第６項記載のデータ伝
送装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8617009A FR2607648B1 (fr) | 1986-11-28 | 1986-11-28 | Procede et dispositif de transmission rapide de donnees entre un emetteur et un recepteur par liaison serie standard |
| FR8617009 | 1986-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63146539A JPS63146539A (ja) | 1988-06-18 |
| JPH0787470B2 true JPH0787470B2 (ja) | 1995-09-20 |
Family
ID=9341574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62301384A Expired - Fee Related JPH0787470B2 (ja) | 1986-11-28 | 1987-11-27 | データ伝送装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4835346A (ja) |
| JP (1) | JPH0787470B2 (ja) |
| FR (1) | FR2607648B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513326A (en) * | 1989-06-12 | 1996-04-30 | Quantum Corporation | System for optimizing data transfer |
| US5517671A (en) * | 1993-07-30 | 1996-05-14 | Dell Usa, L.P. | System for designating a plurality of I/O devices to a plurality of I/O channels and connecting and buffering the plurality of I/O channels to a single system bus |
| US6128681A (en) * | 1997-08-07 | 2000-10-03 | Avid Technology, Inc. | Serial to parallel and parallel to serial, converter for a digital audio workstation |
| DE102019132476A1 (de) * | 2019-11-29 | 2021-06-02 | Dspace Digital Signal Processing And Control Engineering Gmbh | Modul mit einer Serialisierereinheit und verbesserter Kompatibilität zu Deserialisierereinheiten unterschiedlicher Baureihen |
| CN112305961B (zh) * | 2020-10-19 | 2022-04-12 | 武汉大学 | 新型信号探测采集设备 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527233A (en) * | 1982-07-26 | 1985-07-02 | Ambrosius Iii William H | Addressable buffer circuit with address incrementer independently clocked by host computer and external storage device controller |
| JPS6045837A (ja) * | 1983-08-23 | 1985-03-12 | Yamatake Honeywell Co Ltd | デ−タ転送回路 |
| US4736074A (en) * | 1986-04-18 | 1988-04-05 | Siemens Aktiengesellschaft | Arrangement for the transmission of data |
-
1986
- 1986-11-28 FR FR8617009A patent/FR2607648B1/fr not_active Expired - Fee Related
-
1987
- 1987-09-08 US US07/094,958 patent/US4835346A/en not_active Expired - Fee Related
- 1987-11-27 JP JP62301384A patent/JPH0787470B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2607648A1 (fr) | 1988-06-03 |
| FR2607648B1 (fr) | 1994-03-18 |
| JPS63146539A (ja) | 1988-06-18 |
| US4835346A (en) | 1989-05-30 |
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Legal Events
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|---|---|---|---|
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