JPH0789348B2 - インタフェースシステムにおけるデータ伝送方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコンピュータあるいはコンピュータに関連する
装置と共に使用されるインタフェースシステム、特にデ
ータ処理システムの入出力セクションにおけるインタフ
ェースシステムのデータ伝送方法に関する。

［従来の技術、および発明が解決しようとする問題点］ 近代的なメインフレーム・データ処理システムは、中央
処理装置（以後CPUと言う）と、このCPUによって直接番
地指定（以後アドレスと言う）が可能な中央メモリと、
システムへのデータの入力およびシステムからのデータ
の記録を行う入出力（以後I/Oと言う）記憶装置、およ
びI/O記憶装置と中央メモリとの間のデータの移動の制
御およびバッファを行うI/O処理システムを含んでい
る。I/O処理システムはCPUが直接I/O記憶装置を制御し
ないようにして、データ処理がI/O動作と同時に進行す
るようにする。

I/O動作において、システム内の多くの異なった装置
間、一般的にはCPUとI/O記憶装置間の経路に沿った装置
間でデータおよび制御情報を転送することが必要であ
る。例えば、記憶装置の中央メモリからのデータを記憶
するためにには、そのデータは前記メモリからI/O処理
システムに転送され、そしてそこから選択された記憶装
置に転送されねばならない。これらの装置の各個は異な
ったクロックレート（パルス繰返し周波数）、あるいは
少なくとも同期していない状態で動作しているのが普通
なので、個々の装置の内部スピードに無関係にインタフ
ェースの動作を進めることができる、インタロック機能
を有するインタフェースが必要である。

インタロックを行う機構には従来技術において種々の異
なった形態があるが、それらは一般的に１バイトずつ、
あるいは１ワード（ユニット）ずつを基準としたインタ
ロックを提供するので、転送される情報あるいはデータ
の各ユニットは、別のユニットが転送装置によって送ら
れる前に、受信装置によって確認される。このような従
来技術の好例で、「完全な」データ通信インタロック機
能が働くインタフェース機構が以下の米国特許に開示さ
れている： 米国特許第3,336,582号「インタロック機能を有する通
信システム」−ビューソレイル（Beausoleil）ほか、 米国特許第3,582,906号「高速データ通信インタロック
機能を有する通信システム用インタフェース」−ビュー
ソレイル（Beausoleil）ほか。

完全なインタロック機構を有するインタフェース機構
は、代表的には単純で信頼性があるが、それらは本来そ
れと共に得られるデータ転送レートに関連して制限され
る。データの送信あるいは受信を10MHz（100nsのクロッ
ク周期）の範囲のクロックレートで行なうことができる
端子あるいは周辺装置を備えた非常に高速の応用装置で
は、相互接続（インタフェース）ケーブルに生ずる伝達
遅延（約5.25ns/m−1.6ns/フイート）は、完全なインタ
ロック機能を有するインタフェースにおいて、ケーブル
がほんの数フイート（１〜2m）使用された時でも、スピ
ードを制限する主要な原因となる。種々の応用装置にお
いて、実際的な問題として24m（80フイート）程度の長
さのケーブルを設けることは必要であるということを考
慮すると、データのユニットをインタロックするのに必
要な「往復」時間は250nsを越える。

従って、典型的な16ビットのデータの経路幅に対して、
完全なインタロック機能を有する機構の、ユニットの転
送レートの最大値は64Mbps近辺であり、これでは遅すぎ
て従来の比較的高速のディスク駆動ユニットを十分に利
用できないし、より高速の半導体記憶装置に関しては言
うまでもない。（完全なインタロック機能を有するこの
種のシステムにおける固有の遅延の図解的な例は、例え
ば「インテリジェントスタンダードインタフェース（IS
I）」（SPEC77653440,CD6,REV Ｂ）と題されたマグネ
ティックペリフェラルズ社（コントロールデータ社系
列）によって1982年４月30日に発行された標準インタフ
ェースの仕様書の第15図を参照されたい。） 従って、完全なインタロック機能を有するシステムに固
有の遅延量を小さくするために、インタフェース技術が
発展してきた。一般に「データストリーミング」という
名称で知られているこのような技術の１つでは、データ
の２つまたはそれ以上のパーセル（組）が、１つのイン
タロックの認識毎に受信装置によって転送される。この
ようにして、Ｌがインタフェース用ケーブルの伝達遅延
時間に等しく、Ｎがインタロックの認識毎に伝達される
データのパーセル数に等しいとすると、データのＮ個の
パーセルの伝達に対して完全なインタロック機能を有す
るシステムでは、伝達時間2L（Ｎ−１）が節約される。
すでに認識されたように、実質的にはより高いデータの
伝達レートはこのような方法で得られ、以上のようにCP
UのI/Oに関連するむだ時間を減らすためのポテンシャル
を与え、そしてI/O処理のためのハードウエア（データ
チャネルのような）の量を減らすためには、与えられた
システム全体のI/Oレートを維持することが必要であ
る。

しかしながら、データストリーミングはより複雑で高価
なインタフェース用のハードウエアとソフトウエアを必
要とする。例えば、ストリームを連続的にアンダランな
しに送信サイドから送ることを保証し、送信されたスト
リームをオーバランなしに受信サイドが吸収することを
保証するために、インタフェースの各サイドにおいてデ
ータのバッファリングが一般的に必要である。このよう
に情報即ちデータ用のバッファがアドレス用の制御回路
と共に与えられなければならず、完全なインタロック機
能を有するシステムにおいてはそれらが通常以上に必要
であるので、複雑さ、コスト、スペース及び必要な電力
が増大する。しかしながらも、もし関連するバッファリ
ングの必要条件を減らすためにストリーム長を縮小すれ
ば、スピードが犠牲になる。これに関連して、スピード
を上げるためにストリーム長を増大すれば、バッファリ
ングの必要条件がひどく高いレベルに近付き、データ処
理の適応力が犠牲になり、短いストリームが有効に処理
されず、多重化能力が減少する、あるいは少なくとも多
重化能力を得ることが非常に困難になる。

一方、比較的遠隔地に対して多量のデータの往来を行わ
せるように設計されたどのようなインタフェース機構に
おいても、データの転送レートはおそらく最も重要な特
徴であるが、その他にも考慮しなければならないことが
ある。ピン出力と端子とは通常どのようなシステムにお
いても制限されたリソース（資源）であり、従って節約
されねばならないものである。同様に、ケーブルの引き
回しの必要性を減らすことが好ましい。それ故、インタ
フェースにおいて使用される信号のラインの数は最少限
にとどめておくべきである。しかしながら、逆の要因も
ある。転送レートはより多くの数のデータ用および／ま
たは制御用のラインを与えることによって容易に改善さ
れるであろうし、インタフェースのプロトコル機能およ
び制御機能は、何本かの特殊機能ラインが与えられれば
単純化される。すなわち、ディスク駆動装置のような複
雑な装置の制御が必要とされるところでは、比較的多く
の数の機能ラインを必要としている、そして、転送中に
データの完全性を維持するためには、転送中の情報のパ
ーセル毎に複数ビットからなるチェックバイトを必要と
する。

このように、インタフェースシステムを設計する場合に
は、考慮すべき多数の対立する要因が存在する。実際、
考慮すべき事柄が非常に多いので、リソースを最大限増
やすことによって細かな統計上の分析が正当化される。
本発明の目的はデータ転送レート、データ処理の適応
性、データの完全性の維持を、バッファリング手段、端
子数、ケーブル引き回しおよび制御の必要性と複雑さは
最小限にしながら最適化することにより、比較的単純で
はあるが速く、適応性に富みそして信頼性のあるデータ
伝送方法を提供することである。図面に示されそして以
下の記述に説明されるように、本発明は、広範囲で複雑
なバッファリング手段、複数ビットのパリティコードと
多数の特殊な制御ラインを使用する過度に単純化された
制御によって特徴づけられる非常に高速のハードウエア
を有する高度なインタフェースと、インタフェースの異
なった側面の間（例えば双方向データバス）、複雑なプ
ロトコルおよび最少限の端子数とケーブル引き回しの要
求のようなリソースのハードウエアを分け合っているこ
とを特徴とするプロトコル機能を備えた高度なインタフ
ェースシステムとの間の最適のバランスを生むものであ
る。

本発明は上述したように、適応性あるいは速度を犠牲に
することのない、比較的単純なインタフェース用のケー
ブル引き回しシステムおよび比較的単純なプロトコル機
能を提供することにより、多くの設計上の障害を取り去
る。

［発明の構成］ 本発明のデータ伝送方法は、第１のユニットからの要求
により、該第１のユニットから第２のユニットへデータ
伝送し、また逆に第２のユニットから第１のユニットへ
データを伝送するものであり、 前記第１のユニットが、 制御手段、及び前記第１のユニットから前記第２のユニ
ットへの情報の伝送を同期化するためのライトクロック
信号を発生するための手段と、 前記ライトクロック信号のあるサイクル中に機能ワード
を形成するする複数のファンクションコード信号を発生
するための手段と、 前記ライトクロック信号のどのサイクル中に機能ワード
が前記ファンクションコード信号によって形成されたか
を表すためのファンクションレディ信号を発生するため
の手段と、 前記ライトクロック信号のあるサイクル中に書込みデー
タのパーセルを形成する複数のデータ出力信号を発生す
るためのデータ出力信号手段と を含み、かつ 前記第２のユニットが、 制御手段、及び前記第２のユニットから前記第１のユニ
ットへの情報の伝送を同期化するためのリードクロック
信号を発生するための手段と、 前記第１及び第２のユニット間のデータの情報またはス
テータスの情報の伝送を調整するためのステータス／デ
ータレディ信号を発生するための手段と、 前記リードクロック信号のあるサイクル中に読込みデー
タのパーセルを形成する複数のデータ入力信号を発生す
るためのデータ入力信号手段と を含んでおり、 前記データ伝送方法が、 （ａ）前記第１のユニットの前記ファンクションコード
信号で書込み機能ワードを形成し、該書込み機能ワード
を前記第２のユニットに伝送するステップ、 （ｂ）前記書込み機能ワードの伝送と同時に、前記ファ
ンクションコード信号によって有効な機能ワードが形成
されたことを、前記ファンクションレディ信号で前記第
２のユニットに伝達するステップ、 （ｃ）前記第１のユニットによって送信された前記書込
み機能ワードに応答して、前記第２のユニットが伝送信
号の受け取りが可能になったことを、前記ステータス／
データレディ信号で前記第１のユニットに伝達するステ
ップ、 （ｄ）前記ライトクロック信号の連続する複数のサイク
ルにおいて、前記第１のユニットから前記第２のユニッ
トへ予め決められた数の書込みデータのパーセルを伝送
するステップ、 （ｅ）前記予め決められた数の書込みデータのパーセル
が前記第２のユニットによって受け取られた後に発生さ
れるステータス／データレディ信号によって、前記第１
のユニットが更にデータを伝送するように該第１のユニ
ットに伝達するステップ、 （ｆ）前記ステップ（ｄ）および（ｅ）を所定回数自動
的に繰り返すステップを有しており、 また前記データ伝送方法は、 （ｇ）前記第１のユニットの前記ファンクションコード
信号で読出し機能ワードを形成し、該読出し機能ワード
を前記第２のユニットに伝達するステップ、 （ｈ）前記読出し機能ワードの伝達と同時に、前記ファ
ンクションコード信号によって有効な機能ワードが形成
されたことを、前記ファンクションレディ信号で前記第
２のユニットに伝達するステップ、 （ｉ）前記リードクロック信号の連続する複数のサイク
ルにおいて、前記第２のユニットから前記第１のユニッ
トへ予め決められた数の読出しデータのパーセルを伝送
するステップ、 （ｊ）前記第１のユニットの前記ファンクションコード
信号でデータ機能ワードを形成し、該データ機能ワード
を前記第２のユニットに伝達するステップ、 （ｋ）前記データ機能ワードの伝達と同時に、前記ファ
ンクションコード信号によって有効な機能ワードが形成
されたことを、前記ファンクションレディ信号で前記第
２のユニットに伝達し、前記データ機能ワードにより前
記第２のユニットが更にデータを伝送するように伝達
し、前記予め決められた数の読出しデータのパーセルが
前記第１のユニットによって受け取られた後に、前記デ
ータ機能ワードを第２のユニットに伝達するステップ、 （ｌ）前記リードクロック信号の連続する複数のサイク
ルにおいて、前記第２のユニットから前記第１のユニッ
トへ予め決められた数のデータのパーセルを伝送するス
テップ を有しているものである。

また、本発明の好適な形態においては、読出しデータの
パーセルの予め決められた数が、１パケット中の読出し
データのパーセルの総数より少なく、データ機能ワード
が読出しデータのパケット全体が受け取られる以前に発
生されることを特徴とし、またさらに、読出しデータの
パーセルの予め決められた数が、該予め決められた数の
読出しデータのパーセルが受け取られた時とパケット中
の最後のデータのパーセルが受け取られた時との間の時
間が前記第１のユニットと第２のユニットとの間の信号
伝送の伝播遅延にほぼ等しくなるように定められている
ことを特徴としており、送信されたデータ機能ワード
が、最後の読出しデータのパーセルが第２のユニットか
ら送信された時刻とほぼ同時に第２のユニットにおいて
受け取られて、第２のユニットが他の予め決められた数
の読出しデータのパーセルの伝送を殆ど遅延なしに開始
できるようにしている。

このように本発明のデータ伝送方法においては、比較的
単純なインタフェースのプロトコル、比較的小数のピン
出力と端子およびインタフェース用信号ラインを使用し
ながら、比較的長い伝送路を通じて、比較的多くの量の
データを有効に転送できる。その上、後に見られるよう
に、本発明のデータ伝送方法に用いられるシステムは容
易に拡張することができ、多くの変更を伴うことなく、
ほんの少しのデータ信号を追加するだけで、高いデータ
の転送レートを得ることができる。

［実施例］ 概略的事項 本発明に用いられるインタフェースシステムの望ましい
実施例の外観がブロック図にて第１図に示される。RAM
メモリを含むI/O（入出力）プロセッサ10が、CPU（図示
せず）に代わってある入出力タスク、この実施例で参照
番号60〜63により示されるディスク駆動ユニットとの間
のデータの読出しおよび書込みを実行するために設けら
れている。I/Oプロセッサ10のRAMメモリ（以下専用メモ
リと言う）は、DMA（ダイレクト・メモリ・アクセス）
ポート12を経由し、DAMチャネル14を通じてチャネルマ
ルチプレクサ30に接続され、さらにチャネルマルチプレ
クサ30は、参照番号50〜53により示される制御器ユニッ
トを介しそれぞれのディスク駆動ユニット60〜63に接続
される。また、その他のチャネル16は、I/Oプロセッサ1
0のアキュムレータレジスタからチャネルマルチプレク
サ30にインストラクション、コマンド、パラメータ等を
伝達するために設けられている。

I/Oプロセッサ10は、好ましくは高速のバイボーラ設計
による専用メモリを介して、データを極めて高いレート
で転送することができる、高速の16ビット多目的形コン
ピュータであることが望ましい。メインフレームとの間
の全ての通信、例えばディスクおよびテープの要求ある
いは端末機器との通信のようなもの、は好ましくは第２
の「マスター」I/Oプロセッサ（図示せず）により取り
扱われ、このマスターI/Oプロセッサは、I/Oプロセッサ
の制御による周辺装置への要求が含まれるような場合
に、I/Oプロセッサ10と共働する。これも図示されない
が、100Mバイト／秒のチャネルを介して中央メモリとの
通信を行なう比較的大容量のバッファメモリを、I/Oプ
ロセッサ10とマスターI/Oプロセッサと共に用いること
が望ましい。動作時において、I/Oプロセッサ10は前記
チャネルを通じてメインフレームの中央メモリとバッフ
ァメモリとの間のデータの移動を制御する。周辺装置へ
の読出しおよび書込み動作において、I/Oプロセッサ10
はその専用メモリとバッファメモリとの間、およびその
専用メモリとDMAチャネル14を介してこれに接続する周
辺機器、例えばディスク駆動ユニット60〜63のような周
辺機器との間でデータを転送する。しかしながら、上述
したI/Oプロセッサおよびメモリを有する装置は望まし
い形態ではあるが、本発明の本質を成すものではないと
いうことを理解されたい。前述の装置はむしろ本発明の
装置構成および本発明のシステムがその最も有利な使い
方をされる場合の、この種のI/O処理装置のデータ転送
レートの能力の一実施例にすぎないものである。

概念的には、チャネルマルチプレクサ30は４つのハード
ウエアチャネル０〜３に分離されており、そのどのチャ
ネルも、I/Oプロセッサ10と各チャネルに対応する制御
器ユニット50〜53およびディスク駆動ユニット60〜63の
間で、データ、インストラクションおよび関連するパラ
メータを伝送する。従って、概念的に示すために、図面
には４つのマルチプレクサチャネル０〜３が個々に示さ
れ、またマルチプレクサ30と制御器ユニット50〜53との
間にインタフェース経路40〜43が示されている。しかし
ながら実際には、マルチプレクサ30に対してアクセスを
行う制御器ユニット50〜53に共用される単一の情報経路
と時分割多重に基づいて設けられるI/Oプロセッサ10と
が設置されることが望ましい。

制御器ユニット50〜53はその各個がディスク駆動ユニッ
ト60〜63のそれぞれに接続されている。制御器ユニット
50〜53の主な機能はマルチプレクサ30と、対応するディ
スク駆動ユニット60〜63の１つの中のデータバッファと
の間のバッファを行うことである。この明細書において
用語「パーセル（組）」は用語「ワード（語）」と等価
な意味を有しており、予め決められた数のデータビット
からなる同等のグループを示す。データのバッファを行
うために、制御器ユニット50〜53の各個はデータバッフ
ァを含んでおり、このデータバッファは書込みおよび読
出し動作中はそれぞれディスクを進めたり送らせたりす
る。データは対応するディスク駆動ユニットのバッファ
との間で、16個のパーセルからなる「パケット（束）」
の形で両方向に、各パケット毎に１つの要求または回復
信号を伴って転送されるが、このことは後に詳述される
であろう。

望ましくは、ディスク駆動ユニット60〜63の各個は、内
部の読出しおよび書込み動作のタイミング、例えばディ
スクとの間のデータの読出しおよび書込みのタイミング
をとるための独立した制御回路を備えている。従ってイ
ンタフェース用経路55〜58を通して時間のみに依存する
動作は、実際にはデータ、機能および機能パラメータの
転送である。書込みモードにおいては、ディスク駆動ユ
ニット60〜63のスキュー除去（デスキュー）バッファ
は、対応する制御器ユニット50〜53からデータを受信
し、制御器ユニット50〜53に関連する「書込み（ライ
ト）」クロックとの同期をとる。バッファに転送された
データは次に、時間合わせされてディスク盤上の記憶装
置に出力され、ディスク駆動ユニットの内部クロックに
同期させられる。同様に、読出しモードでは、データは
ディスク盤からディスク駆動ユニットのバッファに向か
うときに、ディスクの内部クロックを用いて時間合わせ
され、またデータはバッファから制御器ユニットに時間
合わせされて出力され、ディスク駆動ユニットに関連す
る「読出し（リード）」クロックに同期させられる。ラ
イトクロックおよびリードクロックの信号は本発明のイ
ンタフェースシステムの必須の形態であり、この信号に
より高いスピードと信頼性、および制御器ユニットとデ
ィスク駆動ユニット間のインタロック機能を有する経済
的なインタフェースシステムが提供されることがわかる
であろう。

物理的に言えば、メインフレームCPUと、中央メモリ
と、バッファメモリと、マスターI/OプロセッサとI/Oプ
ロセッサ10とマルチプレクサ30と、制御器ユニット50〜
53およびディスク駆動ユニット60〜63は、お互いに以下
に示すような位置関係になっている。

メインフレームCPUと中央メモリとはその間の伝達遅延
を最小にするためにお互いに非常に近接して中央枠の中
に形成されて支持されている。I/Oプロセッサ10とバッ
ファメモリおよびマスターI/Oプロセッサも中央枠の中
に支持されており、前記CPUと中央メモリにできる限り
近い場所に位置している。マルチプレクサ30と４つの制
御器ユニット50〜53の全てもまた中央枠の中に位置して
おり、この場合はこれらはI/Oプロセッサ10にできるだ
け近く設置されている。このようにこれらの多くの異な
った装置間のデータおよび通信用の経路の距離は、これ
らの間の伝達遅延を最小限にとどめるために最小の値に
なっている。しかしながら、ディスク駆動ユニット60〜
63の各個はやむなく中央枠から距離にして1.5〜15m（５
〜50フィート）程度離れた場所に位置しており、従っ
て、既に認識されていることではあるが、インタフェー
ス経路55〜58を通ることによる伝達遅延は通常かなりの
値となる。制御器ユニット50〜53とディスク駆動ユニッ
ト60〜63との間に本発明のインタフェース装置が用いら
れる理由はここにあるのである。

インタフェースラインおよび信号 第２図および第1,2表を参照すると、本発明によるイン
タフェース経路55〜58のそれぞれを構成する信号群が示
されている。第２図は制御器ユニットとディスク駆動ユ
ニット間の信号の実行の様子を示している。物理的には
インタフェース経路55〜58の各個はバス・アウトケーブ
ルとバス・インケーブルの２本のケーブルで構成されて
おり、この２本のケーブルはそれぞれ複数本の導電ライ
ンを含んでいる。前記バス・アウトケーブルはライトク
ロックラインと、ファンクション／データレディライン
と、機能ワード用の４本の（ファンクション）コードラ
インと、コードパリティラインと、16本のバス・アウト
ビット（データ）ラインとバス・アウトパリティライン
の合計24本のラインを含んでいる。また前記バス・イン
ケーブルはリードクロックラインと、ステータス／デー
タレディラインと、エラーラインと、ダン（完了）ライ
ンと、レディラインと、インデックス／セクタマークラ
インと、ステータスパリティラインと、16本のバス・イ
ンビット（データ）ラインおびバス・インパリティライ
ンの合計24本のラインを含んでいる。第１表および第２
表は第２図に示されたこれらの信号をより詳細に示すも
のであり、そしてさらに、これらの信号は２本のケーブ
ル間の信号の対称性を示しており、これは分離不良およ
び周辺装置がない場合のマルチプレクサの点検を行うた
めにループバックするという目的においてきわめて有効
であり、また我々のインタフェースの把握および理解を
容易にし、また助長する。

前記バス・アウトとバス・インの２本のケーブルは、バ
ス・アウトケーブルが制御器ユニットからディスク駆動
ユニットへ信号を運び、そしてバス・インケーブルが信
号をディスク駆動ユニットから制御器ユニットへ運ぶの
であるが、このとき制御器ユニットとディスク駆動ユニ
ット間のラインの名前に対応するインタフェース信号を
運ぶ。前記２本のケーブルに運ばれる信号は簡単に言え
ライトクロック信号は、コマンド（ファンクション）と
ディスク駆動ユニットへのデータの同期をとるために、
制御器ユニットによって作り出されるクロック信号であ
る。このライトクロック信号のハイからローへの変化は
バス・アウトサイクルの中央を規定する。前記ファンク
ション／データレディ信号は、バス・アウトサイクルの
間アクティブであり、コード０〜３ラインによって有効
なファンクションを運ぶ。４つのコード信号はディスク
駆動ユニットによって実行される機能（ファンクショ
ン）を運ぶ。ファンクションコードはバス・アウトサイ
クル中にファンクション／データレディ信号が真、即ち
アクティブでコードパリティ信号が良い状態である場合
に、前記コード信号から解読（デコード）される。前記
コードパリティ信号はコード０からコード３に対する奇
数パリティを運ぶ。バス・アウトビット信号は制御器ユ
ニットからディスク駆動ユニットへの16ビットの広さの
データバスを形成する。バス・アウトパリティ信号は前
記バス・アウトビット信号の奇数パリティを運ぶ。

リードクロック信号は制御器ユニットへのステータスお
よびデータの同期をとるためにディスク駆動ユニットに
よって作り出されるクロック信号である。このリードク
ロック信号のハイからローへの変化はバス・インサイク
ルの中央を規定する。ステータス／データレディ信号
は、駆動ユニットがリードデータまたはステータスをバ
ス・インケーブルに与えている状態のバス・インサイク
ルの間、駆動ユニットによって表明（アサート）され
る。ステータス／データレディ信号は駆動ユニットのデ
ータ受信準備ができたことを示すために、書込み動作中
に１つのバス・インサイクルに対してパルス出力され
る。ステータス・データレディ信号はまた選択された状
態を示すために他の連続信号の中にも使用される。エラ
ー信号は機能実行中に少なくとも１つのエラー状態があ
った場合に、ダン信号と共に送られる。前記ダン信号は
コマンド完了を示しており、これが使用された時は１つ
のバス・インサイクルの表明である。レディ信号は駆動
ユニットが制御器ユニットのコマンドを受信できる可能
性を示すレベルである。インデックス／セクタマーク信
号はコード化されたインデックスとセクタマーク情報を
運ぶものであり、これが単一のバス・インサイクルの間
動作するときはセクタマークを示し、連続した２つのバ
ス・インサイクルの間動作するときはインデックスマー
クを示す。ステータスパリティ信号はステータス／デー
タレディ信号と、エラー信号と、ダン信号およびレディ
信号に対する奇数パリティを運ぶ。これら４つの信号は
レベルは検査され、そしてステータスパリティ信号が自
分も含めた５つの信号のグループに対して奇数パリティ
を与えるためにセットまたはクリアされる。ステータス
パリティ信号はバス・インサイクル中のレディ信号がア
クティブである時において有効である。バス・インビッ
ト信号は駆動ユニットから制御器ユニットへの16ビット
の広さのデータバスを形成する。バス・インパリティ信
号はバス・インビット信号用の奇数パリティを運ぶ。バ
ス・インパリティはバス・インサイクル中のレディ信号
がアクティブである時において有効である。

動作の実行 第２図と第１表に示され、そして今までに手短かに説明
されたインタフェース信号の実行および動作は、ここで
第３図および第４図を参照して説明されるが、これらは
制御ユニット50〜53およびディスク駆動ユニット60〜63
のうちの１つのブロック図にそれぞれ単純化されてい
る。

制御器ユニットの第１の機能はマルチプレクサ30と対応
するディスク駆動ユニットの中のデスキューバッファと
の間のデータのバッファ（緩衝）を行うことである。こ
の目的のためにバッファ100を与えられている。このバ
ッファ100は、その記憶手段の容量が少なくとも1024個
の17ビットから成るデータワードあるいはパーセルを備
えていることが好ましく、そうすればバッファ100は１
つまたは複数の連続する転送サイクルの間に、１つまた
は複数の割り込みのないデータの流れを送信あるいは受
信する。バッファ100には入力102または104のどちらか
でも入力することができ、これらの入力はバス・インビ
ットのデータラインを介してディスク駆動ユニットか
ら、あるいはマルチプレクサ30のデータ経路からのどち
らからでもそれぞれデータを受信する。マルチプレクサ
106は前記２つの信号源のどちらかを選択するために設
けられている。同様に、バッファ100は出力110または11
2のどちらかでも出力することができ、これらの出力は
バス・アウトビットのデータラインを介して駆動ユニッ
トに、そしてマルチプレクサ30のデータラインにそれぞ
れ接続されている。マルチプレクサ114はどちらかの出
力経路を選択するために設けられている。

インクリメンタあるいはカウンタ122を含むアドレスコ
ントロール（アドレス制御回路）120は、バッファ100が
入力サイクルである間そして出力サイクルである間、バ
ッファ100のアドレスを行うために設けられている。制
御回路124と126はアドレス制御回路120のモニタおよび
制御と、マルチプレクサ106と114の多重経路の選択を行
うために設けられている。制御回路124は入力130を経由
してディスク駆動ユニットから入力されるリードクロッ
ク信号、ステータス／データレディ信号、エラー信号、
ダン信号、レディ信号、マーク信号およびステータスパ
リティ信号を受信する。制御回路126は出力132を経由し
てディスク駆動ユニットに出力するライトクロック信
号、ファンクション／データレディ信号、ファンクショ
ンコード信号およびコードパリティ信号を発生する。制
御回路126はマルチプレクサ30からのコマンドのファン
クション信号と制御パラメータを入力104、レジスタ140
および信号経路134を経由して受信し、そしてまたこの
制御回路126は信号経路136を介して制御回路124に接続
されており、これら２つの制御回路は共働して制御器ユ
ニットの中を通過する情報の流れを制御する。制御回路
124と126とはここでは別々に描かれているが、これは単
に制御機能の説明を都合良くするためであり、制御回路
はとにかくそれによって実行される必要がある機能に一
致した実行を行うことを理解されたい。

一般に、マルチプレクサ30から受信したコマンドのファ
ンクション信号は、制御回路126にモニタされると共に
４つのファンクションコード信号の形で出力132に導か
れ、この時制御回路126はまた５つの信号の間の奇数パ
リティを維持するために、コードパリティ信号のセッテ
ィングを行う。シリンダ選択用やヘッド選択用のパラメ
ータのような制御パラメータは、（バス・アウトビット
ラインを通じて）出力110からディスク駆動ユニットへ
出力されるために、一般にレジスタ140とマルチプレク
サ114を通る経路をとるが、このとき制御回路126からの
ファンクションコードに同期していることが望ましい。
通常、コマンドのファンクション信号と制御パラメータ
とは入力104から１つの制御ワードとして受信され、そ
して次に上述した経路を経て適切なインタフェース用信
号経路に達し、そしてこれによりディスク駆動ユニット
に送られる。バッファ100からのパラメータの転送およ
びデータの転送のために、パリティ発生器142が設けら
れており、これが16個のバス・アウトビット信号用の奇
数パリティを発生する。

ディスク駆動ユニットから制御器ユニットへデータを運
ぶことに加えて、バス・インビットラインまたはディス
ク駆動ユニットのステータスパーセル、通常は駆動ユニ
ットの機能の完了として送信される、を運び、ディスク
駆動ユニットの動作の確認を制御ユニットあるいはI/O
プロセッサが行いたい時の確認用に使用する。ステータ
スのパーセルは、これがバス・インビットラインに現れ
たことが入力130において予め決められたステータス信
号とダン信号の組合せによって示され、制御回路124に
よってデコードされた時に、制御回路124と126の働きに
より信号経路146、レジスタ144およびマルチプレクサ11
4の経路をたどって出力112に至る。

第４図によりディスク駆動ユニット60〜63の一般的な構
成を説明する。デスキューバッファ200がこの実施例で
はディスク駆動ユニットである記憶装置媒体202と制御
器ユニット50〜53との間のデータのバッファを行うため
に設けられている。バッファ200は、制御器ユニットか
ら16個のバス・アウトビット信号とバス・アウトパリテ
ィ信号とを受信する入力204を介してデータを受け取
り、マルチプレクサ226を経由して16本のバス・インビ
ット信号ラインを有する出力206へデータを送り出す。
パリティ発生器208はバス・インパリティ信号を発生
し、奇数パリティを与える。

アドレス制御回路210はデスキューバッファ200への基準
信号を発生し、そしてインクリメンタまたはカウンタ21
2を備えている。制御回路216と218は、入力220において
受信されるコマンドのファンクション信号と入力204に
おいて受信されレジスタ222を通過するパラメータに応
答して、アドレス制御回路210と記憶装置媒体202のアド
レスを行うための制御信号を与えるために設けられてい
る。制御回路218は、出力230と206を介したディスク駆
動ユニットから制御器ユニットへの情報の転送に共働す
るため、そして転送を制御するために使用される、リー
ドクロック信号、ステータス／データレディ信号、エラ
ー信号、ダン信号、レディ信号、マーク信号およびステ
ータスパリティ信号を発生する。制御回路218はまたマ
ルチプレクサ226を制御して、バッファ200からのデータ
か、または制御回路218に保持されていてレジスタ224を
通じてマルチプレクサ226に至る駆動ユニットのステー
タスパーセルのうちのどれか一方を選択して出力206に
伝達し、バス・インビット信号ラインを介して制御器ユ
ニットに送信する。第３図の制御回路124と126の場合と
同様に、制御回路216と218とは単に説明を都合よくする
ために分けて図示されているにすぎない。

プロトコルとタイミング 第２図および第１表と第２表に示された本発明における
インタフェース用信号の発生および実行を以上のように
一般的に説明したが、本発明はまた、信号の組合せおよ
び連続によるコマンド、パラメータ、ステータスおよび
データの転送を行うためのプロトコル機能を備えたイン
タフェースシステムをも提供するものであり、ここでは
その詳細についてまずインタフェースを通じて実行され
る読出し（リード）および書込み（ライト）の動作の説
明から行う。第５図を参照すると、ディスク駆動ユニッ
ト60〜63に書込み動作を行うためのタイミングダイヤグ
ラムが図示されている。上述したように、ライトクロッ
ク信号、ファンクション／データレディ信号、ファンク
ションコード信号およびバス・アウトビット信号は制御
器ユニットから送出され、対応するディスク駆動ユニッ
トによって受信される。また、リードクロック信号、ス
テータス／データレディ信号、バス・インビット信号、
エラー信号およびダン信号はディスク駆動ユニットから
送出され、対応する制御器ユニットによって受信され
る。図に示すように、制御器ユニットからディスク駆動
ユニットに送られる信号と、ディスク駆動ユニットから
制御器ユニットに送られる信号とは、ライトクロック信
号とリードクロック信号とによってそれぞれユニット間
の回路中で同期させられる。

書込み動作を開始するために、「ライト」ファンクショ
ンコード300が、ファンクション／データレディパルス3
04と共にライトクロック信号302の端部が立ち上がった
時にこれと同期して、４本のコード信号ラインを通じて
駆動ユニットに与えられる。ライトファンクションコー
ドとファンクション／データレディパルスに同時発生的
に制御パラメータ303のワードすなわちパーセルがバス
・アウトビット信号ラインに与えられる。制御パラメー
タ303は駆動ユニットを明確にするために使用され、い
くつかの付加装置または機能（オプション）が可能な状
態でそのセクタに書込みを行い、「次」のヘッド番号あ
るいは書込み動作の特別な型の実行を行い、ディスク駆
動ユニットの中に与えられているように本発明が使用さ
れることが好ましい。信号が入力されたディスク駆動ユ
ニットは、動作可能状態であり、そしてデータを受信す
る準備ができていれば、制御器ユニットにリードクロッ
ク信号312に同期させてステータス／データレディパル
ス310を送信し、この状態ではエラー信号314とダン信号
316はローレベルに保持されているが、しかしながらも
エラー信号とダン信号がハイレベルであると、ディスク
駆動ユニットが転送を行えなくなった時に転送の終了が
発生する。この組み合わせ及びこれらの一連の信号によ
り「データ要求」が形成される。前記制御器ユニットは
書込みデータを、受信側のディスク駆動ユニットのデス
キューバッファにバス・アウトビットラインによって送
信するように作動する。書込みデータが転送されると、
制御器ユニットのバッファ100が制御回路126において発
生されるライトクロック信号に時間合わせ（クロック）
される。制御回路126はライトクロック信号を受信する
と共にデスキューバッファ200をクロックし、その結果
送信されたデータがバッファ100からバッファ200へ同期
されて転送される。

波形図に示されるように制御器ユニットはW1〜W16の１
個のワードあるいはパーセル320をサイクル322で開始さ
れる16個の連続したライトクロック信号のサイクルに同
期させて転送する。ディスク駆動ユニットへの転送の種
類を示す信号を出力するために、制御ユニットは16個の
クロックの期間に相当するファンクション／データレデ
ィパルス326と同時発生する「データ」ファンクション
コード324をコード信号ラインを通じて与える。制御回
路216は「データ」ファンクションコードを受信し、そ
してこれをデコード（解読）するので、前記デスキュー
バッファ200は有効なデータがバス・アウトビット信号
ラインに現れた時だけクロックされる。16個のパーセル
の転送がひとたび終了すると、他のデータ要求が駆動ユ
ニットによってなされ、これに応答して他のデータの転
送、すなわち16個のパーセルの転送が今説明したように
行われる。このことは全部で128個の転送サイクルが終
了するまで、言い換えれば全部で128個のパケット
（束）が転送されるまで連続して繰り返される。制御回
路124,126,216,218はデータのパーセルおよびパケット
の転送を制御するために、データのパーセルおよびパケ
ットの転送をモニタかつカウントし、データ要求を発生
し、そしてこれらの正しい個数が送信されたあるいは受
信されたかを確認する。

転送においてエラー検出が発生しなかった時は、エラー
信号332とステータス／データレディ信号334とがそれぞ
れローレベルの状態で、通常１個のダンパルス330が発
生される。もし転送中のある時点でエラー検出された時
は、ステータス／データレディ信号346がローレベルの
状態のもとで、リードクロックサイクル344に相当する
ダンパルス342に同期して、参照番号340で示されるエラ
ーパルスが送信される。今述べたエラー時の完了ステー
タスはデータパルスのパリティエラーかあるいは機能エ
ラーかのどちらかを意味している。

第６図の読出し（リード）動作のタイミングダイアグラ
ムを参照すると、ここにはディスク駆動ユニットから制
御ユニットへのデータの転送状態が説明されている。読
出し動作を開始するために、ライトクロックサイクル36
4に同期したファンクション／データレディパルス362と
共に「リード」ファンクションコード360がファンクシ
ョンコード信号ラインを通じて与えられる。また、「ラ
イト」ファンクションと同じように、制御パラメータ36
1のワードあるいはパーセルがバス・アウトビット信号
ラインによって与えられる。前記制御パラメータは書込
み動作に関する指示のなされた同じ種類のオプションを
明確にする。制御回路216はコマンドをデコードし、そ
して制御回路216と218の監督のもとでディスク駆動ユニ
ットはW1〜W16のデータの16個のパーセル370の最初の転
送に応答するが、このときデータのパーセル370の各個
は１つのサイクル372によって開始されるリードクロッ
ク信号の連続したサイクルに同期させられ、またこの状
態でステータス／データレディ信号374は転送の継続時
間中ハイレベルに保持され、エラー信号376とダン信号3
78とはローレベルに保たれている。しかしながら、もし
エラー信号とダン信号とがハイレベルのときは、駆動ユ
ニットが転送を行うことができないと判断したときに生
じるように、転送が終了させられる。

転送が進むと、データを受信する制御器ユニットは、最
初の転送サイクル中に他のデータの16個のパーセルの転
送を、データファンクションコード382に基づいて要求
するが、これは制御回路126と出力を経由するファンク
ション／データレディパルス384と共に、ファンクショ
ンコード信号ラインを通る「データ」ファンクションコ
ードを与えることによって行われる。このようにして、
第２のあるいはそれ以降のデータ転送390が駆動ユニッ
トの中で開始され、そして前述したように他の16個のパ
ーセルが要求を行った制御器ユニットに対して転送され
る。この信号の流れは、前述の書込みサイクル、そこで
は制御回路126が他のパケットのための信号を出力する
前に、データの16個のパーセルが全て受信されるまで待
たない、における信号の流れと異なる。その代わり、制
御器ユニットはほぼ12個のパーセルが受信された後に、
残りはやがて現れると推定し、「先にジャンプ」して他
のパケットのための信号を出力する。ケーブルの信号伝
達遅延のために、駆動ユニットの制御回路216は16個の
パーセルが転送されてしまうまでデータ要求を受信しな
い。従ってデータ要求は保留されてとどまっている。し
かしながら、すでに周知のように、データ要求信号の伝
達に起因する遅延は実質的に減少させることができ、そ
して全体としての転送レートはそれによって増大する。
ケーブル引き回しの長さは変更することができるために
「先にジャンプ」する時間を調節することができるの
で、データのための更なる要求の信号は任意個数のデー
タのパーセルが受信された後に送ることができる。例え
ば、比較的短いケーブルの場合は、データはそのパーセ
ルが14あるいは15個受信されるまで出力されないが、比
較的長いケーブルの場合は、10個かその程度のパーセル
が受信された後に出力される。さらに、「先へジャン
プ」する時間は明確にクロック信号の周波数によって決
まる。その上、これと同様のデータ要求動作が書込み動
作においても実行でき、その場合はステータス／データ
レディ信号が、制御器ユニットからの16個全てのパーセ
ルの受信が駆動ユニットによって行われる前に表明され
る。

書込み動作と同じように、前述した要求−転送の工程
は、全部で128の転送サイクルがエラーの生じない状態
で完了するまで継続する。書込み動作においては、制御
回路124,126,216,218がデータのパーセルおよびパケッ
トの転送をモニタおよびカウントしてその転送を制御
し、データの要求信号を発生するとともに正しい数が送
信されたか、あるいは受信されたかを確認する。エラー
の発生がない場合つまり正常に送受信が完了した場合
は、参照番号392で示されるような信号が以前に述べた
書込み動作時の場合と同様にして通常発せられる。エラ
ー発生時の完了ステータスは、一般に参照番号394で示
される形で与えられるが、これも書込み動作に関して上
述したのと同じように、データ転送の場合あるいは機能
転送の場合のどちらの場合においてもエラーが発生した
場合に与えられる。

第７図に示されるように、リードクロック信号は50％の
デューティ比のサイクルでその周期が約75nsを好ましく
は必要とする。ダン信号とステータス信号（すなわちス
テータス／データレディ信号、エラー信号、レディ信
号、マーク信号、ステータスパリティ信号）と、そして
バス・インビット（パリティを含む）信号は20nsのセッ
トアップ時間Tsと20nsのホールド時間Thとを備えている
ことが望ましい。同様に第８図に示されるように、前記
ライトクロック信号も50％のデューティ比のサイクル
で、その周期が約75nsである。ファンクション／データ
レディ信号、コード０〜３の信号、バス・アウトビット
０〜15の信号およびパリティ信号のセットアップ時間Ts
とホールド時間Thは共に20nsである。前記リードクロッ
ク信号とライトクロック信号の両者の立上り時間および
立下り時間は最大4.5nsである。リード信号およびライ
ト信号のタイミングをとるために、その中央部がハイか
らローへと変化するリードまたはライトクロックサイク
ルが使用され、信号ラインのケーブルにあるクロック情
報を受信ユニットに与える。もちろん本発明の精神や範
囲から離れることなしに、すでに説明した全ての時間に
かなりの修正を加えることは可能である。

他のプロトコル これまでには本発明のインタフェースシステムの読出し
動作と書込み動作の実行という２つの特徴的な実行につ
いてだけ説明されているが、その他の数多くの動作を実
行するために全く同様の実行技術が使用されるというこ
とは理解されるべきである。とりわけ16個までの異なる
「主要な」機能は４つのコード信号によって規定され
る。これら16個の主要な機能は第３表に示されているが
これらは各機能に対応するコード信号20,21,22,23の１
つ１つの組合せにより与えられる。

第 ３ 表 0000 エコー 0001 セレクト 0010 リード 0011 ライト 0100 ヘッドセレクト 0101 シリンダセレクト 0110 データトランスファ 0111 セレクトステータス 1000 ゼネラルステータス 1001 ダイアグノスティック 1010 リスタート 1011 リセット 1100 クリア・フォールト 1101 リターン・トゥ・ゼロ 1110 リリーズ・オポジットチャネル・アンド・セ
レクト 1111 リリーズ 主要な機能は前表にも示すようにエコー、セレクト、リ
ード、ライト、ヘッドセレクト、シリンダセレクト、デ
ータトランスファ、セレクトステータス、ゼネラルステ
ータス、ダイアグノスティック、リスタート、リセッ
ト、クリア・フォールト、リターン・トゥ・ゼロ、リリ
ーズ・オポジットチャネル・アンド・セレクト、および
リリーズを含む、ある場合、例えばリード、ライトおよ
びシリンダセレクト機能に対しては、これらを明確にす
るためにバス・アウトビット信号を使用する追加のパラ
メータが与えられ、例えば読出しと書込み動作において
必要な読み書き用のセクタや、シリンダ選択機能におい
て選択されるシリンダの数を明確にする。しかも、第２
のあるいは小さな機能もパラメータによって明確にされ
る。さらにその上、例えば、書込み機能は以下に示す種
々の異なった形態をとるのである。

１） ティスク盤への書込みデータの記録、 ２） セレクタIDの書込み、 ３） 駆動ユニットのバッファへの書込み、等。

これらの書込み機能の異なったオプションは、パラメー
タワード４ビットの範囲で与えられる。もちろんその他
の種々の読出し機能のオプションも同じ方法で与えられ
る。その他の例では、状態機能はいっそう多数の形態を
とる。多くの周辺装置の場合は、その内部に多数の複数
ビットのステータスレジスタが保持されているので、例
えば広範囲な装置の状態そのものが、ステータス機能の
状態でレジスタを読出すことにより得られ、このことは
特にエラーの発生後に有効である。このようにして、多
くのビットはレジスタの各個を独立に明確にする、ある
いはアドレスすることが必要となり、そしてこれらのビ
ットはステータス機能に付随するパラメータワードの中
に与えられる。要するに、これにより、複数の小さなパ
ーセルのステータス機能が提供され、その各個はステー
タスレジスタの相異なる１個を読出す。

しかしながら、例えばリスタートおよびリセット機能の
ようなパラメータを全く必要としない機能もあり、これ
らの場合はバスアウトビット信号が機能が完全であるこ
との証明を助けるために予め決められたパターンにセッ
トされる。なお、バスアウトビットの全てがパラメータ
ワードとして使用される必要はなく、使用されないビッ
トは無視されるか、そのような扱いを受ける。

上述した読出しおよび書込み動作はデータのパーセルの
転送を含むが、ステータス要求機能のような多くの動作
は単一のパーセルの転送に終わってしまう。これらの転
送は、もちろん単一のリードまたはライトクロックサイ
クルの間で転送が完了し、その後で完了した信号が出力
されるという場合を除いて、読出しまたは書込み転送と
同じ信号の組合せおよびタイミングを使用することによ
ってなしとげられる。その上、読出しおよび書込み動作
に関連して表わされる同じ信号の組合せ、あるいは信号
の連続は、駆動ユニットによって信号が完了したことを
示すのに使用される。

以上のように本発明のインタフェースシステムの実行の
様子が、制御器ユニット−ディスク駆動ユニット間の具
体例で説明されたが、本発明はそのような用途のみに限
定されるものではない。これらの優れた技術を御理解い
ただければ、本発明はデータまたは制御情報を転送する
必要があるどのような端子の対の間においてもインタフ
ェースを行なうために使用されることがわかるであろ
う。以上説明したように、本発明によれば単純で、経済
的で用途が多く、そして高速であるインタフェースシス
テム、特に比較的長い距離の間でデータを移動させるの
に使用するインタフェースシステムが提供される。

前述において本発明が好適実施例について記述された
が、添付の特許請求の範囲に規定される本発明の精神お
よび範囲を逸脱することなく、種々の変形がなされ得る
ことを、当業者は認識するであろう。

【図面の簡単な説明】

第１図は本発明のインタフェースシステムの好適な実施
例を示す概念的ブロック図、第２図は本発明のインタフ
ェースシステムを構成する信号およびこれらの信号の実
行される様子を示す説明図、第３図は本発明の制御器ユ
ニットの概略を示すブロック図、第４図は本発明のディ
スク駆動ユニットの１つの概略を示すブロック図、第５
図は本発明のインタフェースシステムの書込み動作用の
タイミングダイアグラムを示す波形図、第６図は本発明
のインタフェースシステム読出しの動作用のタイミング
ダイアグラムを示す波形図、第７図は本発明の制御器か
らディスク駆動ユニットに送られる情報の転送周期用の
信号タイミングのタイミングダイアグラムを示す波形
図、第８図は本発明のディスク駆動ユニットから制御器
への情報の転送周期用の信号タイミングのタイミングダ
イアグラムを示す波形図である。 10……I/Oプロセッサ、12……DMAポート、14……DMAチ
ャネル、16……他のチャネル、30……チャネルマルチプ
レクサ、40,41,42,43……インタフェース経路、50,51,5
2,53……制御ユニット、60,61,62,63……ディスク駆動
ユニット、100……バッファ、102,104……入力、106…
…マルチプレクサ、110,112……出力、114……マルチプ
レクサ、120……アドレス制御回路、122……カウンタ、
124,126……制御回路、130……入力、132……出力、136
……信号経路、140,144……レジスタ、142……パリティ
発生器、200……スキュー除去バッファ、202……記憶装
置媒体、204……入力、206……出力、208……パリティ
発生器、210アドレス制御回路、212……カウンタ、216,
218……制御回路、220……入力、222……レジスタ、226
……マルチプレクサ、230……出力、300……ライトファ
ンクションコード、302……ライトクロック信号、303…
…制御パラメータ、304……ファンクション／データレ
ディパルス、310……ステータス／データレディパル
ス、312……リードクロック信号、314……エラー信号、
316……ダン（完了）信号、302……ワードまたはパーセ
ル、322……ライトクロックサイクル、324……「デー
タ」ファンクションコード、326……ファンクション／
データレディパルス、330……ダンパルス、332……ステ
ータス／データレディ信号、334……リードクロックサ
イクル、340……エラーパルス、342……ダンパルス、34
4……リードクロックサイクル、346……ステータス／デ
ータレディ信号、360……「リード」ファンクションコ
ード、361……制御パラメータ、362……ファンクション
／データレディパルス、364……ライトクロックサイク
ル、370……データのパーセル、372……リードクロック
サイクル、374……ステータス／データレディ信号、376
……エラー信号、378……ダン信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１のユニットが第２のユニットに対して
   データのパーセル及びステータスのパーセルを含む情報
   の送信または受信を要求するよう構成された要求・応答
   インタフェースシステムにおいて実行されるデータ伝送
   方法であって、前記第１のユニットと前記第２のユニッ
   トとの間でデータを伝送するデータ伝送方法において、 前記第１のユニットが、 制御手段、及び前記第１のユニットから前記第２のユニ
   ットへの情報の伝送を同期化するためのライトクロック
   信号を発生するための手段と、 前記ライトクロック信号のあるサイクル中に機能ワード
   を形成するする複数のファンクションコード信号を発生
   するための手段と、 前記ライトクロック信号のどのサイクル中に機能ワード
   が前記ファンクションコード信号によって形成されたか
   を表すためのファンクションレディ信号を発生するため
   の手段と、 前記ライトクロック信号のあるサイクル中に書込みデー
   タのパーセルを形成する複数のデータ出力信号を発生す
   るためのデータ出力信号手段と を含み、かつ 前記第２のユニットが、 制御手段、及び前記第２のユニットから前記第１のユニ
   ットへの情報の伝送を同期化するためのリードクロック
   信号を発生するための手段と、 前記第１及び第２のユニット間のデータの情報またはス
   テータスの情報の伝送を調整するためのステータス／デ
   ータレディ信号を発生するための手段と、 前記リードクロック信号のあるサイクル中に読込みデー
   タのパーセルを形成する複数のデータ入力信号を発生す
   るためのデータ入力信号手段と を含んでおり、 前記データ伝送方法が、 （ａ）前記第１のユニットの前記ファンクションコード
   信号で書込み機能ワードを形成し、該書込み機能ワード
   を前記第２のユニットに伝送するステップ、 （ｂ）前記書込み機能ワードの伝送と同時に、前記ファ
   ンクションコード信号によって有効な機能ワードが形成
   されたことを、前記ファンクションレディ信号で前記第
   ２のユニットに伝達するステップ、 （ｃ）前記第１のユニットによって送信された前記書込
   み機能ワードに応答して、前記第２のユニットが伝送信
   号の受け取りが可能になったことを、前記ステータス／
   データレディ信号で前記第１のユニットに伝達するステ
   ップ、 （ｄ）前記ライトクロック信号の連続する複数のサイク
   ルにおいて、前記第１のユニットから前記第２のユニッ
   トへ予め決められた数の書込みデータのパーセルを伝送
   するステップ、 （ｅ）前記予め決められた数の書込みデータのパーセル
   が前記第２のユニットによって受け取られた後に発生さ
   れるステータス／データレディ信号によって、前記第１
   のユニットが更にデータを伝送するように該第１のユニ
   ットに伝達するステップ、 （ｆ）前記ステップ（ｄ）および（ｅ）を所定回数自動
   的に繰り返すステップを有しており、 また前記データ伝送方法は、 （ｇ）前記第１のユニットの前記ファンクションコード
   信号で読出し機能ワードを形成し、該読出し機能ワード
   を前記第２のユニットに伝達するステップ、 （ｈ）前記読出し機能ワードの伝達と同時に、前記ファ
   ンクションコード信号によって有効な機能ワードが形成
   されたことを、前記ファンクションレディ信号で前記第
   ２のユニットに伝達するステップ、 （ｉ）前記リードクロック信号の連続する複数のサイク
   ルにおいて、前記第２のユニットから前記第１のユニッ
   トへ予め決められた数の読出しデータのパーセルを伝送
   するステップ、 （ｊ）前記第１のユニットの前記ファンクションコード
   信号でデータ機能ワードを形成し、該データ機能ワード
   を前記第２のユニットに伝達するステップ、 （ｋ）前記データ機能ワードの伝達と同時に、前記ファ
   ンクションコード信号によって有効な機能ワードが形成
   されたことを、前記ファンクションレディ信号で前記第
   ２のユニットに伝達し、前記データ機能ワードにより前
   記第２のユニットが更にデータを伝送するように伝達
   し、前記予め決められた数の読出しデータのパーセルが
   前記第１のユニットによって受け取られた後に、前記デ
   ータ機能ワードを第２のユニットに伝達するステップ、 （ｌ）前記リードクロック信号の連続する複数のサイク
   ルにおいて、前記第２のユニットから前記第１のユニッ
   トへ予め決められた数のデータのパーセルを伝送するス
   テップ からなるデータ伝送方法。
2. 【請求項２】特許請求の範囲第１項記載のデータ伝送方
   法において、前記読出しデータのパーセルの予め決めら
   れた数が、１パケット中の読出しデータのパーセルの総
   数より少なく、前記データ機能ワードが読出しデータの
   パケット全体が受け取られる以前に発生されることを特
   徴とするデータ伝送方法。
3. 【請求項３】特許請求の範囲第２項記載のデータ伝送方
   法において、前記読出しデータのパーセルの予め決めら
   れた数が、該予め決められた数の読出しデータのパーセ
   ルが受け取られた時とパケット中の最後のデータのパー
   セルが受け取られた時との間の時間が前記第１のユニッ
   トと第２のユニットとの間の信号伝送の伝播遅延にほぼ
   等しくなるように定められており、送信された前記デー
   タ機能ワードが、前記最後の読出しデータのパーセルが
   前記第２のユニットから送信された時刻とほぼ同時に前
   記第２のユニットにおいて受け取られて、前記第２のユ
   ニットが他の予め決められた数の読出しデータのパーセ
   ルの伝送を殆ど遅延なしに開始できることを特徴とする
   データ伝送方法。