JPH0789437B2

JPH0789437B2 - 半導体記憶装置

Info

Publication number: JPH0789437B2
Application number: JP60008976A
Authority: JP
Inventors: 五郎橘川; 隆夫渡部; 陵一堀; 紀之本間; 邦彦山口; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-01-23
Filing date: 1985-01-23
Publication date: 1995-09-27
Anticipated expiration: 2010-09-27
Also published as: JPS61170992A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は記憶セルに絶縁ゲート形トランジスタと蓄積容
量とを用いたダイナミツク形メモリセルと、バイポーラ
トランジスタを含んだ周辺回路とを有するダイナミツク
形半導体記憶装置に関するものであり、特にダイナミツ
ク形記憶装置の正常動作を行なうためのチツプ内制御信
号の発生方法に関するものである。

〔発明の背景〕

半導体記憶装置において、高速化と高集積化を同時に実
現するためにメモリセルを絶縁ゲート形電界効果トラン
ジスタ（以下ではMISトランジスタと記載する。）によ
り構成し、記憶セルと信号の授受を行なう周辺回路はバ
イポーラトランジスタを含んで構成したものとして特開
昭55-129994号公報、特開昭56-58193号公報がある。こ
れらの発明では、メモリセルには４個のMISトランジス
タと２個の負荷素子によるフリツプフロツプを用いてお
り、いわゆるスタテイツク形記憶装置である。従つてメ
モリセルの占有面積が比較的大きく高集積化を図りにく
い欠点がある。一方、第55図，第56図に示す様な１個な
いし３個のMISトランジスタと蓄積容量とを用いて、蓄
積容量の電荷の有無により“1",“0"情報を記憶するダ
イナミツク形メモリセルは、メモリセルの占有面積が小
さいので高集積化に有利である。しかしながらこのダイ
ナミツク形メモリセルを用いた半導体記憶装置では、メ
モリセルに記憶情報の自己再生能力がないためデータ線
Ｄへの読出し信号を増幅後再書込みをする必要があり、
また読出す前にはデータ線Ｄの電位を一定電位にプリチ
ヤージする必要がある。従つて実際のダイナミツク形記
憶装置ではメモリ動作（読出し、書込み、情報保持）を
行なうためにはスタテイツク形記憶装置と比べかなり複
雑な制御を必要とする。この動作については“超LSIデ
バイスハンドブツク"PP291〜PP305（サイエンスフオー
ラム社発行）に詳しく述べられている。しかしここに記
述されているものをはじめ従来のダイナミツク形記憶装
置では、メモリセルも周辺回路も全てMISトランジスタ
を用いて構成しているので、高集積ではあるがアクセス
時間をはじめとするスピードが遅かつた。

〔発明の目的〕

本発明は、ダイナミックメモリの高速な読み出しができ
る半導体記憶装置を提供することにある。

〔発明の概要〕

本発明は、第２図及び第４図を参照して説明すれば、情
報を記憶するダイナミックメモリセル２と、上記ダイナ
ミックメモリセル２をアクセスするためのワード線Ｗ₀
と、上記ダイナミックメモリセル２に記憶された情報を
伝達するデータ線Ｄ₀と、上記データ線Ｄ₀に接続され、
上記ダイナミックメモリセル２から読み出された情報を
上記ダイナミックメモリセルに再書き込みするための再
書き込みアンプSA1と、上記データ線Ｄ₀に接続され、上
記データ線Ｄ₀に読み出した上記ダイナミックメモリセ
ル２からの上記情報センスするための読み出しプリアン
プSA2と、上記データ線Ｄ₀に接続される共通書き込みデ
ータ線Ｉと、上記共通書き込みデータ線Ｉからの書き込
みデータを上記データ線Ｄ₀に伝達するための書き込み
スイッチＱ₄₀と、上記読み出しプリアンプSA2の出力に
接続された読み出し共通データ線０とを具備してなり、
上記読み出しプリアンプSA2はそのゲートが上記データ
線に接続され、そのドレインまたはソースが上記読み出
し共通データ線０に接続されたMOSトランジスタＱ₂₁を
含み、該MOSトランジスタのソース・ドレイン経路に流
れる電流の大小により情報を伝達してなり、上記書き込
みスイッチＱ₄₀はそのソース・ドレイン経路が上記書き
込み共通データ線Ｉと上記データ線Ｄ₀との間に接続さ
れたMOSトランジスタＱ₄₀を含んでなり、上記ワード線
Ｗ₀を選択する選択信号と上記読み出しプリアンプSA2を
活性化する選択信号とを略同タイミングで入力し、上記
読み出し共通データ線０への情報の読み出しに際して、
上記読み出しプリアンプSA2が上記再書き込みアンプSA1
より先に活性化されることを特徴とするものである。

〔発明の実施例〕

実施例１第１図はダイナミツク形半導体メモリセルのブロツク図
であり、Ｎビツトのメモリセルアレー６とバイポーラト
ランジスタを含む周辺回路群が示されている。該メモリ
セルアレー６には、ｉ本のワード線Ｗとｊ本のデータ線
Ｄが交差配列され、該ワード線と該データ線の交点のう
ちＮ個にメモリセルＣが配置されている。アドレスバツ
フア回路5X,5Yには各々アドレス入力Ｘ₀〜Ｘ_n,Y₀〜Ｙ_m
が印加され、その出力が、デコーダ・ドライバ回路8X,8
Yに伝達される。該デコーダ・ドライバ回路8X,8Yのうち
8Xによりワード線が8Yにより書き込み・読み出し回路７
が駆動されメモリセルアレー６内の選択されたメモリセ
ルＣへの情報の書き込みあるいは該メモリセルＣからの
情報の読み出しを行なう。９は書き込み・読み出し制御
回路で、該回路９はチツプセレクト信号▲▼、書き
込み動作制御信号▲▼、入力信号DIによつて前記デ
コーダ・ドライバ回路8X,8Y、書き込み・読み出し回路
７、出力回路10を制御する。該出力回路10は、前記書き
込み・読み出し回路７により読み出された情報を外部へ
出力するための回路である。なお上記書き込み・読み出
し回路７は、後述するように、その一部を、デコーダ・
ドライバ回路8Yと反対側のメモリセルアレー６の端に配
置して、デコーダ・ドライバ回路8Yからの制御信号をメ
モリセルアレー６の上を通して制御することもできる。
第１図においては、Ｘ系のアドレス入力Ｘ₀〜Ｘ_n、とＹ
系のアドレス入力Ｙ₀〜Ｙ_mとを別々の入力端子より入力
しているが、これらの入力端子を共用とし時間差を設け
て入力する方式、いわゆる“アドレスマルチプレツクス
方式”を採用することもできる。又、以下の説明では、
特に指示しない限り外部インタフエイスは、エミツタ結
合ロジツク（以下ではECLと記す）レベルとするが、本
発明はトランジスタトランジスタロジツク（以下ではTT
Lと記す。）にも応用できる。

なお、ECLでは電源電圧はＶ_EE（−5.2V）であり、TTL
ではＶ_CC（＋5V）である。

第２図はメモリセルアレー６と、読出し、書込み回路
（第１図の７）のうちの読出しと再書込みを行なうセン
ス系回路の部分11だけをさらに詳しく記したものであ
る。第３図はその読出しから再書込みに至る動作を示す
波形である。第１図の７のうち書込みを行なう回路につ
いては後述する。第２図において該センス回路11は前記
メモリセルアレー６中の１対のデータ線D,毎に設置さ
れるサブセンス回路11Sにより構成されている。該サブ
センス回路11SにおいてHPはプリチヤージ回路、SA1は第
１の差動増幅器、SA2は第２の差動増幅器である。該サ
ブセンス回路11S出力は抵抗Ｒ₃,R₄を通して接地された
出力線O,を介してバイポーラトランジスタを含む出力
回路10に伝達される。第１の差動増幅器SA1におけるＮ
チヤネルMISトランジスタＱ₁₇,Q₁₉は従来のMISダイナミ
ツク型半導体メモリではセンスアンプと称するもので、
またＰチヤネルMISトランジスタＱ₁₆,Q₁₈はアクテイブ
リストア回路と称するものであるが、これらは一種の増
幅器なので、ここでは総称して第１の差動増幅器SA1と
称する。次にこれらの回路の読出し時に動作を第２図と
第３図を用いて説明する。読出し動作を始める前に、前
サイクルの後縁部で第１の差動増幅器SA1をφ_SA1，▲
▼を用いてオフし、プリチヤージ信号φ_Pを高電
位に設定してプリチヤージ回路HPをオンしておく。この
結果Ｄ₀，▲▼あるいはＤ₁，▲▼等のデータ線
対は短絡されると共にプリチヤージ電圧Ｖ_Hに電位が設
定される。Ｖ_Hは、負電源電圧Ｖ_EEの約半分の値にして
おく。チツプセレクト入力信号▲▼が低電位になる
と、プリチヤージ信号φ_Pを立下げ、プリチヤージ回路H
Pをオフし、前記アドレス信号Ｘ₀〜Ｘ_n,Y₀〜Ｙ_mによつ
て選択されたワード線Ｗ₀とＹ選択信号φ_Y0を高電位に
遷移させる。ワード線Ｗ₀に接続されたすべてのメモリ
セル２（第２図）のMISトランジスタが導通し、蓄積容
量CSの電荷に応じて、データ線対Ｄ₀，▲▼やＤ₁，
▲▼等に微妙な電位差が生じる。この電位差を第２
の差動増幅器SA2で検出しその出力O,を出力回路に送
る。出力回路ではこれを増幅し、DOとして所定の出力レ
ベルを発生する。これらの動作を併行してφ_SA1，▲
▼で制御された駆動回路15,16がＨ線,L線を介し
て第１の差動増幅器SA1をオンさせる。

このSA1の動作により、メモリセルから読出されたデー
タ線対の微少な差動信号を増幅し、高電位側のデータ線
を0Vに、低電位側のデータ線をＶ_EEに遷移し、データ線
対毎にワード線選択されたメモリセルに再書込みを行な
う。

以上は読出し動作（再書込み動作を含む）であるが、次
に書込み動作を第４図，第５図を用いて説明する。第４
図の書込み回路12は第２図のセンス回路11と合せ第１図
の読出し・書込み回路７を構成するものである。書込み
回路は第1,第２の入力線I,と、これらとデータ線
Ｄ₁，▲▼との間に直列に接続されたMISトランジス
タＱ₄₀〜Ｑ₄₃と、これらのゲート制御線φ_RW，φ_Y1とで
構成される。書込みの場合第５図に示す様にプリチヤー
ジ状態からワード線を選択し例えばＷ₁を高電位にした
データ線対に微少な差動信号が生じるまでは、読出し動
作と全く同様である。この時書込み入力線I,の一方を
高電位（0V）に、他方を低電位（Ｖ_EE）に設定する。そ
の後書込みパルスφ_RWが印加され、φ_Y1で選択されたデ
ータ線対は、I,の電位とほぼ等しい電位に強制的に遷
移される。こうして選択メモリセル（Ｗ₁とφ_Y1の交点
セル）のみに所望の情報が書込まれる。

以上は第２〜第５図に示した様にメモリセルの駆動に必
要な信号群（φ_P，φ_SA1，▲▼,W,φ_RW）を発
生するための制御方式、特にダイナミツク形半導体メモ
リに固有なデータ線プリチヤージの制御方式やその回路
については言及していない。また連続した動作サイクル
相互間の関係についても言及がなく、第３図，第５図の
様に、ある１つの無限長のサイクル時間の動作のみに関
するものである。

実施例２第６図は第２図のダイナミツク形半導体メモリの読出し
動作時のメモリセル駆動信号ならびにメモリ出力信号の
動作波形である。第３図では無限に続く１動作サイクル
を記載した。しかし実際には第６図の様に有限な動作サ
イクル時間ｔ_Cの期間内で▲▼入力が低電位と高電
位になる期間を有し、▲▼が高電位の期間では、次
の動作サイクルに備えるためにデータ線のプリチヤージ
動作を行なう。すなわち選択されていたワード線
（Ｗ₀）を下げ全ワードを非選択とし、第１の差動増幅
器SA1をφ_SA1，▲▼でオフにし、プリチヤージ
回路をφ_Pで動作させデータ線のプリチヤージを行な
う。これらＷ₀，φ_P，φ_SA1，▲▼の切換えは
第６図に示す様に▲▼入力が高電位に切換るに応じ
て、一定の順序で行なう必要がある。また第６図ではメ
モリ出力DOはプリチヤージ期間中は中間レベルで示して
いるが、実際にはECLインタフエースでは低電位固定、T
TLインタフエースでは高インピーダンス状態とする場合
が多く、出力回路もこれらに適合する様に、制御する必
要がある。

以下、これらの制御信号の発生方法を実施例を用いて詳
しく説明する。

まず第６図に示した様なワード線信号Ｗ₀の発生方法に
ついて述べる。すなわち外部入力信号▲▼が高電位
の期間はプリチヤージ状態を保つため全ワードを非選択
にし、▲▼が低電位になるとアドレス信号Ｘ₀〜Ｘ_n
により所定のワード線のみを選択しこれを高電位にす
る。この状態でメモリセルの読出しと再書込みを行な
う。動作サイクルの後縁部で▲▼入力が高電位にな
ると、全ワードを非選択とし次のサイクルに備えてプリ
チヤージ動作を行なう。この様に▲▼入力に応じて
全ワードを非選択にする機能（リセツト機能）およびワ
ード線が選択されてから再書込みが完了するまでワード
線の選択、非選択を固定する機能（ラツチ機能）を組込
む必要がある。まずこの様な機能をデコーダ回路に組込
んだ例を第７図〜第10図を用いて説明する。第７図はワ
ード線のデコードを複数段（図では8X11と8X14との２
段）の論理積形ゲート回路で行なうものである。ここで
5Xはアドレスバツフア回路、8X1はデコーダ回路、8X2は
ワードドライバ回路であり、8X1と8X2で第１図のデコー
ダ・ドライバ回路8Xを構成する。φ_Rは全ワード線を非
選択にするためのリセット信号、φ_Lはワード線の選択
状態を固定するためのラツチ信号である。これらφ_R，
φ_Lは後述する様に▲▼入力から発生する。第８図
は第７図の動作波形図である。初段デコーダ回路8X11の
４入力のうちアドレスバツフア出力Ｖ_Aが３本共に高電
位でかつ、φ_Rに図の様な高電位信号が印加されると、
その出力Ｖ₁は低電位となり、8X12の出力Ｖ₃は高電位と
なる。ここでφ_Lが高電位であると8X12,8X13によるラツ
チ回路でＶ₃の電位が保持される。次にφ_Rが低電位で、
φ_Lが高電位の期間はアドレス入力信号の変化を受け付
けずにＶ₃の電位は固定される。φ_Rとφ_Lが共に低電位
の期間は全てのワード線は、Ｖ_Aの如何によらず非選択
となる。全ワード線が非選択の期間にデータ線のプリチ
ヤージを行なう。次の動作サイクルでADR（Ｘ₀〜Ｘ_n）
入力が変化し、8X11の３入力Ｖ_Aのいずれかが低電位と
なると、φ_R，φ_Lは前サイクルと同じであつても、第７
図に示した線Ｗはもはや選択されず、別のワード線が選
択される。なお待機時には▲▼入力を常時高電位に
して、全ワード線非選択でデータ線プリチヤージ状態と
しておく。また第６図，第８図のタイミング図を始め、
後述のタイミング図でもすべて、ADR入力と▲▼入
力を同位相で図示しているが、▲▼入力がADR入力
の変化より速く低電位になると前サイクルのADR入力で
決まるワード線が選択される可能性がある。逆に▲
▼入力の変化が遅れるとメモリのアクセス時間は▲
▼入力の変化が遅れた分だけ増加する。通常は▲▼
入力をADR入力と同位相で切換えるか、やや遅らせて用
いる。この場合φ_R，φ_Lは▲▼入力からつくるの
で、メモリのアクセス時間は▲▼入力の切換りから
メモリ出力DOが得られるまでの時間で決定される。次に
デコーダ回路に前述のワード線のリセツト機能やラツチ
機能を付加したことによるアクセス時間に及ぼす影響に
ついて述べる。通常は第７図のデコーダ回路のうち8X11
はチツプの外周部に、8X14はメモリセルアレーの直接周
辺部に配置するので8X11と8X12との間の配線は長く配線
容量が大きい。そこでドライバ回路8X12はMISトランジ
スタだけによるものより、負荷駆動能力が大きいバイポ
ーラ、MISトランジスタ併用形の複合ドライバ回路を用
いるのが有利である。第７図ではこのドライバ回路のか
わりにゲート機能付のドライバ回路8X12としているの
で、ADR入力からワード線までの論理段数は増加しな
い。また▲▼入力が低電位になつてからφ_Rが高電
位になるまでの遅れ時間は、ADR入力（Ｘ₀〜Ｘ_n）の変
化からＶ_Aが変化するまでの遅れ時間とほぼ等しくでき
る。従つて、リセツト機能、ラツチ機能の組込みによる
遅れ時間の増加は軽微である。第７図内の8X11,8X12は
各々第９図，第10図に示す様な既存のCMOS回路やバイポ
ーラ、MISトランジスタ複合ゲート、ドライバ回路を用
いて構成できる。またワードドライバ回路は例えば先願
Ａの１実施例である第11図の様な複合ドライバ回路でバ
イポーラとMISトランジスタを並列にワード線を駆動す
ると高速でかつ低雑音に駆動できる。ここでＶ_PはGND電
位でも良いしワードブーストをかけるため、正電位を供
給しても良い。

一方第８図に示した内部制御信号φ_R，φ_Lは第12図に示
す様な簡単な論理回路を用いることにより第13図の様に
発生することができる。次にデコーダ回路にワード線信
号のリセツト機能、ラツチ機能を設けた第２の実施例を
第14図に示す。これは第７図と異なりデコーダ回路の初
段8X15を論理和形ゲート回路とする方式で、ラツチ回路
8X16,8X17の構成方法は第７図と等しい。但しφ_R，φ_L
のパルス波形は第７図と異つたものが必要である。第15
図は第14図回路の動作波形である。初段デコーダの５入
力のうち、アドレスバツフア出力Ｖ_Aが３つ共に低電位
でかつ、φ_R，φ_Lが低電位の時のみ8X15の出力Ｖ₁は低
電位となりワード線Ｗを選択状態に遷移させる。φ_Lが
高電位になるとφ_RやＶ_Aの如何によらず8X15を通してＶ
₁は高電位になり、8X16と8X17とで構成したラツチ回路
がＶ₃を高電位（選択）あるいは低電位（非選択）の状
態に固定する。φ_Rが高電位で、かつφ_Lが低電位の状態
では全ワード線を非選択状態にし、データ線プリチヤー
ジ動作に対応する。第14図の8X15に示した５入力論理和
はバイポーラトランジスタを用いたエミツタフオロワ回
路のワイヤドオア接続を利用して比較的容易に構成でき
る。第16図は第14図の論理構成をより具体的に示した回
路図である。この図はECLコンパチブルのアドレス入力
信号Ｘ₀〜Ｘ₈を用いて512ワード中の１ワードを選択す
るための入力バツフアおよびデコーダ回路であり、ECL
入力（0.8V振幅）からMOSレベル信号（約5V振幅）を発
生するためにアドレスバツフア回路5Xおよびゲート回路
8X16には、‘レベル変換回路’を用いている。0.8Vの入
力振幅を5Xで2.8Vに、さらに8X16で5Vの振幅に増幅して
いる。アドレスバツフア回路5X内のLSはレベルシフト回
路である。5Xの出力Ｖ₁はＸ₀,X₁,X₂の３回路毎にワイア
ドオア接続して、その８本の出力ラインの中の１本のみ
を低電位の選択状態にしている。φ_R，φ_L共にエミツタ
フオロワのベースに入力し、φ_LはさらにCMOSの２入力N
ANDゲート回路8X17に入力する。Ｖ₂,V₃,V₃′の信号振幅
は約４〜5VのMOSレベル信号である。第17図はφ_R，φ_L
を発生する回路である。第18図に第16図，第17図の信号
レベルとタイミングを示す▲▼入力の低電位への変
化に応じてφ_Rを素早く立下げれば、リセツト機能、ラ
ツチ機能付加によるアクセス時間の増加はほとんどな
い。

以上はワード線信号のリセツト、ラツチ機能をデコーダ
回路内に組込んだ実施例であるが、次にワード線のリセ
ツト機能（全ワード非選択機能）をバイポーラトランジ
スタを含むワードドライバ回路に組込んだ実施例をあげ
る。第19図はこの論理図であり、２個のワードドライバ
回路8X21,8X22は、Ｘデコーダ8X18の出力Ｖ_Bを共通入力
に用いると共に、各々のドライバ回路にリセツト信号φ
_x0，φ_x1を入力する。第20図はその信号のタイミング図
である。φ_x0，φ_x1のパルスの有無はＸ₀入力が決め、
その位相と幅は▲▼入力から決める。Ｘデコーダ出
力Ｖ_Bが低電位で、かつφ_x0，φ_x1が低電位の期間だけ
該当するワード線を高電位の選択状態にする。φ_x0，φ
_x1がいずれも高電位の時は、全ワード線はアドレス信号
（Ｖ_Bに反映）の如何に依らず、非選択の低電位とな
り、データ線プリチヤージ期間に対応できる。第19図で
は、Ｘデコーダ回路の出力Ｖ_Bを２個のワードドライバ
回路8X21,8X22に共通に用いているが第７図や第14図の
様に１デコーダ回路の出力を１ドライバ回路だけに用い
ることも当然可能である。また逆に１デコーダ回路の出
力を３個以上のドライバ回路に共通に用いることも後述
する様に可能である。

第21図，第22図は第19図のワードドライバの論理回路を
具体的なバイポーラ、MISトランジスタ複合ゲート・ド
ライバ回路で構成したものである。第21図ではワード線
を縦続接続した上下２個のバイポーラトランジスタで駆
動するので負荷容量を高速に充放電できる。それに対し
第22図では下側のバイポーラトランジスタを省略し、Ｎ
チヤネルMISトランジスタが負荷容量の放電を担い、バ
イポーラトランジスタは負荷容量の充電のみを行なう。
この構成ではバイポーラトランジスタをワード毎にアイ
ソレーシヨンする必要がない。なぜなら上側バイポーラ
トランジスタのコレクタ電位は全ワード共に0Vであるの
で、共通のＮ形埋込層（コレクタ）の上に形成できるか
らである。従つてワードドライバ回路の占有面積を減少
できる。通常のダイナミツク形メモリセルの寸法は非常
に小さいので、バイポーラ・MISトランジスタ複合形ド
ライバ回路またはデコーダ回路をメモリセルと同一の繰
返しピツチで配置することは容易ではない。そのため第
21図，第22図ではＸデコーダ回路を２ワードで共通に用
いている。第23図ではこの方法をさらに拡張する。本図
では４個のＸデコーダ回路やワードドライバ回路を４本
のワード線Ｗ₀,W₁,W₂,W₃毎にワード線と平行に１列に配
置している。またデコーダ回路の３入力のうちの２入力
を４個のデコーダ回路で共通に用いることにより、ワー
ド線と垂直方向の寸法の増加を防止する。前段のデコー
ダ出力Ｖ₃からの２入力が高電位で、かつφ_x0〜φ_x3の
いずれかが高電位になるとＶ_Bが低電位になり、Ｗ₀〜Ｗ
₃のいずれかが高電位の選択状態になる。プリチヤージ
時または待機時にはφ_x0〜φ_x3ののいずれも低電位にす
る。本実施例ではＸデコーダ、ワードドライバ回路共に
４ワード分をワード線と平行に配置しているが、ワード
線が４に限定されるものではなく、必要に応じて任意の
整数をとりうる。さらに第24図では第21図，第22図と同
様にＸデコーダ回路を共通化した上、複数（図では４
個）のワードドライバ回路をワード線と平行に、１列に
配置している。本実施例ではＶ₃からの３入力が高電位
で、かつφ_x0〜φ_x3のいずれかが低電位になると、該当
するＷ₀〜Ｗ₃のいずれかが高電位の選択状態になる。

以上の第19図〜第24図ではφ_x0〜φ_x3の制御により全ワ
ード非選択機能を組込み可能であるが、この機能に加え
メモリセルの読出しから再書込みを完了するまで、ワー
ド線の選択、非選択状態を固定するラツチ機能をワード
ドライバ回路の前段のデコーダ回路やアドレスバツフア
回路に組込む必要ある。ラツチ機能をデコーダ回路内に
組込んだ実施例は既に第７図，第14図，第16図に示し
た。次にラツチ機能を入力バツフア回路に組込んだ実施
例を第25図〜第27図に示す。第25図はバイポーラトラン
ジスタを用いたラツチ機能付のアドレスバツフア回路で
あり、ECL入力に好適な回路である。この回路ではラツ
チ信号φ_Lが参照電圧Ｖ_BB2より高電位の時、アドレス入
力Ｘが参照電圧Ｖ_BB1と比較され、信号レベル変換をし
てバツフア出力x,を得る。φ_LがＶ_BB2より低電位にな
ると出力x,xのフイードバツクが効いて前歴アドレスに
応じた出力x,を保持する。第25図はECL入力に適した
ラツチ回路であるが、小修正によりTTL入力に適したラ
ツチ回路を構成できる。第26図は第25図の回路の入力部
にレベルシフト回路31を付加したものである。ラツチ回
路の動作原理は第25図と全く等しい。第25図，第26図の
ラツチ回路と第17図に示した高振幅への変換回路を組合
せることにより、後段のCMOSによるデコーダ回路等を駆
動できる。第27図はやはりTTL入力に適したラツチ回路
であるが、CMOS回路とバイポーラ、MISトランジスタ複
合回路を用いて定常電流をゼロにしている。入力部に設
けた２段のCMOS回路でTTL入力を高振幅のMOSレベル信号
に変換している。同図では２段としているが、貫通電流
と速度を考慮して段数を決めればよい。φ_Lが高電位の
時、アドレス入力ＸはトランスフアーMOS Q51、フリツ
プフロツプ32、バイポーラ、MISトランジスタ複合ドラ
イバ回路33を介して、バツフア出力x,を取り出す。φ
_Lが低電位になるとトランスフアーMOS Q51がオフにな
り、フリツプフロツプ32が前歴アドレスを保持し、それ
に応じた出力x,を取り出す。

ラツチ回路駆動信号φ_Lは第28図に示す様なバイポー
ラ，又はHISトランジスタあるいはこれらを組合せた回
路で容易に発生することができる。第29図は第25図，第
28図の動作波形を示す。第29図に示した様にＸに破線の
様な雑音が入力されてもφ_Lが低電圧の期間では出力x,
には影響を与えない。

次にデータ線プリチヤージを行なう期間に全ワードを非
選択する機能（リセツト機能）をアドレスバツフア回路
に組込んだ実施例を述べる。第30図はその論理構成を示
す実施例である。ここで5Xはアドレスバツフア回路,8X1
はデコーダ回路,8X2はワードドライバ回路である。ここ
ではアドレスバツフア回路内に論理和機能を付加し、▲
▼入力から作成したφ_Rが高電位の時に、第31図に
示す様に全ワードを非選択の低電位とし、また▲▼
入力が低電位になるとアドレス入力によりあるワードの
みが選択される様に論理処理を行つている。第30図の論
理構成を具体的回路とした例が第32図である。この図で
はワード線リセツト機能をアドレスバツフア回路にもた
せ、ラツチ機能を第16図と同様にデコーダ回路に設けて
いる。

ここで、電流制御回路を用いて、電源回路A,Bと入力バ
ツフア回路やエミツタフオロワ回路の定電流源との間に
HISトランジスタＱ₁,Q₂,Q₁′,Q₂′のスイツチを設けて
いる。▲▼入力が高電位の時φ_Rが高電位，_Rが低
電位になりQ1,Q₁′がオフ,Q₂.,Q₂′がオンとなり入力バ
ツフア回路やエミツタフオロワ回路の電流がゼロにな
る。そしてアドレス入力バツフア回路の全出力が高電位
になり、全ワード線が非選択の低電位になる。▲▼
入力が低電位になるとφ_Rがが低電位，_Rが高電位とな
り電源回路A,Bの電圧Ｖ_CSA,V_CSBがＱ₁,Q₁′を介して定
電流源に印加され所定の電流を流す。この結果アドレス
入力により所定のワード線のみが選択される。Ｘデコー
ダ回路に設けたラツチ回路は第16図と同じである。

この様に本実施例では待機時あるいはデータ線プリチヤ
ージ時に全ワード線を非選択にすることと、アドレスバ
ツフア回路およびエミツタフオロワ回路の消費電力をカ
ツトオフすることを同時に達成できるので待機時又はプ
リチヤージ時の消費電力を大幅に削減できる。第33図は
同様の目的で低電流源駆動電圧φ_Rをパルス的に変化さ
せるものである。ここでLS,LS2,LS3はいずれもレベルシ
フト回路である。この様な電流制御の方式は特公昭53-3
219“パルス電流源”で既に開示されている。すなわち
▲▼入力が高電位の時、φ_Rを低電位とし、入力バ
ツフア回路やエミツタフオロワ回路の定電流源をオフに
する。▲▼入力が低電位になるとφ_Rが高電位にな
り所定の電流が流れる。この回路も全ワード線非選択と
電力削減を同時に達成可能である。

またこれまで述べてきたワード線の制御はメモリセルと
別にダミーセルを設け、両者の差動信号をデータ線対に
読出す方式では、ダミーセル用のダミーワード線にも、
本来のワード線と同様にリセツト機能，ラツチ機能を設
ける必要があるが、これまで述べたワード線と全く同じ
タイミングに制御できる。またダミーセルの蓄積容量Ｃ
_SDはメモリセルの蓄積容量Ｃ_Sの数分の１にしておき、
ダミーセルの蓄積電圧はプリチヤージ時にあらかじめ低
電位にセツトしておく。その駆動信号はプリチヤージ回
路駆動信号φ_Pを用いれば良い。

これまで述べてきた第７図〜第33図の実施例はデータ線
プリチヤージに対応して全ワード線を非選択にするリセ
ツト機能及びダイナミツク形セルの読出しから再書込み
を行なう間のワード線の選択，非選択状態を固定するラ
ツチ機能をアドレスバツフア回路からドライバ回路まで
の一部回路に設けたものである。これらの機能はダイナ
ミツク形メモリのワード系回路だけに必要なものであ
り、列選択信号φ_Y（第２図）の切換えはワード線の切
換えと同期させる必要は必ずしもない。従つてＹ系アド
レスバツフア回路5Yやデコーダ・ドライバ回路8Yには▲
▼入力による制御を行なわずアドレス入力Ｙ_o〜Ｙ_m
の変化によりφ_Yがそのまま切換つてもよい。こうして
列選択の切換えをワード線を選択したまま行なう、いわ
ゆるスタテイツクカラムやページモード動作を自由に行
なうことができる。これらの動作については馬場・望月
・宮坂“メモリシステムを容易に高速化できるスタテイ
ツクコラム方式64KビツトダイナミツクRAM"日経エレク
トロニクス,pp.153〜pp.175,9（1983）に詳細がある。
第34図はＹ系アドレス信号Ｙ_o〜Ｙ_mの切換えをも考慮し
た場合の内部制御信号φ_R，ワード線信号Ｗ₀,W₁，列選
択信号φ_Y0，φ_Y1，φ_Y2とメモリ出力DOの動作波形を示
す。サイクル＃１は今まで述べてきた▲▼入力の制
御のもとにワード線Ｗ₀の選択を行なうサイクルで、同
時にＹ₀〜Ｙ_m入力切換えによるφ_Y0の選択移行をも示し
ている。サイクル＃２の前半はサイクル＃１と同じであ
るが後期では▲▼入力を高電位とせず、ワード線Ｗ
₁を選択したままで次のサイクル＃３に移行する。

この時Ｙ₀〜Ｙ_m入力を切換え、列選択はφ_Y1からφ_Y2に
移る。サイクル＃３の終期に▲▼入力を高電位に
し、プリチヤージ状態に移行する。この様に３つのサイ
クル＃1,＃2,＃３では選択セルが切換るのでDO出力もこ
れに応じて変化する。但しサイクル＃１の初期と終期、
＃２の初期、＃３は終期プリチヤージ状態で全ワード非
選択のため、φ_Yが確定していてもDOは不確定である。
この不確定出力を第34図では中間電位で表現している
が、後述する様にECLでは低電位,TTLでは高インピーダ
ンスにする場合が多い。その場合には出力回路に後述す
る様な工夫が必要である。

さて第２図と第６図に示した様にワード線信号Ｗと、プ
リチヤージ回路駆動信号φ_P，センスアンプ・アクテイ
ブリストア回路（第２図での第１の差動増幅器SA1）の
駆動信号φ_SA1，▲▼とは同期させる必要があ
り、その前後関係を第６図に示した。

次にこの様な複数の信号群を一本の外部入力信号▲
▼で制御して発生するための論理回路の実施例を第35図
に示す。この図は第14図あるいは第16図に示したφ_R，
φ_Lを用いてワード線信号Ｗを発生するのと併行して、
データ線プリチヤージ信号φ_P，センスアンプとアクテ
イブリストア回路の駆動信号φ_SA1，▲▼を発
生するための原理的な回路形式を示している。第36図は
第35図の回路によつて得られる動作波形を示す。あるワ
ード線Ｗが選択される前に、φ_Pはプリチヤージを解除
すべく、低電位としておく。ワード線が選択されメモリ
セツトの読出しが始まつた後、φ_SA1，▲▼を
動作させセンスアンプ，アクテイブリストア回路を起動
させる。メモリセルの読出しと再書込みが終ると、ワー
ド線を立下げた後、φ_SA1，▲▼を起動し、セ
ンスアンプ，アクテイブリストア回路をオフさせる。こ
の後、φ_Pを高電位にしデータ線をプリチヤージ状態に
し次の動作サイクルに備える。Ｗとφ_P，φ_SA1，▲
▼の位相差はメモリセルまわりの動作余裕度を考慮
して設定することがいかなる値でも第35図に示した様
に、適当な遅延回路（Delay1,Delay2,Delay3,Delay4）
とNOR回路,NAND回路を用いて自在に発生することができ
る。

以上は読出しのためのメモリセル，センスアンプ，アク
テイブリストア回路，データ線プリチヤージ回路の駆動
信号W,φ_P，φ_SA1，▲▼を１個の外部入力信号
▲▼でタイミングを含めて制御する方法を示した。
次に書込みのための方法を示す。第４図に示した先願Ｂ
の書込み回路における入力線信号I,および書込みゲー
ト信号φ_RWの発生方法の一実施例を第37図に示す。この
他の駆動信号であるW,φ_P，φ_SA1，▲▼は読出
しと同様であり既に示した。第37図に示す如く、I,は
書込みデータ入力信号DIのバツフア回路を介して信号お
よびその反転信号である。書込みサイクルにおいては▲
▼入力が低電位となり、さらに書込み入力信号▲
▼が低電位になると、▲▼入力で指定された情報
が選択されたメモリセルに書込まれる。φ_RWは▲▼
入力と▲▼入力が共に低電位の時にφ_RWを高電位と
する。このφ_RWを高電位にするタイミングは、ワード線
Ｗを高電位としてから、一定の時間を経た後に立上げる
と良い。すなわちＷが立上つた直後のデータ線にはメモ
リセルから微少な信号が現われている。この状態で選択
データ線に書込みを行なうと、この時選択データ線から
非選択データ線に誘起される雑音で非選択データ線の微
少信号が乱され誤動作を起こす恐れがある。そのためφ
_RWは、センスアンプ，アクテイブリストア回路が動作
し、全部のデータ線対差動信号が充分に増幅されてから
印加すべきである。このため第37図に示す様に遅延回路
のDelay7を利用して、▲▼入力から一定の遅れ時間
を保つてφ_RWを発生させる。φ_1NHはメモリ出力を待機
時あるいは書込み時に一定電位に制御するための出力回
路制御信号であり、この信号の役割については後述す
る。第37図の信号相互間のタイミング関係を第38図に示
す。同図ではφ_RWはφ_SA1，▲▼が切換リデー
タ線信号が増幅された後印加され、I,に従つて選択デ
ータ線を強制的に反転し、選択メモリセルに書込みを行
なう。なおこの図ではφ_RWの後縁部の立下りは▲▼
入力の立上りから決まる様にしているが、用途によつて
は▲▼入力のパルス幅と無関係にチツプ内部で一定
のパルス幅のφ_RWを発生する様に構成することもでき
る。

以上に読出し時あるいは書込み時のW,φ_P，φ_SA1，▲
▼，φ_RW等の外部入力▲▼，▲▼入力か
ら発生方法を示した。▲▼，▲▼入力はメモリ
セルまわりの信号だけでなく、メモリ出力の制御にも用
いる場合が多い。既に第37図に記したφ_1NHはそのメモ
リ出力制御信号であり、待機時あるいは書込み時には、
メモリ出力を一定電位にクランプするか、又は高インピ
ーダンスにする。動作時でかつ読出し時のみ、選択メモ
リセルからの読出し情報を出力する。例えば通常のECL
コンパチブルのメモリでは待機時あるいは書込み時の出
力を低電位にクランプすることが多い。また通常のTTL
コンパチブルのメモリではトランステート出力方式を採
用し、待機時あるいは書込み時には出力を高インピーダ
ンスにすることが多い。

バイポーラとMISトランジスタを用いて上記の機能を実
現するメモリ出力回路の実施例を、ELL出力回路につい
て第39図〜第41図に、またTTL出力回路について第42
図，第43図に示す。第39図はバイポーラトランジスタの
みを用いたECL出力回路であり、第40図はその動作波形
図である。待機時またはプリチヤージ時には、出力クラ
ンプ信号φ_1NHを参照電圧Ｖ_BBより高くして電流Ｉ_CSを
Ｑ₉から流し、DO出力を低電位（−1.7V）にする。▲
▼入力が低電位に切換つて一定時間後、すなわちメ
モリセルからの読出し信号がセンス出力O,に現れるの
を待つて、φ_1NHをＶ_BBより低くする。電流Ｉ_CSはＱ₈を
流れ、センス出力O,の如何によつてDO出力は高電位
（−0.9V）か、低電位（−1.7V）となる。第41図は
バイポーラ,MISトランジスタを併用した出力回路であ
る。本回路はISSCC′82pp.248〜pp.249“An ECL Compat
ible 4K CMOS RAM"に開示されている出力回路に出力ク
ランプ用のMISトランジスタＱ₁₂,Q₁₄を付加している。
待機時またはデータ線プリチヤージ時にはφ_1NHが高電
位となり、Ｑ₁₄をオンにし、バイポーラトランジスタＱ
₁₅のベース電位をＶ_EE電位とする。Ｑ₁₅はオフとなり、
DO出力はチツプ外部の終端抵抗Ｒ_Tにより終端電位Ｖ_Tと
等しい低電位（−2V）になる。φ_1NHが低電位の時、
センス出力Ｏによつて、DO出力は高電位（−0.9V）か
低電位（−2V）になる。この様に本回路ではDO出力の
低電位はチツプ外の終端電位Ｖ_Tが終端抵抗Ｒ_Tを介して
現れる。この様に第39図，第41図のいずれの回路も待機
時あるいはデータ線プリチヤージ時にセンス回路出力が
不確定であつても、DO出力に中間電位が現われるのを防
ぎ低電位に固定する。

第42図と第43図はTTLインタフエースのバイポーラ,MIS
トランジスタ複合形出力回路の回路図とタイミング制御
の実施例である。待機時（▲▼入力；高電位）には
φ_1NHを低電位にする。この時出力用のバイポーラ,MIS
トランジスタは上側（Ｑ₁₁,Q₁₂）および下側（Ｑ₁₃,
Q₁₄）が共にオフとなりセンス出力O,の如何に依らずD
O出力はHighインピーダンスになる。動作時は▲▼
入力が低電位に切換つてから一定時間の後、すなわちセ
ンス回路から正規のメモリセル読出し信号が現われた
後、φ_1NHを高電位として、メモリセルからの読出し信
号O,に応じて、DOを切換えることが可能である。
Ｑ₁₁,Q₁₂がオン,Q₁₃,Q₁₄がオフの時DOは高電位（Ｖ_CC
−0.7V,情報“1"）であり、逆にＱ₁₁,Q₁₂がオフ,Q₁₃,Q
₁₄がオンの時DOは低電位（0V,情報“O"）になる。

さて前述のセンスアンプ，アクテイブリストア回路（第
２図のSA1）を動作させるためこれらの駆動信号φ_SA1，
▲▼を第２図の回路ブロツク15,16に印加す
る。前記例ではこれら15,16は第44図に示した様なバイ
ポーラ,MISトランジスタ複合ドライバ回路を用いて構成
している。この構成を用いれば15,16の出力H,Lは待機時
あるいはデータ線プリチヤージ時にはφ_PとＱ₁₅の動作
によりほぼの電位となり、SA1駆動時にはφ_SA1，▲▼,15,
16の動作によりＨは0V,LはＶ_EEの電位となり、さらにSA
Lの動作により全データ線対は高電位側が0V,低電位側が
Ｖ_EEレベルとなる。この様にバイポーラ,MISトランジス
タによる複合形ドライバ回路15,16で高速にSA1ひいては
データ線対を駆動できるがその反面バイポーラトランジ
スタを用いて高速にかつ高振幅にデータ線を駆動する
と、データ線の充・放電による消費電力，ピーク電流が
増大する。データ線対の数は例えば256Kビツトメモリの
場合512対（1024本）と多いのでデータ線充・放電によ
るピーク電流が150mA近くに増大する。そこでメモリの
アクセス時間，サイクル時間を高速に保つたままで、消
費電力とピーク電流を下げるためデータ線信号振幅を低
減する方法を以下に提案する。このためには第44図のＨ
線の高電位を下げるか、Ｌ線の低電位を上げる必要があ
る。まずＨ線の高電位を下げる簡便な方法は第44図でブ
ロツク15内のｐチヤネルMISトランジスタＱ₃₄を省略す
ることである。これによりＨ線の高電位は1V_BEだけ低下
し−0.8Vになる。

またＬ線の低電位を上げる簡便な方法は第44図のブロツ
ク16のＮチヤンネルMISトランジスタＱ₃₇を省略するこ
とである。これによりＬ線の低電位はＶ_EE＋1V_BE−4.
5Vになる。次にその他のＨ線,L線の電位変化の方法を実
施例を用いて説明する。第45図は第44図でのブロツク15
を変形した実施例でありその特徴はバイポーラトランジ
スタＱ₄₁,Q₄₂のダーリントン接続構成としていることで
ある。出力Ｈ線の高電位は−2V_BE−1.6Vになる。この
上ダーリントン接続構成であるので負荷Ｈ線の駆動能力
が第44図のブロツク15より増大しＨ線の立上り時間が速
くなる。これに伴なつてデータ線信号は高電位が−1.6
V,低電位がＶ_EEになり振幅が約70％に減少する。このた
め前記のデータ線充放電による消費電力とピーク電流も
ほぼこれに見合つて約70％に削減することができる。ま
た図では省略するがさらにバイポーラトランジスタを３
段以上と多段に接続するか、もしくはダイオードを用い
てレベルシフトを行なうことにより、Ｈ線の高電位をＶ
_BEの任意整数倍だけ下げることができるのは明らかであ
る。第46図では第45図と異なりＨ線の高電位を下げるた
め内部電源回路21を用い、この出力をｐチヤネルMISト
ランジスタＱ₄₃のソースに供給する。回路21の出力電位
を0Vより下げることにより、Ｈ線の高電位を下げること
が出きる。るこの時Ｑ₄₃の駆動能力が低下するがその負
荷はＱ₄₄のベースであり比較的軽負荷である。Ｈ線の負
荷はバイポーラトランジスタＱ₄₄で駆動するのでＨ線の
立上り時の速度の低下は軽微であり、第44図と同等の速
度が得られる。第46図の回路ブロツク21は負荷電流の変
動に伴なう出力電位の変動を小さくする。すなわち出力
インピーダンスを小さくする必要がありバイポーラトラ
ンジスタを用いるのが好適である。第47図，第48図は第
46図のブロツク21の実施例である。第47図の出力電位Ｖ
₂₁はとなる。Ｒ₂₁/R₂₂の値を調整すればＶ₂₁は−Ｖ_BEより低
い値ならば自由に設定できる。電流源Ｉ₂₁はＶ₂₁の負荷
電流変動による電位変化を低減する役割を持つが省略す
ることも可能である。第48図はダイオードによるレベル
シフト回路である。同図では２個のダイオードを用いて
いるが、任意の数をとり得る。定電流源Ｉ₂₂の役割はＩ
₂₁と同じで出力インピーダンスを下げる効果があるが省
略することも可能である。なお定電流源Ｉ₂₁,I₂₂の替り
にＶ₂₁とＶ_EEとの間に抵抗を挿入しても良いのは明らか
である。

次に第44図でのＬ線の電位を上げるためにブロツク16を
変形した実施例を第49図，第50図に示す。第49図はＬ線
を駆動するためにバイポーラトランジスタのダーリント
ン接続構成をとつている。Ｌ線の低電位はＶ_EE＋2V_BE
−3.8Vになる。また第50図ではＬ線とバイポーラトラン
ジスタとの間にダイオードを直列に接続し、上とワード
のＬ線低電位を得る。第51図ではバイポーラトランジス
タのエミツタとＶ_EEとの間に電位クランプ用の回路ブロ
ツク22を設けている。この電位をＶ₂₂とするとＬ線の低
電位はＶ₂₂＋Ｖ_BEになる。このブロツク22の具体回路と
して第52図，第53図の実施例がある。第52図ではＶ₂₂の
電位はとなり、Ｒ₂₃/R₂₄の値を調整すればＶ_EE＋Ｖ_BE以上の任
意の値を得ることができる。第53図ではダイオードでク
ランプしておりＶ₂₂＝Ｖ_EE＋2V_BEが得られる。ダイオー
ドの数を変えれば２の他にも任意の整数値が可能であ
る。

この様にバイポーラ,MISトランジスタ複合回路の印加電
源電圧を変化させ、出力電圧を変化させるという考え方
はデータ線の駆動だけでなく、その他の回路にも幅広く
適用できる。これは電源電圧によつて負荷駆動能力がMI
Sトランジスタのみによる回路に比し大幅に変動しない
というバイポーラ,MISトランジスタ複合回路の優れた性
質に因るものである。

この考え方を一般的なメモリ周辺回路に適用したのが第
54図である。これはブロツク23をバイポーラ,MISトラン
ジスタ複合ゲート回路または複合ドライバ回路で構成
し、その動作用の印加電圧には正側は24,負側は25のリ
ミツタ用電源回路の出力を用いている。このリミツタ回
路によりブロツク23に印加される実効的な電源電圧を低
下し、そこから発生する信号振幅を減少させることがで
きる。この結果回路系全体の消費電力やピーク電流を減
少することができる。ブロツク24や25のリミツタ回路に
は第47図，第48図，第52図，第53図に示した様な回路構
成を利用できる。これらのバイポーラトランジスタを用
いたリミツタ回路は出力インピーダンスが小さく、ブロ
ツク23に流れる電流が変動しても出力電位が変動しにく
いという優れた性質を有する。

メモリのバツフア回路，デコーダ回路等に第54図の様な
低振幅化されたバイポーラ,MISトランジスタ複合回路あ
るいはバイポーラ回路を用いて高速化，低電力化を図る
一方、ワード線を高振幅に駆動しメモリセル記憶電圧を
大きくとることが可能である。

なおこれまで述べてきたメモリテープ内のワード線信号
Ｗやその他の制御信号は、印加するMIS,およびバイポー
ラトランジスタの導電形に図中に示した様な一定の仮定
を設け説明してきた。導電形が逆になれば信号の極性も
反対になる。例えばメモリセルのMISトランジスタをＮ
チヤネルからＰチヤネルにかえると、ワード線は低電位
で選択に、高電位で非選択になる。この様な変更は当業
者には容易である。またECLとTTLとの相互の変更も前に
述べた様に容易にできる。

以上述べた様に、周辺回路の一部にバイポーラトランジ
スタを含むダイナミツク形半導体メモリ本発明を組合せ
て適用すれば、ダイナミツク形メモリの動作に必須のデ
ータ線プリチヤージおよびこれに伴なう全ワード線の非
選択の機能を始め、種々の機能を単一の外部入力信号の
制御のもとで行なうことができる。

かくしてダイナミツク形メモリセルの有する高集積性
と、バイポーラトランジスタを含んだ周辺回路の有する
高速化とを併せ持つたバイポーラ,MISトランジスタ複合
形のダイナミツク形半導体メモリを実現することができ
る。

〔発明の効果〕

本発明によれば、読み出しプリアンプSA2を再書き込み
アンプSA1より先に活性化することにより、ダイナミッ
クメモリの高速な読み出しができる。

【図面の簡単な説明】

第１図はダイナミツク形メモリセルと、バイポーラトラ
ンジスタを含む周辺回路とを有するダイナミツク形半導
体メモリのブロツク図、第２図はそのメモリセルまわり
の書込み回路を除く回路図、第３図は第２図の回路の動
作波形図、第４図は書込み回路を示す回路図、第５図は
第２図の回路の動作波形図、第６図は第３図を修正し、
連続した読出しサイクルの動作波形図、第７図は全ワー
ド線非選択機能（リセツト機能）とワード線の選択，非
選択を固定する機能（ラツチ機能）を有するデコーダ回
路の一実施例を示す回路図、第８図はその動作波形図、
第９図は第７図中の４入力NAND回路をCMOSを用いて構成
した例を示す回路図、第10図は第７図中の２入力NANDゲ
ート付ドライバ回路をバイポーラ,MISトランジスタ複合
回路で構成した例を示す回路図、第11図はワードドライ
バ回路を示す回路図、第12図は第７図中の制御信号
φ_R，φ_Lを▲▼入力信号から作る回路方式例を示す
ブロツク図、第13図はその動作波形図である。第14図は
ワード線信号のリセツト機能，ラツチ機能を有するデコ
ーダ回路の第２の実施例を示す回路図、第15図はその動
作波形図、第16図は第14図をより具体化したものでECL
インタフエースに好適な回路を示した回路図、第17図は
第16図中の制御信号φ_R，φ_Lを▲▼入力から作るた
めの回路図、第18図はその動作波形図、第19図はワード
線信号リセツト機能をワードドライバ回路に組込んだ時
の論理回路を示す回路図、第20図はその動作波形図、第
21図及び第22図は第19図の論理機能を実現するバイポー
ラ,MISトランジスタ複合形ドライバ回路の２つの回路
図、第23図は４個のデコーダ回路とワードドライバ回路
をワード線に平行配置してワード線リセツト機能をデコ
ーダ回路に具備した論理回路を示す回路図、第24図はデ
コーダ回路を４ワードで共用しワード線リセツト機能付
のワードドライバ回路４個をワード線と平行配置した論
理回路図、第25図はラツチ機能付のECLインターフエー
ス形アドレスバツフア回路の回路図、第26図及び第27図
はラツチ機能付のTTLインタフエース形アドレスバツフ
ア回路を示す回路図、第28図は第25図乃至第27図での制
御信号φ_Lの発生方式を示すブロツク図、第29図は第25
図の回路の動作波形図である。第30図はワード線リセツ
ト機能を組込んだアドレスバツフア回路の論理図、第31
図はその動作波形図、第32図及び第33図は第30図の論理
を実現し、かつ待機時に電力カツトオフする機能を併せ
持つECLインタフエース形アドレスバツフア回路の２つ
の具体的構成例を示す回路図、第34図はＸ系アドレス,Y
系アドレス両者切換時のメモリ制御を示す動作波形図、
第35図は第２図，第６図中の制御信号φ_P，φ_SA1，▲
▼の発生方法を示すブロツク図、第36図はその動
作波形図、第37図は書込み回路の制御信号φ_RWと書込み
データI,，出力回路の制御信号φ_1NVの発生方法を示
す概念図、第38図は書込み時のメモリセルまわりの制御
信号の動作波形図、第39図及び第41図はECLインターフ
エースの出力回路図、第40図はその動作波形図である。
第42図はTTLインターフエースでかつトライステート形
の出力回路の構成例を示す回路図、第43図はその動作波
形図、第44図はセンスアンプ，アクテイブリストア回路
の駆動回路を示す回路図、第45図及び第46図は第44図中
の駆動回路15の変形例を示す回路図、第47図及び第48図
は第46図中のブロツク21の回路図、第49図，第50図及び
第51図は第44図中の駆動回路16の変形例を示す回路図、
第52図及び第53図は第51図中のブロツク22の回路図、第
54図はリミツタ用電源を有するバイポーラ,MISトランジ
スタ複合回路系の概念図、第55図及び第56図は従来のメ
モリセルを示す回路図である。Ｘ₀〜Ｘ_n……Ｘ系アドレス入力、Ｙ₀〜Ｙ_m……Ｙ系アド
レス入力、▲▼……チツプセレクト入力、▲▼
……書込み制御入力、DI……書込みデータ入力、DO……
読出し出力、2,2A,2B……ダイナミツク形メモリセル、5
X,5Y……アドレスバツフア回路、６……メモリセルアレ
ー、７……書込み・読出し回路、8X,8Y……デコーダ・
ドライバ回路、９……書込み・読出し制御回路、10……
出力回路、11……センス回路、11S……サブセンス回
路、12……書込み回路、12S……サブセンス回路、W,W₀,
W₁,W₂,W₃,W₅₁₁……ワード線、D,D₀，▲▼,D₁，▲
▼,D₂，▲▼……データ線、SA1……第１の差動増
幅器、SA2……第２の差動増幅器、O,……センス回路
出力、HP……プリチヤージ回路、15,16……第１差動増
幅器SA1の駆動回路、φ_SA1，▲▼……駆動回路
15,16の制御信号、φ_P……プリチヤージ回路駆動信号、
φ_Y0，φ_Y1，φ_Y2……列選択信号、Ｖ_N……プリチヤー
ジ電圧、I,……書込みデータ線信号、φ_RW……書込み
回路のゲート制御信号、ｔ_C……サイクル時間、φ_R，▲
▼……リセツト信号、φ_L……ラツチ信号、Ｖ_A……
アドレスバツフア出力、Delay,Delay1,Delay2,Delay3,D
elay4,Delay5,Delay6,Delay7……遅延回路、LS,LS₁,L
S₂,LS₃……レベルシフト回路、（ｘ₀,x₁,x₂）……ｘ₀,x
₁,x₂アドレスバツフア回路出力、（ｘ₃,x₄,x₅）……
ｘ₃,x₄,x₅アドレスバツフア回路出力、（ｘ₆,x₇,x₈）…
…ｘ₆,x₇,x₈アドレスバツフア回路出力、Ｖ_CSA,V_CSB…
…定電流源駆動電圧、8X1,8X15〜8X18……Ｘデコーダ回
路、8X2,8X21〜8X24……ワードドライバ回路、φｘ₀〜
φｘ₃……ワードドライバ回路制御信号、Ｖ_BB,V_BB1,V
_BB2……参照電圧、Ｖ_EE……ECL回路電源電圧、標準−5.
2V、Ｖ_CC……TTL回路電源電圧，標準5V、x,……Ｘア
ドレスバツフア回路出力、φ_1NH……出力回路制御信
号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者本間紀之東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者山口邦彦東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者伊藤清男東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭58−91600（ＪＰ，Ａ) 特開昭59−229784（ＪＰ，Ａ) 特開昭47−63332（ＪＰ，Ａ) 特開昭59−210589（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】情報を記憶するダイナミックメモリセル
と、上記ダイナミックメモリセルをアクセスするためのワー
ド線と、上記ダイナミックメモリセルに記憶された情報を伝達す
るデータ線と、上記データ線に接続され、上記ダイナミックメモリセル
から読み出された情報を上記ダイナミックメモリセルに
再書き込みするための再書き込みアンプと、上記データ線に接続され、上記データ線に読み出した上
記ダイナミックメモリセルからの上記情報をセンスする
ための読み出しプリアンプと、上記データ線に接続される共通書き込みデータ線と、上記共通書き込みデータ線からの書き込みデータを上記
データ線に伝達するための書き込みスイッチと、上記読み出しプリアンプの出力に接続された読み出し共
通データ線とを具備してなり、上記読み出しプリアンプはそのゲートが上記データ線に
接続され、そのドレインまたはソースが上記読み出し共
通データ線に接続されたMOSトランジスタを含み、該MOS
トランジスタのソース・ドレイン経路に流れる電流の大
小により情報を伝達してなり、上記書き込みスイッチはそのソース・ドレイン経路が上
記書き込み共通データ線と上記データ線との間に接続さ
れたMOSトランジスタを含んでなり、上記ワード線を選択する選択信号と上記読み出しプリア
ンプを活性化する選択信号とを略同タイミングで入力
し、上記読み出し共通データ線への情報の読み出しに際し
て、上記読み出しプリアンプは上記再書き込みアンプよ
り先に活性化されることを特徴とする半導体記憶装置。
【請求項２】特許請求の範囲第１項記載の半導体記憶装
置において、上記書き込み共通データ線から上記データ線への情報の
書き込みに際して、上記書き込みスイッチは、上記再書
き込みアンプの活性化より後に導通状態とされることを
特徴とする半導体記憶装置。
【請求項３】特許請求の範囲第１項又は第２項の何れか
に記載の半導体記憶装置において、上記読み出し共通データ線は、上記読み出しプリアンプ
のMOSトランジスタのソース・ドレイン経路に流れる電
流の大きさを電圧に変換する負荷が接続されることを特
徴とする半導体記憶装置。