JPH0792494B2 - テスト可能な集積回路 - Google Patents
テスト可能な集積回路Info
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- JPH0792494B2 JPH0792494B2 JP1038548A JP3854889A JPH0792494B2 JP H0792494 B2 JPH0792494 B2 JP H0792494B2 JP 1038548 A JP1038548 A JP 1038548A JP 3854889 A JP3854889 A JP 3854889A JP H0792494 B2 JPH0792494 B2 JP H0792494B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、３状態ドライバに関し、具体的には、このよ
うな３状態ドライバ（TSD）及び関連回路手段の試験に
関する。
うな３状態ドライバ（TSD）及び関連回路手段の試験に
関する。
B.従来技術 ３状態ドライバ（TSD）は、データ入力、データ出力、
イネーブル入力を含む２進ゲートである。３状態ドライ
バをイネーブルすると、その出力は低インピーダンス状
態になり、そのときその入力端にある２進信号がその出
力端に現われる。したがって、入力信号の状態に応じ
て、イネーブルされたTSDの出力は、２進「１」状態と
２進「０」状態の２つの論理状態のうちの１つになる。
３状態ドライバのイネーブル状態は、活動状態と呼ばれ
る。
イネーブル入力を含む２進ゲートである。３状態ドライ
バをイネーブルすると、その出力は低インピーダンス状
態になり、そのときその入力端にある２進信号がその出
力端に現われる。したがって、入力信号の状態に応じ
て、イネーブルされたTSDの出力は、２進「１」状態と
２進「０」状態の２つの論理状態のうちの１つになる。
３状態ドライバのイネーブル状態は、活動状態と呼ばれ
る。
３状態ドライバがイネーブルされていないとき、その出
力は高インピーダンス状態（Ｈ状態）になっている。Ｈ
状態では、３状態ドライバは、その活動状態で接続され
る回路から有効に遮断される。Ｈ状態では、３状態ドラ
イバの出力が開回路として現われなければならず、その
出力が物理的に接続されている回路（母線のファンアウ
トと呼ばれることがある）を充電することも放電するこ
ともしない。
力は高インピーダンス状態（Ｈ状態）になっている。Ｈ
状態では、３状態ドライバは、その活動状態で接続され
る回路から有効に遮断される。Ｈ状態では、３状態ドラ
イバの出力が開回路として現われなければならず、その
出力が物理的に接続されている回路（母線のファンアウ
トと呼ばれることがある）を充電することも放電するこ
ともしない。
３状態ドライバの共通使用とは、すべての論理デバイス
が共用する母線、ネットまたはワイアに、多数の論理デ
バイスのうちの１つだけを選択的に接続することであ
る。具体的には、他のすべてのデバイスの３状態（ドラ
イバ）がディセーブル状態になっているとき、母線に接
続される１つのデバイスの３状態ドライバがイネーブル
状態になっている。ディセーブルされているすべての３
状態ドライバは、高インピーダンス状態にあるので、母
線は１つの論理デバイスだけとの間で２進データを送受
する。
が共用する母線、ネットまたはワイアに、多数の論理デ
バイスのうちの１つだけを選択的に接続することであ
る。具体的には、他のすべてのデバイスの３状態（ドラ
イバ）がディセーブル状態になっているとき、母線に接
続される１つのデバイスの３状態ドライバがイネーブル
状態になっている。ディセーブルされているすべての３
状態ドライバは、高インピーダンス状態にあるので、母
線は１つの論理デバイスだけとの間で２進データを送受
する。
３状態ドライバのＨ状態は、３状態ドライバが接続され
る論理本位システムの枠内で、３状態ドライバの動作を
試験するための十分で信頼できる手段を現場技術者に提
供するという課題を提起している。普通は、試験中、こ
のＨ状態を「ドント・ケア」または「未知の」状態とみ
なすことが必要であった。つまり、埋込みTSD母線のこ
うした条件は、従来技術では一般に試験されず、論理設
計が意図したように動作するかどうかを論理設計者が確
認することは困難であった。
る論理本位システムの枠内で、３状態ドライバの動作を
試験するための十分で信頼できる手段を現場技術者に提
供するという課題を提起している。普通は、試験中、こ
のＨ状態を「ドント・ケア」または「未知の」状態とみ
なすことが必要であった。つまり、埋込みTSD母線のこ
うした条件は、従来技術では一般に試験されず、論理設
計が意図したように動作するかどうかを論理設計者が確
認することは困難であった。
本発明は、埋込み３状態論理回路の試験に関する。
本発明は、３状態母線がチップ上に埋め込まれている場
合、ならびに、たとえば３状態母線がそれ自体は集積回
路チップ中に埋め込まれていないが、多重チップ・キャ
リア上のチップ相互間を接続しており、試験する際に母
線をキャリアから取り外す必要のない、他の埋込み配置
に役立つ。
合、ならびに、たとえば３状態母線がそれ自体は集積回
路チップ中に埋め込まれていないが、多重チップ・キャ
リア上のチップ相互間を接続しており、試験する際に母
線をキャリアから取り外す必要のない、他の埋込み配置
に役立つ。
集積回路を試験するための配置態様は、当技術分野でい
くつか知られている。
くつか知られている。
たとえば、米国特許第4528505号明細書は、試験用トラ
ンジスタを各集積回路に設け、２種の異なるドレイン・
ソース電流値で測定したゲート・ソース電圧に基づい
て、このトランジスタのしきい値電圧を計算するという
配置態様を記載している。このようにして、集積回路を
スクリーニングし、しきい値電圧感度によりどの集積回
路が高温及び低温で故障し易いかを決定する。
ンジスタを各集積回路に設け、２種の異なるドレイン・
ソース電流値で測定したゲート・ソース電圧に基づい
て、このトランジスタのしきい値電圧を計算するという
配置態様を記載している。このようにして、集積回路を
スクリーニングし、しきい値電圧感度によりどの集積回
路が高温及び低温で故障し易いかを決定する。
母線を試験するための配置態様も、いくつか知られてい
る。以下に若干の例を示す。
る。以下に若干の例を示す。
米国特許第3849726号明細書は、インターフェース線を
試験するための配置態様を開示している。線ドライブ試
験動作モードでは、プログラム値の２進「０」信号また
は２進「１」信号をインターフェース線に、したがって
試験中の装置に印加する。線応答試験動作モードでは、
プログラマブルな負荷回路が、試験中の装置の品質を評
価するために必要なインターフェース線の負荷条件を設
定する。この応答試験モードでは、こうした論理インタ
ーフェース線信号の大きさを基準値と比較することによ
り、インターフェース線から受け取った所期の論理
「１」または論理「０」を評価するため、比較回路が設
けられる。
試験するための配置態様を開示している。線ドライブ試
験動作モードでは、プログラム値の２進「０」信号また
は２進「１」信号をインターフェース線に、したがって
試験中の装置に印加する。線応答試験動作モードでは、
プログラマブルな負荷回路が、試験中の装置の品質を評
価するために必要なインターフェース線の負荷条件を設
定する。この応答試験モードでは、こうした論理インタ
ーフェース線信号の大きさを基準値と比較することによ
り、インターフェース線から受け取った所期の論理
「１」または論理「０」を評価するため、比較回路が設
けられる。
米国特許第4236246号は、ノードによって相互接続され
た３状態部品などの電子部品の故障を検出し、突きとめ
るための配置態様を教示している。ノードを部分のハイ
及びロー論理状態ならびにノードが部品から遮断されて
いるとき存在する第３の状態に対応する電圧信号によっ
てドライブさせる。比較回路が、これらの信号とノード
の実際の応答、及び予期される応答とを比較する。その
ノードの実際の応答が予期される応答と合致しないとき
は、エラー信号が発生する。
た３状態部品などの電子部品の故障を検出し、突きとめ
るための配置態様を教示している。ノードを部分のハイ
及びロー論理状態ならびにノードが部品から遮断されて
いるとき存在する第３の状態に対応する電圧信号によっ
てドライブさせる。比較回路が、これらの信号とノード
の実際の応答、及び予期される応答とを比較する。その
ノードの実際の応答が予期される応答と合致しないとき
は、エラー信号が発生する。
米国特許第4459693号明細書は、３状態母線ノードでの
故障を診断するための配置態様を記載している。故障が
検出された場合、その故障の原因となる部品が識別され
る。具体的には、母線ノードに接続されている全部品を
まずディセーブルする。次いで、抵抗を介して、ハイ及
びロー基準電圧を各母線ノードに印加する。これらの電
圧及び抵抗によってそのノードの電圧が制御できるかど
うか決定するため、測定を行なう。「イエス」の場合、
正常な部品試験を続ける。「ノー」の場合、故障のある
部品の位置を突きとめる手順を開始する。この故障位置
突きとめ手順では、部品を一つずつ順にイネーブルし、
その結果試験測定値があまり変化しない部品を突きとめ
る。次いで、その部品が故障のある部品であると識別す
る。
故障を診断するための配置態様を記載している。故障が
検出された場合、その故障の原因となる部品が識別され
る。具体的には、母線ノードに接続されている全部品を
まずディセーブルする。次いで、抵抗を介して、ハイ及
びロー基準電圧を各母線ノードに印加する。これらの電
圧及び抵抗によってそのノードの電圧が制御できるかど
うか決定するため、測定を行なう。「イエス」の場合、
正常な部品試験を続ける。「ノー」の場合、故障のある
部品の位置を突きとめる手順を開始する。この故障位置
突きとめ手順では、部品を一つずつ順にイネーブルし、
その結果試験測定値があまり変化しない部品を突きとめ
る。次いで、その部品が故障のある部品であると識別す
る。
米国特許第4490673号明細書は、３状態ドライバとその
制御信号発生機構（すなわち、ドライバが活動状態また
は高インピーダンス動作モードで動作しているかどうか
を決定する出力をもつ回路網）が同じ集積回路チップ上
にある、３状態ドライバを含む集積回路を試験するため
の配置態様を記載している。この配置態様では、まず、
ドライバを強制的に高インピーダンス状態にし、ドライ
バが正しくこの状態に達していることを確かめるためそ
の出力を検査する。次いで、制御信号発生機構の出力に
かかわらず、ドライバを強制的に活動状態にする。それ
から、制御信号発生機構にテスト・パターンを印加す
る。このとき、ドライバは活動状態に保たれているの
で、ドライバの出力は、常に、制御信号発生機構のテス
ト・パターンに対する応答の測度となる。
制御信号発生機構（すなわち、ドライバが活動状態また
は高インピーダンス動作モードで動作しているかどうか
を決定する出力をもつ回路網）が同じ集積回路チップ上
にある、３状態ドライバを含む集積回路を試験するため
の配置態様を記載している。この配置態様では、まず、
ドライバを強制的に高インピーダンス状態にし、ドライ
バが正しくこの状態に達していることを確かめるためそ
の出力を検査する。次いで、制御信号発生機構の出力に
かかわらず、ドライバを強制的に活動状態にする。それ
から、制御信号発生機構にテスト・パターンを印加す
る。このとき、ドライバは活動状態に保たれているの
で、ドライバの出力は、常に、制御信号発生機構のテス
ト・パターンに対する応答の測度となる。
C.発明が解決しようとする課題 これらの配置態様は、ある程度信頼できる試験を提供す
るものの、埋込み３状態母線の信頼できる試験または３
状態母線の高インピーダンス状態の信頼できる試験を可
能とする構成及び配置を提供していない。
るものの、埋込み３状態母線の信頼できる試験または３
状態母線の高インピーダンス状態の信頼できる試験を可
能とする構成及び配置を提供していない。
D.課題を解決するための手段 本発明は、試験プローブなどによる試験に母線が使用で
きない、チップまたはチップ・キャリアの構造中に３状
態ドライバ、データ母線、データ・レシーバが埋め込ま
れた、集積回路チップの信頼できる試験のための方法及
び装置を提供する。
きない、チップまたはチップ・キャリアの構造中に３状
態ドライバ、データ母線、データ・レシーバが埋め込ま
れた、集積回路チップの信頼できる試験のための方法及
び装置を提供する。
本発明は、TSD駆動データ母線の活動状態に関する障害
の試験を行なうだけでなく、高インピーダンス状態（Ｈ
状態）に固定された３状態ドライバに関連する障害、な
らびに直交障害条件に関連する障害に対する試験も容易
にする。このような障害条件のもとでは、TSD駆動母線
上の信号レベルは有効な論理レベルにならないが、本発
明によって提供される検出手段は、母線上のこのような
無効な論理レベルの存在を検出する。
の試験を行なうだけでなく、高インピーダンス状態（Ｈ
状態）に固定された３状態ドライバに関連する障害、な
らびに直交障害条件に関連する障害に対する試験も容易
にする。このような障害条件のもとでは、TSD駆動母線
上の信号レベルは有効な論理レベルにならないが、本発
明によって提供される検出手段は、母線上のこのような
無効な論理レベルの存在を検出する。
本明細書では、有効信号とは、所定の範囲、通常は、狭
い範囲の電圧レベルをいい、その電圧レベルが低い範囲
のときは、論理０と定義し、高い範囲のときは論理１と
定義し、信号レベルがどちらの範囲内にもない場合、そ
の信号を無効信号と定義する。テストパターンが所定の
出力信号を生成するはずなのに、実際には生成されない
場合には、故障が発生したか、あるいは障害が検出され
たことになる。
い範囲の電圧レベルをいい、その電圧レベルが低い範囲
のときは、論理０と定義し、高い範囲のときは論理１と
定義し、信号レベルがどちらの範囲内にもない場合、そ
の信号を無効信号と定義する。テストパターンが所定の
出力信号を生成するはずなのに、実際には生成されない
場合には、故障が発生したか、あるいは障害が検出され
たことになる。
本発明は、回路の入力（すなわち、母線の信号レベル）
が有効な論理レベルにあるときと、無効な論理レベルに
あるときで異なる信号レベルを出力する、しきい値回路
を利用する。本発明は、有効なレベル及び無効なレベル
に対して異なる応答をするようにしきい値回路が設計で
きる限り、どんな回路ファミリの技術として実施するこ
ともできる。
が有効な論理レベルにあるときと、無効な論理レベルに
あるときで異なる信号レベルを出力する、しきい値回路
を利用する。本発明は、有効なレベル及び無効なレベル
に対して異なる応答をするようにしきい値回路が設計で
きる限り、どんな回路ファミリの技術として実施するこ
ともできる。
具体的には、本発明は、データ母線上のデータ信号が許
容できる限界内にあるとき、ある２進レベルの信号を出
し、母線上のデータ信号が許容できないときもう一方の
２進レベルの信号を出す、埋込み式のしきい値検出手段
を提供する。
容できる限界内にあるとき、ある２進レベルの信号を出
し、母線上のデータ信号が許容できないときもう一方の
２進レベルの信号を出す、埋込み式のしきい値検出手段
を提供する。
しきい値検出回路が、Ｈ状態または３状態直交競合を正
しく検出できるようにするため、母線にターミネータ手
段を設ける。全TSDがディセーブルされ、したがって母
線がＨ状態にあるとき、このターミネータ手段は、
「０」でも「１」でもない既知の信号レベル（すなわ
ち、この既知の信号レベルは無効な信号レベルのもので
ある）が母線上に印加されるようにする。したがって、
しきい値検出器は、この既知の無効信号レベルを誤り信
号として確実に検出することができる。
しく検出できるようにするため、母線にターミネータ手
段を設ける。全TSDがディセーブルされ、したがって母
線がＨ状態にあるとき、このターミネータ手段は、
「０」でも「１」でもない既知の信号レベル（すなわ
ち、この既知の信号レベルは無効な信号レベルのもので
ある）が母線上に印加されるようにする。したがって、
しきい値検出器は、この既知の無効信号レベルを誤り信
号として確実に検出することができる。
本発明の教示の範囲内で、このようなターミネータ手段
は、母線がＨ状態になると直ちに、TSD駆動母線にこの
既知の無効信号レベルを速やかに探索させる、任意の構
成及び配置を含んでいる。ただし、このようなターミネ
ータ手段は、３状態ドライバがイネーブルされるとき
に、母線が有効な「０」または「１」の信号レベルを実
現できるようにしなければならない。
は、母線がＨ状態になると直ちに、TSD駆動母線にこの
既知の無効信号レベルを速やかに探索させる、任意の構
成及び配置を含んでいる。ただし、このようなターミネ
ータ手段は、３状態ドライバがイネーブルされるとき
に、母線が有効な「０」または「１」の信号レベルを実
現できるようにしなければならない。
たとえば、３状態母線が、その３状態ドライバの１つが
イネーブルされているため、現在有効な「０」状態にあ
るものと仮定する。今、この３状態ドライバがディセー
ブルされ、したがって、母線がＨ状態になったと仮定す
る。本発明のターミネータ手段は、このとき、母線に電
流を供給して、母線上の信号を「０」でも「１」でもな
い信号レベルまで増大させる。一方、母線がＨ状態にな
る前に「１」信号レベルであった場合、本発明のターミ
ネータ手段は、母線から電流を吸い込んで、やはり母線
に無効信号レベルをとらせる。すなわち、好ましい実施
例では、本発明のターミネータ手段は、Ｈ状態母線に無
効信号レベルを探索させるのに必要なソースまたはシン
クとして選択的に動作する。
イネーブルされているため、現在有効な「０」状態にあ
るものと仮定する。今、この３状態ドライバがディセー
ブルされ、したがって、母線がＨ状態になったと仮定す
る。本発明のターミネータ手段は、このとき、母線に電
流を供給して、母線上の信号を「０」でも「１」でもな
い信号レベルまで増大させる。一方、母線がＨ状態にな
る前に「１」信号レベルであった場合、本発明のターミ
ネータ手段は、母線から電流を吸い込んで、やはり母線
に無効信号レベルをとらせる。すなわち、好ましい実施
例では、本発明のターミネータ手段は、Ｈ状態母線に無
効信号レベルを探索させるのに必要なソースまたはシン
クとして選択的に動作する。
このようなターミネータ手段が存在しないと、Ｈ状態に
あるとき母線の正確な電圧レベルを保証することができ
ず、したがって、しきい値検出器による「０」でも
「１」でもない電圧レベルの検出が保証できない。これ
は、Ｈ状態の母線が実際には有効残留レベルになること
ができ、かつこの残留レベルが以前から存在する母線の
状態に関係しているためである。
あるとき母線の正確な電圧レベルを保証することができ
ず、したがって、しきい値検出器による「０」でも
「１」でもない電圧レベルの検出が保証できない。これ
は、Ｈ状態の母線が実際には有効残留レベルになること
ができ、かつこの残留レベルが以前から存在する母線の
状態に関係しているためである。
母線が直交状態にあるとき、すなわち１個または複数の
３状態ドライバが同時に母線を放電させようとしてお
り、かつ１個または複数の３状態ドライバが同時に母線
を充電させようとしているときは、母線に接続された複
数の３状態ドライバの構造を、母線が有効な「０」の範
囲でも「１」の範囲でもないことの分かっているある電
圧にドライブされるようなものにすることができる。し
たがって、この直交母線状態は、しきい値検出器によっ
て確実に検出できる。
３状態ドライバが同時に母線を放電させようとしてお
り、かつ１個または複数の３状態ドライバが同時に母線
を充電させようとしているときは、母線に接続された複
数の３状態ドライバの構造を、母線が有効な「０」の範
囲でも「１」の範囲でもないことの分かっているある電
圧にドライブされるようなものにすることができる。し
たがって、この直交母線状態は、しきい値検出器によっ
て確実に検出できる。
本発明のもう１つの特徴として、しきい値検出器の出力
が、母線信号が許容できる有効な限界内にないことを示
す２進レベルにある限り、障害を与える恐れのある母線
データ信号をレシーバ手段に送ることを抑止するため、
埋込みゲート手段が設けられる。
が、母線信号が許容できる有効な限界内にないことを示
す２進レベルにある限り、障害を与える恐れのある母線
データ信号をレシーバ手段に送ることを抑止するため、
埋込みゲート手段が設けられる。
本発明のもう１つの特徴として、上記しきい値検出器の
２進出力がオフチップ端子手段に接続されて、データ母
線信号などのオフチップ監視を可能にする。たとえば、
集積回路チップを製造時に試験する際、チップに試験信
号を印加して、母線信号の適正な応答を監視することが
できる。
２進出力がオフチップ端子手段に接続されて、データ母
線信号などのオフチップ監視を可能にする。たとえば、
集積回路チップを製造時に試験する際、チップに試験信
号を印加して、母線信号の適正な応答を監視することが
できる。
本発明の好ましい実施例では、本発明の埋込み回路手段
がCMOS技術を利用して作成される。
がCMOS技術を利用して作成される。
本発明の上記及びその他の特徴は、下記に示すその好ま
しい実施例の説明から明らかになるはずである。
しい実施例の説明から明らかになるはずである。
E.実施例 第１図は、本発明の第１の実施例を示す図である。この
実施例では、参照番号10は任意の詳細構成及び回路配置
のVLSIチップを示す。チップ10の詳細構成及び配置がど
うであろうと、チップ10は、複数の３状態ドライバ12な
いし15及び論理レシーバ（図示せず）が接続されている
少なくとも１本の埋込み母線またはワイア11を含んでい
る。
実施例では、参照番号10は任意の詳細構成及び回路配置
のVLSIチップを示す。チップ10の詳細構成及び配置がど
うであろうと、チップ10は、複数の３状態ドライバ12な
いし15及び論理レシーバ（図示せず）が接続されている
少なくとも１本の埋込み母線またはワイア11を含んでい
る。
各ドライバ12ないし15は、データ入力線（すべて参照番
号16で示す）、データ出力線（すべて参照番号17で示
す）、イネーブル入力線（すべて参照番号18で示す）を
含んでいる。
号16で示す）、データ出力線（すべて参照番号17で示
す）、イネーブル入力線（すべて参照番号18で示す）を
含んでいる。
すべてのドライバの出力線17が母線11に接続されてい
る。周知のように、特定の入力データ信号を埋込みチッ
プ・レシーバ回路に送るとき、その入力データ信号に関
連する３状態ドライバがイネーブルされ、したがって、
この３状態ドライバが活動状態になる。同時に、その他
の３状態ドライバがディセーブルされ、それらの３状態
ドライバは高インピーダンス状態（Ｈ）をとらされる。
このようにして、選択された入力データ信号が母線11に
印加される。この信号の２進状態に応じて、３状態ドラ
イバから母線中に電流が流れて母線11が充電され、ある
いは母線から３状態ドライバ中に電流が流れて母線11が
放電される。
る。周知のように、特定の入力データ信号を埋込みチッ
プ・レシーバ回路に送るとき、その入力データ信号に関
連する３状態ドライバがイネーブルされ、したがって、
この３状態ドライバが活動状態になる。同時に、その他
の３状態ドライバがディセーブルされ、それらの３状態
ドライバは高インピーダンス状態（Ｈ）をとらされる。
このようにして、選択された入力データ信号が母線11に
印加される。この信号の２進状態に応じて、３状態ドラ
イバから母線中に電流が流れて母線11が充電され、ある
いは母線から３状態ドライバ中に電流が流れて母線11が
放電される。
本発明の構成及び配置は、チップ10の構造内にある埋込
み母線11のうち少なくとも１本に対するしきい値検出器
19を提供する。通常、チップ10は多数のこのような母線
11を含んでおり、埋込み母線11の大多数、恐らくはすべ
てに本発明の技術が適用される。
み母線11のうち少なくとも１本に対するしきい値検出器
19を提供する。通常、チップ10は多数のこのような母線
11を含んでおり、埋込み母線11の大多数、恐らくはすべ
てに本発明の技術が適用される。
本発明のしきい値検出器19は、母線11上の有効な信号及
び母線11の直交状態の確実な試験を行なう。母線ターミ
ネータ30の追加的特徴により、検出器19は、母線11のＨ
状態の確実な試験をも行なう。計算機中で作動する際
に、Ｈ状態は許容されることもあるが、直交状態は通常
許容できない。直交状態が許容されることがあるのは、
保護されている論理デバイスだけが母線11によってドラ
イブされるように接続されている場合である。この直交
状態は、１つまたは複数の活動３状態ドライバが母線を
ローの論理レベルにドライブしようとし、他の１つまた
は複数の活動状態ドライバが母線をハイの論理レベルに
ドライブしようとしている状態として定義される。
び母線11の直交状態の確実な試験を行なう。母線ターミ
ネータ30の追加的特徴により、検出器19は、母線11のＨ
状態の確実な試験をも行なう。計算機中で作動する際
に、Ｈ状態は許容されることもあるが、直交状態は通常
許容できない。直交状態が許容されることがあるのは、
保護されている論理デバイスだけが母線11によってドラ
イブされるように接続されている場合である。この直交
状態は、１つまたは複数の活動３状態ドライバが母線を
ローの論理レベルにドライブしようとし、他の１つまた
は複数の活動状態ドライバが母線をハイの論理レベルに
ドライブしようとしている状態として定義される。
多くの障害または欠陥が、母線11に信号を供給する個々
の３状態ドライバ12ないし15に関連しており、あるいは
それらのドライバによって検出される。これらの欠陥の
うちあるものは、縮退故障、すなわち、反対の刺激をか
けても一貫したダウン・レベル（「０」）またはアップ
・レベル（「１」）を維持する故障であるという特徴を
もつ。設計のどこかに縮退故障が存在する場合、個々の
ドライバが、（１）母線11にダウン・レベルの論理信号
（「０」）を与える活動状態、（２）母線11にアップ・
レベルの論理信号（「１」）を与える活動状態、（３）
母線11に高インピーダンスを与える高インピーダンス非
活動状態（Ｈ）あるいは、（４）一方はダウン・レベル
・プルを与え、もう一方はアップ・レベル・プルを与え
る別々の２個の活動ドライバのために、母線11に直交信
号を与える自己競合状態に固定されることがあり得る。
の３状態ドライバ12ないし15に関連しており、あるいは
それらのドライバによって検出される。これらの欠陥の
うちあるものは、縮退故障、すなわち、反対の刺激をか
けても一貫したダウン・レベル（「０」）またはアップ
・レベル（「１」）を維持する故障であるという特徴を
もつ。設計のどこかに縮退故障が存在する場合、個々の
ドライバが、（１）母線11にダウン・レベルの論理信号
（「０」）を与える活動状態、（２）母線11にアップ・
レベルの論理信号（「１」）を与える活動状態、（３）
母線11に高インピーダンスを与える高インピーダンス非
活動状態（Ｈ）あるいは、（４）一方はダウン・レベル
・プルを与え、もう一方はアップ・レベル・プルを与え
る別々の２個の活動ドライバのために、母線11に直交信
号を与える自己競合状態に固定されることがあり得る。
こうした３状態ドライバの縮退条件は、条件（４）の場
合は、常にそうであるが、３状態ドライバ内部の故障に
よることもあり、また３状態ドライバのデータ入力線16
またはイネーブル入力線18をドライブする論理の障害に
よることもある。欠陥及びその設計中の物理的位置に応
じて、３状態ドライバの縮退条件はパターンに従属する
ことも従属しないこともある。たとえば、３状態ドライ
バへのイネーブル入力線18が非活動状態に固定された場
合、３状態ドライバは、パターン入力がどうであれ、常
に高インピーダンス状態（Ｈ）になる。ただし、イネー
ブル入力線18が活動状態に固定された場合は、３状態ド
ライバは常に活動状態であるが、ドライブされる状態は
データ入力線16のレベルによって変わる。
合は、常にそうであるが、３状態ドライバ内部の故障に
よることもあり、また３状態ドライバのデータ入力線16
またはイネーブル入力線18をドライブする論理の障害に
よることもある。欠陥及びその設計中の物理的位置に応
じて、３状態ドライバの縮退条件はパターンに従属する
ことも従属しないこともある。たとえば、３状態ドライ
バへのイネーブル入力線18が非活動状態に固定された場
合、３状態ドライバは、パターン入力がどうであれ、常
に高インピーダンス状態（Ｈ）になる。ただし、イネー
ブル入力線18が活動状態に固定された場合は、３状態ド
ライバは常に活動状態であるが、ドライブされる状態は
データ入力線16のレベルによって変わる。
直交条件は、実際の動作では推奨できない。ただし、保
護されている論理デバイスが母線に接続されている場合
は、意図的に直交条件を発生させることが許されること
もある。
護されている論理デバイスが母線に接続されている場合
は、意図的に直交条件を発生させることが許されること
もある。
障害のある論理が３状態ドライバのイネーブル入力線18
をドライブしている場合、あるいは１個または複数の３
状態ドライバに障害がある場合に、直交条件が発生する
可能性がある。本発明は、良好な計算機または不良な計
算機で試験中または稼働中にこの条件を検出することが
できる。
をドライブしている場合、あるいは１個または複数の３
状態ドライバに障害がある場合に、直交条件が発生する
可能性がある。本発明は、良好な計算機または不良な計
算機で試験中または稼働中にこの条件を検出することが
できる。
本発明の構成及び配置では、しきい値検出器19が、母線
11上の無効なダウン（「０」またはロー）レベルの論理
信号を検出する第１の検出器手段20と母線11上の無効な
アップ（「１」またはハイ）レベルの論理信号を検出す
る第２の検出器手段21を備えている。検出器手段20及び
21は、信号の大きさに応答するデバイスである。
11上の無効なダウン（「０」またはロー）レベルの論理
信号を検出する第１の検出器手段20と母線11上の無効な
アップ（「１」またはハイ）レベルの論理信号を検出す
る第２の検出器手段21を備えている。検出器手段20及び
21は、信号の大きさに応答するデバイスである。
本発明の教示の範囲内で、検出器手段20、21は、母線11
上にある信号がそれぞれ有効なダウン・レベルのもので
ないか、または有効なアップ・レベルのものでないと
き、出力導線22または23上に定義された２進状態の信号
を出すように構成されている。
上にある信号がそれぞれ有効なダウン・レベルのもので
ないか、または有効なアップ・レベルのものでないと
き、出力導線22または23上に定義された２進状態の信号
を出すように構成されている。
たとえば、導線22上の２進「０」信号は、母線11上の信
号が有効なダウン・レベルのものであることを示し、導
線23上の２進「０」信号は、母線11上の信号が有効なア
ップ・レベルのものであることを示す。その結果、母線
11上の信号が許容される上限または下限内にある限り、
導線22または導線23上の信号は２進「０」である。
号が有効なダウン・レベルのものであることを示し、導
線23上の２進「０」信号は、母線11上の信号が有効なア
ップ・レベルのものであることを示す。その結果、母線
11上の信号が許容される上限または下限内にある限り、
導線22または導線23上の信号は２進「０」である。
導線22及び導線23上の信号は、NAND24に入力として印加
される。すなわち、母線11上に存在する信号が有効な大
きさである限り、NAND24の出力25は２進「１」である。
される。すなわち、母線11上に存在する信号が有効な大
きさである限り、NAND24の出力25は２進「１」である。
本発明の一態様では、導線26を介して外部チップ端子手
段（図示せず）にNAND24の出力信号25を供給する。この
態様は、母線11上に存在する信号の状態を外部から検知
する手段を提供する。
段（図示せず）にNAND24の出力信号25を供給する。この
態様は、母線11上に存在する信号の状態を外部から検知
する手段を提供する。
母線11上の信号は、直接、チップ・レシーバに、あるい
はチップ論理回路網に印加することができる。ただし、
本発明の一態様では、３状態ドライバによって母線11に
供給された信号をNAND24の出力とANDするANDゲート27を
設ける。この構成及び配置により、未知の、したがって
障害を引き起こす恐れのある論理状態が母線部分28に現
われることが防止される。
はチップ論理回路網に印加することができる。ただし、
本発明の一態様では、３状態ドライバによって母線11に
供給された信号をNAND24の出力とANDするANDゲート27を
設ける。この構成及び配置により、未知の、したがって
障害を引き起こす恐れのある論理状態が母線部分28に現
われることが防止される。
NAND24の出力が「１」になるのは、検出手段20または検
出手段21の出力が「０」のときだけなので（NAND24の入
力状態が「０」−「０」になることは故障した計算機以
外ではあり得ない）、母線11上に有効な信号が存在する
ときだけ、母線11上の信号が、母線部分28、チップの様
々なレシーバ及びその他の論理回路網にゲートされる。
本発明のこの態様により、「０」とも「１」ともはっき
りとは確定されない母線電圧が、母線部分28に接続され
た様々な埋込み論理手段に供給されないことが保証され
る。ANDゲート27の使用は、自己試験中に特に役立つ。
たとえば、３状態ドライバに印加される疑似ランダム・
テスト・パターンが母線11上で直交３状態ドライバ駆動
条件をもたらすとき、ならびに、母線をドライブするす
べての３状態ドライバがＨ状態になっているとき、AND2
7の使用により、母線部分28から信号レベルの不確定性
が除去される。
出手段21の出力が「０」のときだけなので（NAND24の入
力状態が「０」−「０」になることは故障した計算機以
外ではあり得ない）、母線11上に有効な信号が存在する
ときだけ、母線11上の信号が、母線部分28、チップの様
々なレシーバ及びその他の論理回路網にゲートされる。
本発明のこの態様により、「０」とも「１」ともはっき
りとは確定されない母線電圧が、母線部分28に接続され
た様々な埋込み論理手段に供給されないことが保証され
る。ANDゲート27の使用は、自己試験中に特に役立つ。
たとえば、３状態ドライバに印加される疑似ランダム・
テスト・パターンが母線11上で直交３状態ドライバ駆動
条件をもたらすとき、ならびに、母線をドライブするす
べての３状態ドライバがＨ状態になっているとき、AND2
7の使用により、母線部分28から信号レベルの不確定性
が除去される。
本発明のもう一つの態様では、しきい値検出器19用に母
線ターミネータ手段30を設ける。３状態ドライバ12ない
し15がすべてＨ状態にあるとき、しきい値検出器19が導
線25上に「０」出力信号を供給することを保証するた
め、試験中、ターミネータ手段のイネーブル入力線50が
活動状態になる。
線ターミネータ手段30を設ける。３状態ドライバ12ない
し15がすべてＨ状態にあるとき、しきい値検出器19が導
線25上に「０」出力信号を供給することを保証するた
め、試験中、ターミネータ手段のイネーブル入力線50が
活動状態になる。
母線上に存在した以前の論理レベルから残った残留信号
効果のために、母線の論理レベルは、有効なレベルを含
めてどのような値にもなり得るので、ターミネータ手段
30がない場合、母線11のＨ状態は、「ドント・ケア」状
態であるものと見なさなければならない。
効果のために、母線の論理レベルは、有効なレベルを含
めてどのような値にもなり得るので、ターミネータ手段
30がない場合、母線11のＨ状態は、「ドント・ケア」状
態であるものと見なさなければならない。
ターミネータ30は、イネーブルされると、母線11に終端
シンク／ソース・インピーダンスを与えて、すべての３
状態ドライバが高インピーダンス状態になっていると
き、母線が無効な（すなわち、「１」でも「０」でもな
い）論理レベルをとることを保証する。
シンク／ソース・インピーダンスを与えて、すべての３
状態ドライバが高インピーダンス状態になっていると
き、母線が無効な（すなわち、「１」でも「０」でもな
い）論理レベルをとることを保証する。
ただし、いずれかの３状態ドライバが活動状態になって
いる場合には、ターミネータ30は得られる母線11の論理
レベルに影響を与えない。この場合、母線の論理レベル
は、イネーブルされた３状態ドライバによって決まる。
いる場合には、ターミネータ30は得られる母線11の論理
レベルに影響を与えない。この場合、母線の論理レベル
は、イネーブルされた３状態ドライバによって決まる。
使用中、母線11のＨ状態は監視しなくてもよい。本発明
の教示の範囲内で、母線ターミネータ30は常時作動され
ても、チップ10を試験した後停止されても、また使用
中、周期的に作動されてもよい。
の教示の範囲内で、母線ターミネータ30は常時作動され
ても、チップ10を試験した後停止されても、また使用
中、周期的に作動されてもよい。
ターミネータ30が不作動のとき、通常、検出器19は、障
害のあるマシンでだけ発生する状態である直交状態を検
出するよう動作する。
害のあるマシンでだけ発生する状態である直交状態を検
出するよう動作する。
本発明は周知の様々な集積回路製造技術を使って製造さ
れたチップ10に適用できるが、MOS技術によるチップ10
が好ましい。たとえば、CMOS技術を使って、電力消費が
非常に小さいVLSI論理機能が作成されている。
れたチップ10に適用できるが、MOS技術によるチップ10
が好ましい。たとえば、CMOS技術を使って、電力消費が
非常に小さいVLSI論理機能が作成されている。
第２図は、CMOSトランジスタを使って実現された第１図
の部分20、21、24、30を示す。第２図で、第１図と共通
する素子には、同じ番号をそのまま使ってある。第２図
の記号「Ｐ」及び「Ｎ」は、それぞれ、CMOSトランジス
タがＰ型トランジスタ及びＮ型トランジスタであること
を示している。
の部分20、21、24、30を示す。第２図で、第１図と共通
する素子には、同じ番号をそのまま使ってある。第２図
の記号「Ｐ」及び「Ｎ」は、それぞれ、CMOSトランジス
タがＰ型トランジスタ及びＮ型トランジスタであること
を示している。
トランジスタ31及び32は、母線11上で無効なロー、
「０」、またはダウン・レベルの信号が発生するのを検
出する。無効ロー・レベル信号の検出を可能とする基準
信号手段（すなわち、無効母線信号として識別される母
線11上の信号の大きさ）は、これらのトランジスタのチ
ャンネルの物理的大きさによって決まる。たとえば、ト
ランジスタ32のチャンネルの幅と長さの比がトランジス
タ31のチャンネルの幅と長さの比に比べて大きい場合、
レシオ回路網31、32の切替えを行ない、したがってその
出力端33に論理「０」信号をもたらすのに、約１ボルト
の母線信号で十分である。このような出力信号は、無効
母線「０」信号を示す。
「０」、またはダウン・レベルの信号が発生するのを検
出する。無効ロー・レベル信号の検出を可能とする基準
信号手段（すなわち、無効母線信号として識別される母
線11上の信号の大きさ）は、これらのトランジスタのチ
ャンネルの物理的大きさによって決まる。たとえば、ト
ランジスタ32のチャンネルの幅と長さの比がトランジス
タ31のチャンネルの幅と長さの比に比べて大きい場合、
レシオ回路網31、32の切替えを行ない、したがってその
出力端33に論理「０」信号をもたらすのに、約１ボルト
の母線信号で十分である。このような出力信号は、無効
母線「０」信号を示す。
同様に、トランジスタ34及び35は、母線上で無効なハ
イ、「１」、またはアップ・レベルの信号が発生するの
を検出する。トランジスタ35のチャンネルは、非常に小
さな電流しか運ばない物理的サイズであり、したがっ
て、トランジスタ34のチャンネルの物理的な幅と長さの
比は、このレシオ回路網34、35が母線11上の無効アップ
・レベル信号を検出できるように設計される。
イ、「１」、またはアップ・レベルの信号が発生するの
を検出する。トランジスタ35のチャンネルは、非常に小
さな電流しか運ばない物理的サイズであり、したがっ
て、トランジスタ34のチャンネルの物理的な幅と長さの
比は、このレシオ回路網34、35が母線11上の無効アップ
・レベル信号を検出できるように設計される。
トランジスタ36及び37は、インバータを構成する。この
インバータは、信号33を反転させてNAND24をドライブす
るのに必要である。
インバータは、信号33を反転させてNAND24をドライブす
るのに必要である。
NAND24は、トランジスタ38ないし41から構成される。母
線11上の信号が無効なハイでも無効なローでもないと
き、NAND24の出力25はハイ、すなわち論理「１」であ
る。第１図に関して述べたように、導線25上の信号が論
理「１」である限り、第１図のAND27がイネーブルさ
れ、導線26によって論理「１」信号が外部回路手段に供
給される。
線11上の信号が無効なハイでも無効なローでもないと
き、NAND24の出力25はハイ、すなわち論理「１」であ
る。第１図に関して述べたように、導線25上の信号が論
理「１」である限り、第１図のAND27がイネーブルさ
れ、導線26によって論理「１」信号が外部回路手段に供
給される。
トランジスタ42ないし45は、第１図の母線ターミネータ
手段30を構成する。ターミネータ30は、母線11に対して
信頼できる無効なＨ状態の電圧を供給する。すなわち、
無効なＨ状態の電圧がしきい値検出器によって検出でき
る。
手段30を構成する。ターミネータ30は、母線11に対して
信頼できる無効なＨ状態の電圧を供給する。すなわち、
無効なＨ状態の電圧がしきい値検出器によって検出でき
る。
トランジスタ42ないし45のチャンネルは、すべての３状
態ドライバが母線から遮断された場合、母線11が有効な
アップ・レベルでも有効なダウン・レベルでもない信号
レベルにドライブされるような大きさに設定される。具
体的には、この無効信号レベルは、接地レベルと＋Ｖ電
位レベルの中間のあるレベルにある。ターミネータ30が
（導線50によって）イネーブルされている限り、（もち
ろん、３状態ドライバが活動状態に固定されていないも
のと仮定して）母線11の以前の状態がどうであれ、トラ
ンジスタ42ないし45は分圧器として電流を導通して、母
線11を「１」でも「０」でもないレベルに選択的に充電
または放電させる。
態ドライバが母線から遮断された場合、母線11が有効な
アップ・レベルでも有効なダウン・レベルでもない信号
レベルにドライブされるような大きさに設定される。具
体的には、この無効信号レベルは、接地レベルと＋Ｖ電
位レベルの中間のあるレベルにある。ターミネータ30が
（導線50によって）イネーブルされている限り、（もち
ろん、３状態ドライバが活動状態に固定されていないも
のと仮定して）母線11の以前の状態がどうであれ、トラ
ンジスタ42ないし45は分圧器として電流を導通して、母
線11を「１」でも「０」でもないレベルに選択的に充電
または放電させる。
ターミネータ30は、一定ではあるが僅かな電流ドレイン
をもたらす。使用中にＨ状態が決して予期されない場合
には、チップを試験し終えた後、チップのターミネータ
30をディセーブルすることが好ましい。導線50により、
ターミネータ30を選択的にイネーブルまたはディセーブ
ルすることができる。
をもたらす。使用中にＨ状態が決して予期されない場合
には、チップを試験し終えた後、チップのターミネータ
30をディセーブルすることが好ましい。導線50により、
ターミネータ30を選択的にイネーブルまたはディセーブ
ルすることができる。
母線11の直交状態では、母線上の電圧が確実に有効な
「０」状態や有効な「１」状態にならないことが分かっ
ている。
「０」状態や有効な「１」状態にならないことが分かっ
ている。
第３図は、第１図の実施例に非常に似た本発明の実施例
である。第３図では、３個の３状態ドライバ12ないし14
が、母線11をドライブするように接続されている。母線
11上の信号が、AND27としきい値検出器19の両方に印加
される。検出器19の出力25は、AND27とオフチップ監視
用の導線26に接続されている。ターミネータ手段30は、
母線11のＨ状態に対する終端インピーダンスを与える。
である。第３図では、３個の３状態ドライバ12ないし14
が、母線11をドライブするように接続されている。母線
11上の信号が、AND27としきい値検出器19の両方に印加
される。検出器19の出力25は、AND27とオフチップ監視
用の導線26に接続されている。ターミネータ手段30は、
母線11のＨ状態に対する終端インピーダンスを与える。
下記の表は、３状態ドライバ（TSD）12ないし14の３本
のデータ入力線16及び３本のイネーブル入力線18に印加
される６種の可能なテスト・パターン入力を示す。番号
をつけたこの６種のテスト・パターンのそれぞれに関連
する水平線上に、その結果得られる母線11、導線25、母
線部分28上の信号が示してある。
のデータ入力線16及び３本のイネーブル入力線18に印加
される６種の可能なテスト・パターン入力を示す。番号
をつけたこの６種のテスト・パターンのそれぞれに関連
する水平線上に、その結果得られる母線11、導線25、母
線部分28上の信号が示してある。
テスト・パターン１に関連して、３個の３状態ドライバ
すべてのイネーブル入力線18が「０」レベルにあるの
で、３状態ドライバすべてがディセーブルされ、Ｈ状態
母線11上の信号は、ターミネータ30によって確定された
大きさとなる。ターミネータ30の動作によって、この母
線信号は検出器19によって無効信号であると確実に認め
られ、したがって、その出力線25は「０」である。導線
25上の信号によってAND27が抑制されるので、母線部分2
8上の信号は「０」である。導線26と導線28の両方に
「０」が存在する場合、それは３状態ドライバが３個の
ディセーブル信号に対して見かけ上適切に応答したこと
を示す。
すべてのイネーブル入力線18が「０」レベルにあるの
で、３状態ドライバすべてがディセーブルされ、Ｈ状態
母線11上の信号は、ターミネータ30によって確定された
大きさとなる。ターミネータ30の動作によって、この母
線信号は検出器19によって無効信号であると確実に認め
られ、したがって、その出力線25は「０」である。導線
25上の信号によってAND27が抑制されるので、母線部分2
8上の信号は「０」である。導線26と導線28の両方に
「０」が存在する場合、それは３状態ドライバが３個の
ディセーブル信号に対して見かけ上適切に応答したこと
を示す。
テスト・パターン２及び３は、３状態母線システムが、
（１）データ入力線16が「０」の状態でイネーブルされ
た３状態ドライバ12だけに（パターン２を参照のこ
と）、または（２）データ入力線16が「１」の状態でイ
ネーブルされた３状態ドライバ12だけに（パターン３を
参照のこと）応答できるかどうかを試験する。どちらの
ケースでも、３状態母線システムが適切に応答し、導線
28上に３状態データ入力信号が現われたことを示す
「１」が、導線25上に現われる。
（１）データ入力線16が「０」の状態でイネーブルされ
た３状態ドライバ12だけに（パターン２を参照のこ
と）、または（２）データ入力線16が「１」の状態でイ
ネーブルされた３状態ドライバ12だけに（パターン３を
参照のこと）応答できるかどうかを試験する。どちらの
ケースでも、３状態母線システムが適切に応答し、導線
28上に３状態データ入力信号が現われたことを示す
「１」が、導線25上に現われる。
パターン４は、テスト・パターンが母線上に非標準状態
を生成する、試験条件を表わす。すなわち、３状態ドラ
イバ12と３状態ドライバ13の両方がイネーブルされ、両
方の３状態ドライバがデータ入力線16上に「０」を有す
る。両方の３状態ドライバとも母線11を放電させようと
しているので、この状態は許容されるが、良好なマシン
・パターンとして推奨はできない。検出器19は、その出
力端に「１」を出して、母線11の放電状態を「０」とし
てAND27を介して伝播させる。この状況はテスト・パタ
ーン２と似ているが、テスト・パターンとしての有効性
がはるかに少ないことに留意されたい。
を生成する、試験条件を表わす。すなわち、３状態ドラ
イバ12と３状態ドライバ13の両方がイネーブルされ、両
方の３状態ドライバがデータ入力線16上に「０」を有す
る。両方の３状態ドライバとも母線11を放電させようと
しているので、この状態は許容されるが、良好なマシン
・パターンとして推奨はできない。検出器19は、その出
力端に「１」を出して、母線11の放電状態を「０」とし
てAND27を介して伝播させる。この状況はテスト・パタ
ーン２と似ているが、テスト・パターンとしての有効性
がはるかに少ないことに留意されたい。
パターン４の条件は非標準的であるものの、このパター
ンは母線部分28に接続された論理手段にとって無害であ
り、したがって、パターン４は、AND27の動作によって
伝播を妨げられることはない。
ンは母線部分28に接続された論理手段にとって無害であ
り、したがって、パターン４は、AND27の動作によって
伝播を妨げられることはない。
パターン５の場合は、３状態ドライバ12と３状態ドライ
バ13の両方が活動状態にあり、３状態ドライバ12は母線
11を充電しようとし、３状態ドライバ13は母線を放電さ
せようとしているので、母線11上に非標準的直交条件を
誘導する。このパターンは、母線上に確実に無効信号を
発生させ、検出器19から「０」出力を出させる。その結
果、導線28上の信号は「０」となる。このパターンは、
良好なマシンで推奨できるものではなく、通常、試験状
態または障害状態のもとでしか発生しないものである。
バ13の両方が活動状態にあり、３状態ドライバ12は母線
11を充電しようとし、３状態ドライバ13は母線を放電さ
せようとしているので、母線11上に非標準的直交条件を
誘導する。このパターンは、母線上に確実に無効信号を
発生させ、検出器19から「０」出力を出させる。その結
果、導線28上の信号は「０」となる。このパターンは、
良好なマシンで推奨できるものではなく、通常、試験状
態または障害状態のもとでしか発生しないものである。
パターン６は、パターン５と同様に、非標準的３状態競
合条件である。この場合、３個の３状態ドライバがイネ
ーブルされる。３状態ドライバ12が母線を充電しようと
し、３状態ドライバ13及び14が母線を放電させようとし
ている。３状態ドライバ12ないし14は、パターン６の条
件で、母線11が「１」状態も「０」状態もとらないよう
にバランスされている。このため、母線11上に確実に無
効信号が発生し、導線28上に「０」が発生する。
合条件である。この場合、３個の３状態ドライバがイネ
ーブルされる。３状態ドライバ12が母線を充電しようと
し、３状態ドライバ13及び14が母線を放電させようとし
ている。３状態ドライバ12ないし14は、パターン６の条
件で、母線11が「１」状態も「０」状態もとらないよう
にバランスされている。このため、母線11上に確実に無
効信号が発生し、導線28上に「０」が発生する。
本発明の一態様によれば、AND27は、たとえば５や６な
どのテスト・パターンによって母線11上に発生する、障
害を起こす恐れのある非標準的な信号条件を、母線部分
28に接続されたチップの埋込み論理手段（図示せず）か
ら隔離する。
どのテスト・パターンによって母線11上に発生する、障
害を起こす恐れのある非標準的な信号条件を、母線部分
28に接続されたチップの埋込み論理手段（図示せず）か
ら隔離する。
上記のようにして、様々な３状態ドライバのデータ／イ
ネーブル・テスト・パターンを母線11をドライブする３
状態ドライバに印加することができ、その結果生じるべ
き出力を実際に生じる出力と比較することにより、３状
態母線が試験される。
ネーブル・テスト・パターンを母線11をドライブする３
状態ドライバに印加することができ、その結果生じるべ
き出力を実際に生じる出力と比較することにより、３状
態母線が試験される。
第１図は、本発明の第１の実施例を示す回路図である。 第２図は、CMOS回路技術で実現された本発明の実施例を
示す回路図である。 第３図は、第１図によく似ているが、データ母線に接続
されている３個の３状態ドライバを示す回路図である。 10……チップ、11……母線、12−15……ドライバ、16…
…データ入力線、17……データ出力線、18……イネーブ
ル線、19……しきい値検出器、24……NANDゲート、27…
…ANDゲート、28……母線、30……バス・ターミネー
タ。
示す回路図である。 第３図は、第１図によく似ているが、データ母線に接続
されている３個の３状態ドライバを示す回路図である。 10……チップ、11……母線、12−15……ドライバ、16…
…データ入力線、17……データ出力線、18……イネーブ
ル線、19……しきい値検出器、24……NANDゲート、27…
…ANDゲート、28……母線、30……バス・ターミネー
タ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−75167（ＪＰ，Ａ) 実公 昭54−13888（ＪＰ，Ｙ２) 特表 昭59−501423（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力データ信号をレシーバ回路に伝送する
ための複数個の３状態ドライバであって、それぞれ、他
の外部回路と接続可能なデータ入力端子およびイネーブ
ル入力端子を有する複数個の３状態ドライバを備えた集
積回路において、 前記複数個の３状態ドライバから母線上に出力された信
号のレベルが、論理１または論理０を表すレベルにある
か、あるいは論理１および論理０をともに表さないレベ
ルのいずれであるかを判定する判定手段と、 該判定手段により前記母線上の信号のレベルが論理１ま
たは論理０を表すレベルであると判定された場合は、前
記母線上の信号を前記レシーバ回路に伝送し、論理１お
よび論理０をともに表さないレベルである場合は、前記
母線上の信号を遮断する伝送制御手段と、 他の外部回路と接続可能なイネーブル端子を有するター
ミネータ手段であって、イネーブルされた場合、前記母
線に終端シンク／ソースインピーダンスを与えるターミ
ネータ手段と を備えたことを特徴とするテスト可能な集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US187703 | 1988-04-29 | ||
| US07/187,703 US4841232A (en) | 1988-04-29 | 1988-04-29 | Method and apparatus for testing three state drivers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0213865A JPH0213865A (ja) | 1990-01-18 |
| JPH0792494B2 true JPH0792494B2 (ja) | 1995-10-09 |
Family
ID=22690113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038548A Expired - Lifetime JPH0792494B2 (ja) | 1988-04-29 | 1989-02-20 | テスト可能な集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4841232A (ja) |
| EP (1) | EP0340137B1 (ja) |
| JP (1) | JPH0792494B2 (ja) |
| DE (1) | DE68916106T2 (ja) |
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| JPS5413888U (ja) * | 1977-06-30 | 1979-01-29 | ||
| US4242751A (en) * | 1978-08-28 | 1980-12-30 | Genrad, Inc. | Automatic fault-probing method and apparatus for checking electrical circuits and the like |
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| EP0074417B1 (de) * | 1981-09-10 | 1986-01-29 | Ibm Deutschland Gmbh | Verfahren und Schaltungsanordnung zum Prüfen des mit einer Tristate-Treiberschaltung integrierten Schaltnetzes, das diese in den Zustand hoher Ausgangsimpedanz steuert |
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-
1988
- 1988-04-29 US US07/187,703 patent/US4841232A/en not_active Expired - Fee Related
-
1989
- 1989-02-20 JP JP1038548A patent/JPH0792494B2/ja not_active Expired - Lifetime
- 1989-03-14 EP EP89480043A patent/EP0340137B1/en not_active Expired - Lifetime
- 1989-03-14 DE DE68916106T patent/DE68916106T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0340137A3 (en) | 1991-08-07 |
| DE68916106D1 (de) | 1994-07-21 |
| US4841232A (en) | 1989-06-20 |
| EP0340137B1 (en) | 1994-06-15 |
| DE68916106T2 (de) | 1995-01-12 |
| EP0340137A2 (en) | 1989-11-02 |
| JPH0213865A (ja) | 1990-01-18 |
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