JPH0793022B2

JPH0793022B2 - 半導体メモリ集積回路

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Publication number: JPH0793022B2
Application number: JP32645388A
Authority: JP
Inventors: 淳吉澤; 正丸山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-12-24
Filing date: 1988-12-24
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: KR930001654B1; EP0376065A3; US5065361A; EP0376065B1; JPH02172099A; KR900011012A; DE68915136T2; DE68915136D1; EP0376065A2

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は異なる電源電圧が選択的に供給される半導体
メモリ集積回路に関する。

（従来の技術）不揮発性メモリ等では、書き込み時等、所望の記憶セル
のゲートまたはドレインが接続されたデコードラインに
高電圧が供給されることが知られている。

第７図は不揮発性メモリで知られる従来のEEPROM（Elec
trically Erasable Programmable ROM）の主要な構成を
示す回路図である。図において、上記のような高電圧を
供給する動作を説明する。制御回路51に供給されるチッ
プイネーブル信号CEにより、この回路は動作モードにな
る。この動作モード期間中、制御回路51に供給される書
き込み信号WRにより、書き込み動作が行われる。まず、
入力されたアドレス信号Adrはデコーダ部52によってデ
コードされ、１つのデコードライン53が選択される。こ
れにより、メモリセルマトリクス54における１つのセル
行55を介して１つのチャージポンプ回路56が動作する。
この結果、高電圧発生回路57からの高電圧が、チャージ
ポンプ回路56を介して選択されたデコードライン53に供
給される。チャージポンプ回路56及び高電圧発生回路57
は例えば制御回路51からのクロック信号CK1,CK2により
動作するようになっている。

第８図は上記第７図中のチャージポンプ回路56の具体的
な構成を示す回路図である。チャージポンプ回路56はデ
コードライン53にＮチャネルMOSトランジスタ61のゲー
トが接続されている。トランジスタ61のドレインには高
電圧発生回路57からの高電圧Vppが供給されるようにな
っている。トランジスタ61のゲート・ソース間にはＮチ
ャネルMOSトランジスタ62のソース・ドレイン間が挿入
されている。トランジスタ62のゲートはそのドレインに
短絡されクロック信号CK1がコンデンサ63を介して供給
されるようになっている。クロック信号CK1はチップイ
ネーブル信号CEが発生している動作モード期間、常時一
定のタイミングで供給される。

このようなチャージポンプ回路56を用いると、まず選択
状態のデコードラインでは、デコーダ部52によって１つ
のデコードライン53に例えば5Vが供給される。この電圧
はセル行55を介してチャージポンプ回路56のトランジス
タ61のゲートに入力される。トランジスタ61はオンし、
ドレインに供給されている高電圧Vppにより、ソースに
まずトランジスタ61のゲート入力電圧とほぼ等しい電圧
5Vがトランジスタ62のゲートとドレイン及びコンデンサ
63に供給される。その供給された電圧を、０〜5Vの振幅
で与えられるクロック信号CK1によるポンピング動作で
上昇させる。この昇圧された電圧はトランジスタ62を介
してトランジスタ61のゲートラインに供給される。これ
により、トランジスタ61のゲート電圧の上昇分が再度ト
ランジスタ62のゲートとドレイン及びコンデンサ63に供
給される。この一連の動作により最終的にトランジスタ
61のゲート、すなわち、選択されたデコードライン53に
は高電圧発生回路57で得られる電圧VppとクロックCK1の
ポンピングによる増加電圧αとの和の電圧が供給され
る。これにより、選択されたデコードライン53における
セル行54に充分な電圧が得られるようにしている。

他方、非選択状態のデコードラインでは、デコーダ部52
がデコードライン53に0Vを供給し、チャージポンプ回路
56のトランジスタ61はオフする。ところが、クロックCK
1は選択、非選択にかかわらず常に一定のタイミングで
チャージポンプ回路56に供給されるため、クロック変化
によりコンデンサ63を介してポンピング動作が行われ、
トランジスタ62のゲートとドレインに微少電圧が供給さ
れる。このため、トランジスタ62を介してトランジスタ
61のゲートに微少電圧が供給され、トランジスタ61はオ
ンする方向に動作してしまう。高電圧発生回路57からの
高電圧Vppはトランジスタ61のゲート電圧に応じてトラ
ンジスタ62のゲートとドレイン及びコンデンサ63に供給
される。さらに、コンデンサ63はクロックCK1でポンピ
ングされることによってトランジスタ61のゲート電圧を
上昇させる。従って非選択にもかかわらず、トランジス
タ61,62を介して高電圧発生回路57とデコードライン53
との間に電流パスが生じてしまう。この結果、高電圧発
生回路57で発生させた高電圧が降下してしまい、選択状
態のデコードラインに対する高電圧Vppの供給が不十分
になる恐れがある。また、高電圧発生回路57は集積回路
上に形成されており、電流容量が少ないため、上記のよ
うな電流パスが生じると高電圧を発生することができな
い。

ところで、第８図で示すチャージポンプ回路56はＮチャ
ネルMOSトランジスタで構成されている。従って、通常
の動作であればゲート・ソース間電圧Vgsがその閾値電
圧Vthを超えることによりオンする。しかし、ソースの
電圧源がVppと高いので、実際にはトランジスタ61の閾
値電圧Vthはバックゲート効果のため上昇し、オンする
条件は次式で与えられる。

Vgs＞Vth＋β …（１）（βはバックゲート効果によるVthの増加分）この結
果、トランジスタ61は高電圧をソース側に加えようとす
る程オンしにくくなる。これにより、仮に低電圧で動作
させようとすると、ポンピング（クロック）動作も低電
圧動作となるため、クロックCK1によるコンデンサ63へ
の充電電圧が低下するので、トランジスタ62のゲート・
ソース間電圧Vgsの増加分が少なくなる。この結果、ト
ランジスタ62をオンさせるに至らなくなり、選択された
デコードライン53はある電圧で飽和してしまい、選択さ
れたデコードライン53への充分な高電圧供給動作ができ
なくなる。

（発明が解決しようとする課題）このように従来では各チャージポンプ回路のポンピング
動作が非選択ライン上において定常的な電流損失をもた
らす。また、選択ラインの電圧が低電圧でチャージポン
プ回路に供給された場合、チャージポンプ回路でのポン
ピング動作は低電圧では動作不充分となる。このため、
高電圧発生回路からの高電圧が選択ラインに十分に供給
されなくなり、特性を悪くするという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、定常的な電流を防止し、低電圧でも
動作可能な信頼性の高い半導体メモリ集積回路を提供す
ることにある。

［発明の構成］（課題を解決するための手段）この発明の半導体メモリ集積回路は、デコーダ部及びメ
モリセルマトリクスと、上記デコーダ部とメモリセルマ
トリクスとの間に設けられ、第１、第２の電源電圧が選
択的に供給されるデコーダ出力バッファとを具備し、こ
のデコード出力バッファは、上記デコーダ部の出力を反
転するインバータ回路と、このインバータ回路の出力端
に一端が接続され、ゲートに制御信号が供給されるデプ
レッション型の第１のＮチャネルMOSトランジスタと、
一端が上記第１もしくは第２の電源電圧が供給されるノ
ードに接続され、ゲートが上記第１のＮチャネルMOSト
ランジスタの他端に接続されたデプレッション型の第２
のＮチャネルMOSトランジスタと、一端が上記第２のＮ
チャネルMOSトランジスタの他端に、他端が上記第１のM
OSトランジスタの他端にそれぞれ接続され、ゲートに上
記デコーダ部の出力が供給されるＰチャネルMOSトラン
ジスタとから構成されている。

（作用）チャージポンプ回路を用いず、その代わりにデコーダ部
とメモリセルマトリクスとの間にインバータ回路構成の
デコード出力バッファを設ける。このデコード出力バッ
ファの電源には必要に応じて通常の読み出し用の電圧も
しくは書き込み用の電圧が印加されるようになってい
る。そして、非選択状態のデコードラインは電源電圧が
印加され、デコード出力バッファ内のインバータ回路に
より反転出力する。ＰチャネルMOSトランジスタはオフ
しているからデプレッション型の第２のＮチャネルMOS
トランジスタにより、電源電圧供給ノードをそのしきい
値電圧分だけ充電する。一方、デプレッション型の第１
のＮチャネルMOSトランジスタが導通状態でありインバ
ータ回路の放電経路のみがつながる。選択状態のデコー
ドラインは基準電圧（0V）が印加され、デコード出力バ
ッファ内のインバータ回路により反転出力する。ここ
で、通常の読み出し動作の場合は制御信号によりデプレ
ッション型の第１のＮチャネルMOSトランジスタは導通
状態であり上記反転出力の立ち上がりは早い。また、書
き込み動作の場合にはＰチャネルMOSトランジスタの導
通状態によりデプレッション型の第２のＮチャネルMOS
トランジスタを通してしきい値落ちのない高電圧が出力
端に供給されると共に、インバータ回路の反転出力と制
御信号の関係によりデプレッション型の第１のＮチャネ
ルMOSトランジスタはオフするので高電圧の出力端はイ
ンバータ回路と遮断される。これにより、非選択状態の
デコードラインと選択状態のデコードラインとの間には
定常的な電流がなくなる。

（実施例）以下、図面を参照してこの発明を実施例により説明す
る。

第１図ないし第４図はそれぞれ第５図のような構成のEE
PROM（Electrically Erasable and Programmable ROM）
に組み込まれたデコード出力バッファの具体的な回路図
である。まず、第５図回路について説明する。制御回路
35に供給されるチップイネーブル信号CEにより、この回
路は動作モードになる。この動作モード期間では、制御
回路35に供給される書き込み信号WRにより、書き込み動
作が行われる。まず、入力されたアドレス信号Adrはデ
コーダ部31によってデコードされ、デコード出力バッフ
ァ32に入力されるようになっている。デコード出力バッ
ファ32には切換制御回路33により、高電圧発生回路34か
らの高電圧Vpp、または外部から制御回路35を介して供
給される通常の電源電圧Vccのいずれかが電源電圧とし
て供給されるようになっている。各出力バッファ32から
の出力電圧はデコードライン36を介してメモリセルマト
リクス37のセル行38に供給される。

また、高電圧発生回路34は第６図に示すようにゲート・
ドレイン間が短絡された複数のＮチャネルMOSトランジ
スタ41が直列接続されてなる。この直列接続の一方端の
トランジスタでは、そのドレインが電源端子となってお
り、電源電圧Vccが供給される。次段のトランジスタか
らはゲートにそれぞれコンデンサ42を介してクロック信
号CK、CKと相補なクロック信号CKが供給されるトランジ
スタとが交互に配列をなしている。クロック信号CK、CK
によりコンデンサ42が繰返し充放電され、トランジスタ
41が順次出力側である直列接続の他方端の方向に電位を
高くしながらオンしていくことにより電源電圧Vccが昇
圧され、最終的にはトランジスタ41の出力側の直列接続
端から高電圧Vppが出力されるようになっている。な
お、クロック信号CKはこのEEPROMのイネーブル信号CEが
発生している動作モード期間、常時一定のタイミングで
供給される。

第１図はこの発明の前提となる構成を示す第１の回路図
である。このデコード出力バッファはＰチャネル及びＮ
チャネルのMOSトランジスタ11,12の共通ゲートを入力In
とし、共通ドレインを出力OutとしたCMOSインバータ回
路13と、ゲートがCMOSインバータ回路13の出力端に接続
され、ソースがCMOSインバータ回路13のトランジスタ11
のソースに接続されたデプレッション型のＮチャネルMO
Sトランジスタ14とから構成されている。このトランジ
スタ14のドレインが接続された電源端子15には第５図に
示す切替制御回路33からの出力、すなわち電圧Vccもし
くはVppが印加される。また、トランジスタ12のソース
は基準電圧Vssに接続されている。

第１図回路の動作を第５図回路を参照して説明する。い
ま、電源端子15に電源電圧Vcc、例えば5Vが印加される
とする。まず、デコーダ部31に対応する出力が非選択状
態になった場合、デコード出力は5Vになり、入力Inには
5Vが供給される。これにより、トランジスタ12がオン
し、Outには0Vが出力される。トランジスタ14のドレイ
ンには端子15に印加されている5Vの電圧が印加されてい
るため、このトランジスタ14の閾値の絶対値が5V以下で
あるならトランジスタ11との接続ノードＡをその閾値の
絶対値分まで充電すると、トランジスタ14はカットオフ
する。そして、ゲートに5Vが印加されているトランジス
タ11もノードＡがトランジスタ14の絶対値分になってい
るのでオフ状態である。この結果、第５図において非選
択のデコードライン36に接続されているセル行38には0V
が供給される。一方、デコーダ部31の対応する出力が選
択状態になった場合、デコード出力は0Vになり、入力In
には0Vが供給される。これにより、トランジスタ12はオ
フする。また、ノードＡにはトランジスタ14の閾値の絶
対値分の電圧が充電されているのでトランジスタ11は予
めオンする。これにより、Outにはトランジスタ14の閾
値の絶対値分の電圧が出力される。この電圧はトランジ
スタ14のゲートに帰還され、ノードＡはさらにトランジ
スタ14のゲート電圧分だけ上昇する。そして、最終的に
は電源端子15に印加された5VがOutに出力される。この
結果、第５図において選択されたデコードライン36に接
続されているセル行38には5Vが出力される。

他方、電源端子15に高電圧Vpp、例えば20Vが印加される
とする。まず、デコード出力が5Vが非選択状態のとき、
トランジスタ12がオンし、Outには0Vが出力される。ゲ
ートに0Vが印加されたトランジスタ14は前記ノードＡを
その閾値の絶対値分まで充電するとカットオフする。そ
して、ゲートに5Vが印加されているトランジスタ11もノ
ードＡがトランジスタ14の閾値の絶対値分になっている
のでオフする。この結果、第５図において、非選択状態
のデコードライン36に接続されているセル行38には0Vが
供給される。一方、デコード出力が0Vの選択状態のとき
はトランジスタ12がオフする。また、予めノードＡには
トランジスタ14の閾値の絶対値分の電圧が充電されてい
るのでトランジスタ11はオンする。これにより、Outに
はトランジスタ14の閾値の絶対値分の電圧が出力され
る。この電圧はトランジスタ14のゲートに帰還され、ノ
ードＡはさらにトランジスタ14のゲート電圧分だけ上昇
する。そして、最終的には端子15に印加された20Vの電
圧がOutに出力される。この結果、選択されたデコード
ライン36に接続されているセル行38には20Vが供給され
る。

このように上記構成の回路では、デコーダ部の選択ライ
ンは0V、非選択ラインは5Vに固定されており、従来のチ
ャージポンプ回路を用いた場合のようにポンピング動作
で電圧が順次に上昇することがないため、電源端子15に
印加される電圧にかかわらず、非選択状態のデコードラ
インでは、ノードＡを端子15に印加された電圧により充
電する電流と、出力Outをトランジスタ12により放電す
る電流しか流れない。また、選択状態のデコードライン
では、トランジスタ12がオフしているので出力Outをト
ランジスタ14,11を介して充電する電流が流れるだけで
ある。従って、電源端子15に印加された電圧には定常的
な電流損失がなく、所望のセル行に安定した電圧が供給
できる。

第２図はこの発明の前提となる構成を示す第２の回路図
である。第１図回路では入力Inに0Vが供給されてトラン
ジスタ11がオンし、予めノイズＡに充電されているトラ
ンジスタ14の閾値電圧分で出力Outを充電していた。そ
の後、この電圧を帰還することにより出力Outを端子15
に印加された電圧で充電しているため、帰還による信号
の遅れが生じる。そこでこの実施例回路では、こうした
初期状態における帰還時間による出力Out信号遅れを最
少限にするため、電源電圧Vccの5VとノードＡとの間に
デプレッシション型のＮチャネルMOSトランジスタトラ
ンジスタ16を接続している。このトランジスタ16のゲー
トには非選択時、つまり入力Inに5Vが供給されていると
きにオンするような制御信号が入力され、ノードＡを5V
に充電するものである。これにより、前記第１図回路の
ものよりも出力Outの電位を高速に設定することができ
る。

第３図はこの発明の第１の実施例による構成の回路図で
あり、前記同様第５図回路内のデコード出力バッファ32
の構成を示す回路図である。入力InはＰチャネル及びＮ
チャネルのMOSトランジスタ21,22からなるインバータ回
路23の共通ゲートに接続されている。インバータ回路23
内のトランジスタ21のソースは電源電圧Vccに接続さ
れ、トランジスタ22のソースは基準電圧Vssに接続され
ている。インバータ回路23の共通ドレインは制御信号Ｓ
がゲートに入力されるデプレッション型のＮチャネルト
ランジスタ23のソース・ドレイン間を介して出力Outに
接続されている。制御信号Ｓは前記第５図の切換制御回
路33にも供給されており、この信号に基づいてデコード
出力バッファに対する供給電圧の切換制御が行われるよ
うになっている。また、インバータ回路23の共通ゲート
にはドレインがOutに接続されたＰチャネルMOSトランジ
スタ25のゲートが接続されている。そして、出力Outに
はＰチャネルMOSトランジスタ26のゲートが接続されて
いる。このトランジスタ26のソースはトランジスタ25の
ソースに、ドレインは電源端子27にそれぞれ接続されて
おり、電源端子27には第５図に示す切換制御回路33から
の出力、すなわち電圧VccもしくはVppが印加される。

上記実施例回路の動作を説明する。ここで、例えばイン
バータ回路23に電源電圧Vccとして2Vを供給する。ま
た、制御信号Ｓが例えば“1"レベル（2V）のときは通常
動作時の電源電圧Vcc（2V）が、“0"レベル（0V）のと
きは書き込み電圧Vpp（20V）が端子27に供給されるもの
とする。いま、制御信号Ｓが2Vのとき、第３図の切換制
御回路33からは2Vの電源電圧Vccが出力され、デコード
出力バッファ32の電源端子27に印加される。まず、デコ
ーダ部31の対応する出力が非選択状態になった場合、デ
コード出力は2Vになる。これにより、トランジスタ21が
オフし、トランジスタ22がオンする。従って、インバー
タ回路23の出力は0Vになる。そして、トランジスタ24も
オン状態になっているから出力Outも0Vになる。これに
より、ゲートに0Vが供給されたトランジスタ26がオン状
態になる。そして、トランジスタ26の閾値が2V以下であ
るなら、トランジスタ25との接続ノードＡをその閾値電
圧の絶対値分まで充電した後トランジスタ26はカットオ
フする。この結果、非選択時にはOutを0Vに放電するた
めの電流がトランジスタ24,22を介して基準電圧Vssに流
れるだけであるから、端子27からトランジスタ26,25を
介して流れる定常的な電流は存在しない。一方、デコー
ダ部31の対応する出力が選択状態になった場合、デコー
ド出力は0Vになる。これにより、トランジスタ22がオフ
し、トランジスタ21がオンする。よって、インバータ回
路23の出力はVccの2Vになる。そして、トランジスタ24
もオン状態になっている出力Outも2Vになる。そして、
ゲートに2Vが供給されてトランジスタ26がオン状態にな
り、トランジスタ25も入力Inに0Vが供給されていること
によってオン状態になるので、電源端子27に印加された
2VがOutに出力される。このとき、トランジスタ22はオ
フしているのでトランジスタ21を介してVssに流れる定
常電流は存在せず、出力Outを充電するための電流のみ
流れる。

他方、電源端子15に高電圧Vpp、例えば20Vが印加された
とする。まず、非選択状態のときは入力Inに2Vが供給さ
れる。これにより、トランジスタ21がオフし、トランジ
スタ22がオンする。従って、インバータ回路23の出力は
0Vになる。そして、ゲートに制御信号Ｓの“0"レベル
（0V）が供給されるトランジスタ24もオン状態になって
いるから出力Outも0Vになる。そして、ゲートに0Vが供
給されたトランジスタ26がオン状態になる。このとき、
ゲートに入力Inから0Vが供給されているトランジスタ25
はオフ状態である。従って、ノードＡをトランジスタ26
の閾値分だけ充電するとトランジスタ26はカットオフす
る。この結果、前述のように非選択時は出力Outを0Vに
放電するための電流がトランジスタ24,22を介して基準
電圧Vssに流れるだけであるから、電源端子27からトラ
ンジスタ26,25を介して流れる定常的な電流は存在しな
い。一方、選択状態のときは0Vが入力Inに供給される。
これにより、トランジスタ22がオフし、トランジスタ21
がオンする。これにより、インバータ回路23の出力は2V
になる。そして、ゲートに制御信号Ｓの“0"レベル（0
V）が供給されたトランジスタ24は、出力Outがトランジ
スタ24の閾値電圧の絶対値分に充電されるとカットオフ
する。ゲートに出力Outの電圧が印加されるトランジス
タ26はオンし、そのゲート電圧とトランジスタ26の閾値
電圧の絶対値分とを加えた値をノードＡに出力する。こ
のとき、ゲートに入力Inからの2Vが供給されているトラ
ンジスタ25はオン状態にある。従って、ノードＡの電圧
がOutに出力され、トランジスタ26のゲートを介して帰
還される。よって最終的には電源端子27の高電圧Vppが
出力される。この場合もトランジスタ22,24がカットオ
フしているので電源端子27に印加された高電圧Vppから
の定常的な電流が存在しない。

第４図はこの発明の第２の実施例による構成を示す回路
図である。第３図回路では、入力Inに0Vが供給されてト
ランジスタ25がオンし、予めノードＡに充電されている
トランジスタ26の閾値電圧分で出力Outを充電してい
た。その後、この電圧を帰還することにより出力Outを
電源端子27に印加された電圧で充電しているため、帰還
による信号の遅れが生じる。第４図回路ではこうした初
期状態における帰還時間による遅れを最少限にするた
め、第３図の構成の回路において、電源電圧Vccとノー
ドＡとの間にＰチャネルMOSトランジスタ28とLE（low e
mitter）デプレッション型のＮチャネルMOSトランジス
タ29を直列に挿入している。トランジスタ28のゲートに
はインバータ回路23の出力が供給され、トランジスタ29
のゲートには入力Inの信号が供給されるようになってい
る。トランジスタ29と28は非選択時にオンし、ノードＡ
を2Vに充電しておくようにするものである。これによ
り、前記第３図回路のものよりも出力Outの電位を高速
に設定することができる。

このように上記各実施例によれば、電流損失が極めて少
ない読み出し動作、書き込み動作が可能になる。なお、
上記各実施例ではデコード出力バッファ32としてCMOSイ
ンバータ構成のものを用いて説明したが特に限定される
ものではなく、反転する構成ならばいかなる構成のもの
でもよい。また、電源電圧をある実施例では5V、また、
ある実施例では2Vで説明したが電源電圧は限定されな
い。

［発明の効果］以上説明したようにこの発明によれば定常的な電流を防
止し、低電圧での動作を可能とし、低消費電力化が図れ
る半導体メモリ集積回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の前提となる構成を示す第１の回路
図、第２図はこの発明の前提となる構成を示す第２の回
路図、第３図はこの発明の第１の実施例による構成の回
路図、第４図はこの発明の第２の実施例による構成の回
路図、第５図はEEPROMの要部の構成を示す回路図、第６
図は第５図回路の一部の具体的構成を示す回路図、第７
図は従来のEEPROMの要部の構成を示す回路図、第８図は
第７図回路の一部の具体的構成を示す回路図である。 11,21,25……ＰチャネルMOSトランジスタ、12,22……Ｎ
チャネルMOSトランジスタ、13,23……インバータ回路、
14,16,24,26……デプレッション型のＮチャネルMOSトラ
ンジスタ、15,27……電源端子。

Claims

【特許請求の範囲】

【請求項１】デコーダ部及びメモリセルマトリクスと、
上記デコーダ部とメモリセルマトリクスとの間に設けら
れ、第１もしくは第２の電源電圧が選択的に供給される
デコード出力バッファとを具備し、上記デコード出力バッファは、上記デコーダ部の出力を反転するインバータ回路と、上記インバータ回路の出力端に一端が接続され、ゲート
に制御信号が供給されるデプレッション型の第１のＮチ
ャネルMOSトランジスタと、一端が上記第１もしくは第２の電源電圧が供給されるノ
ードに接続され、ゲートが上記第１のMOSトランジスタ
の他端に接続されたデプレッション型の第２のＮチャネ
ルMOSトランジスタと、一端が上記第２のＮチャネルMOSトランジスタの他端
に、他端が上記第１のＮチャネルMOSトランジスタの他
端にそれぞれ接続され、ゲートに上記デコーダ部の出力
が供給されるＰチャネルMOSトランジスタとから構成さ
れていることを特徴とする半導体メモリ集積回路。
【請求項２】デコーダ部及びメモリセルマトリクスと、
上記デコーダ部とメモリセルマトリクスとの間に設けら
れ、第１もしくは第２の電源電圧が選択的に供給される
デコード出力バッファとを具備し、上記デコード出力バッファは、上記デコーダ部の出力を反転するインバータ回路と、上記インバータ回路の出力端に一端が接続され、ゲート
に制御信号が供給されるデプレッション型の第１のＮチ
ャネルMOSトランジスタと、一端が上記第１もしくは第２の電源電圧が供給されるノ
ードに接続され、ゲートが上記第１のＮチャネルMOSト
ランジスタの他端に接続されたデプレッション型の第２
のＮチャネルMOSトランジスタと、一端が上記第２のＮチャネルMOSトランジスタの他端
に、他端が上記第１のＮチャネルMOSトランジスタの他
端にそれぞれ接続され、ゲートに上記デコーダ部の出力
が供給される第１のＰチャネルMOSトランジスタと、一端が第３の電源電圧の供給ノードに接続され、ゲート
に上記インバータ回路の出力が供給される第２のＰチャ
ネルMOSトランジスタと、一端が上記第２のＰチャネルMOSトランジスタの他端
に、他端が上記第１のＰチャネルMOSトランジスタの一
端にそれぞれ接続され、ゲートに上記デコーダ部の出力
が供給されるデプレッション型の第３のＮチャネルMOS
トランジスタとから構成されていることを特徴とする半
導体メモリ集積回路。