JPH0793176A - データ送信方法及びデータ受信装置 - Google Patents
データ送信方法及びデータ受信装置Info
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- JPH0793176A JPH0793176A JP5237603A JP23760393A JPH0793176A JP H0793176 A JPH0793176 A JP H0793176A JP 5237603 A JP5237603 A JP 5237603A JP 23760393 A JP23760393 A JP 23760393A JP H0793176 A JPH0793176 A JP H0793176A
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- 238000000034 method Methods 0.000 title claims abstract description 10
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000001514 detection method Methods 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 238000012546 transfer Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【目的】 ターゲットシステムのＣＰＵからＲＯＭソケ
ットを介してＲＯＭエミュレータにデータを転送し得る
方法を得る。 【構成】 予め定めるアドレス信号中に、送信データを
含ませ、読み取り専用装置のアドレス信号端子を介して
外部に送信する。ターゲットシステム２のＣＰＵ５か
ら、ＲＯＭソケット３を介して、特定のアドレス信号の
下位アドレスを転送データとし、ＲＯＭエミュレータ１
に送出する。ＲＯＭエミュレータ１では、比較器１２
で、特定アドレス信号の上位アドレスと設定アドレスを
比較し、一致すれば、その出力でレジスタ１４に下位ア
ドレスをロードする。ＣＰＵ１６からのリード信号によ
りレジスタ１４に、ロードされた転送データをＣＰＵ１
６に取込む。
ットを介してＲＯＭエミュレータにデータを転送し得る
方法を得る。 【構成】 予め定めるアドレス信号中に、送信データを
含ませ、読み取り専用装置のアドレス信号端子を介して
外部に送信する。ターゲットシステム２のＣＰＵ５か
ら、ＲＯＭソケット３を介して、特定のアドレス信号の
下位アドレスを転送データとし、ＲＯＭエミュレータ１
に送出する。ＲＯＭエミュレータ１では、比較器１２
で、特定アドレス信号の上位アドレスと設定アドレスを
比較し、一致すれば、その出力でレジスタ１４に下位ア
ドレスをロードする。ＣＰＵ１６からのリード信号によ
りレジスタ１４に、ロードされた転送データをＣＰＵ１
６に取込む。
Description
【０００１】
【産業上の利用分野】この発明は、例えばターゲットシ
ステムのＲＯＭソケットに、ＲＯＭエミュレータを接続
し、エミュレーション、デバッグ等を行う場合のデータ
送信方法及びデータ受信装置に関する。
ステムのＲＯＭソケットに、ＲＯＭエミュレータを接続
し、エミュレーション、デバッグ等を行う場合のデータ
送信方法及びデータ受信装置に関する。
【０００２】
【従来の技術】一般に、データ処理装置のソフトウェア
開発を行うために、開発時に、一時的に、エミュレータ
をターゲットシステムのＣＰＵ等に結合したり、あるい
はターゲットシステムのＲＯＭを、エミュレータのＲＡ
Ｍに置き換えて、エミレーションやデバッグを実行する
ものがある。
開発を行うために、開発時に、一時的に、エミュレータ
をターゲットシステムのＣＰＵ等に結合したり、あるい
はターゲットシステムのＲＯＭを、エミュレータのＲＡ
Ｍに置き換えて、エミレーションやデバッグを実行する
ものがある。
【０００３】
【発明が解決しようとする課題】上記した開発支援シス
テムのうち、ターゲットシステムのＲＯＭをエミュレー
タのＲＡＭに置き変えるものは、ＲＯＭソケットからＲ
ＯＭを抜き、エミュレータのコネクタをＲＯＭソケット
に差し込むだけで良いので、作業が非常に簡単であり、
またＲＯＭの処理速度はターゲットシステムのＣＰＵの
処理速度に比べて遅いので、この速度に見合ったエミュ
レータを作成できるので、ターゲットシステムのＣＰＵ
から直接、データを取込む場合に比し、エミュレータを
安価に製作できという利点がある。
テムのうち、ターゲットシステムのＲＯＭをエミュレー
タのＲＡＭに置き変えるものは、ＲＯＭソケットからＲ
ＯＭを抜き、エミュレータのコネクタをＲＯＭソケット
に差し込むだけで良いので、作業が非常に簡単であり、
またＲＯＭの処理速度はターゲットシステムのＣＰＵの
処理速度に比べて遅いので、この速度に見合ったエミュ
レータを作成できるので、ターゲットシステムのＣＰＵ
から直接、データを取込む場合に比し、エミュレータを
安価に製作できという利点がある。
【０００４】しかしながら、ＲＯＭソケットの端子を用
い、ＲＯＭをＲＡＭに置き変える場合に、ＲＯＭはリー
ド専用のデバイスであり、ターゲットシステムのＲＯＭ
ソケットに接続される信号は、図３に示すように、ター
ゲットＣＰＵ３１が、リード命令を実行する時にアクテ
ィブになる信号であり、ＲＯＭソケット３２に対し、ラ
イトを行うことができない。そのため、ターゲットシス
テムのＣＰＵからエミュレータに、データを送信したい
場合でも、書込みタイミングがないため送信することが
できない。また、ライト信号をＲＯＭソケット３２以外
の回路よりエミュレータに接続しても、ターゲットシス
テムにゲート３３のようなリード方向だけに信号を通す
ゲートが存在する場合、ＲＯＭソケット３２にライトデ
ータが到達しない。したがって、ターゲットＣＰＵ３１
→ＲＯＭソケット３２→エミュレータのデータ転送は困
難であるという問題があった。
い、ＲＯＭをＲＡＭに置き変える場合に、ＲＯＭはリー
ド専用のデバイスであり、ターゲットシステムのＲＯＭ
ソケットに接続される信号は、図３に示すように、ター
ゲットＣＰＵ３１が、リード命令を実行する時にアクテ
ィブになる信号であり、ＲＯＭソケット３２に対し、ラ
イトを行うことができない。そのため、ターゲットシス
テムのＣＰＵからエミュレータに、データを送信したい
場合でも、書込みタイミングがないため送信することが
できない。また、ライト信号をＲＯＭソケット３２以外
の回路よりエミュレータに接続しても、ターゲットシス
テムにゲート３３のようなリード方向だけに信号を通す
ゲートが存在する場合、ＲＯＭソケット３２にライトデ
ータが到達しない。したがって、ターゲットＣＰＵ３１
→ＲＯＭソケット３２→エミュレータのデータ転送は困
難であるという問題があった。
【０００５】この発明は、上記問題点に着目してなされ
たものであって、例えばＲＯＭソケットを介して、ター
ゲットシステムのＣＰＵより、外部に対し、データを送
信し得る方法を提供するとともに、送信されて来たデー
タを受信し得る受信装置を提供することを目的としてい
る。
たものであって、例えばＲＯＭソケットを介して、ター
ゲットシステムのＣＰＵより、外部に対し、データを送
信し得る方法を提供するとともに、送信されて来たデー
タを受信し得る受信装置を提供することを目的としてい
る。
【０００６】
【課題を解決するための手段及び作用】この出願の特許
請求範囲の請求項１記載のデータ送信方法は、複数の信
号端子を有し、アドレス信号の入力を受けて記憶データ
を読み出す読取り専用回路を含むデータ処理装置から外
部にデータを前記信号端子を介して送信する方法であっ
て、予め定める所定のアドレス信号中に、送信データを
含ませて、アドレス信号端子を介して送信するようにし
ている。
請求範囲の請求項１記載のデータ送信方法は、複数の信
号端子を有し、アドレス信号の入力を受けて記憶データ
を読み出す読取り専用回路を含むデータ処理装置から外
部にデータを前記信号端子を介して送信する方法であっ
て、予め定める所定のアドレス信号中に、送信データを
含ませて、アドレス信号端子を介して送信するようにし
ている。
【０００７】このデータ送信方法では、例えば図４に示
すターゲットシステム２のＣＰＵ５より、アドレス信号
に転送データを付加して、リード命令を実行すれば、Ｒ
ＯＭソケット３のアドレス信号端子を介して、外部であ
るＲＯＭエミュレータ１のレジスタ１４に送信される。
また、請求項２記載のデータ受信装置は、外部から送信
されてきた特定のアドレス信号を受信したとき、その旨
を検出する特定アドレス検出回路と、この特定アドレス
検出回路の出力に応答して、前記特定のアドレス信号の
一部が送信データであることを認識する回路とを備えて
いる。
すターゲットシステム２のＣＰＵ５より、アドレス信号
に転送データを付加して、リード命令を実行すれば、Ｒ
ＯＭソケット３のアドレス信号端子を介して、外部であ
るＲＯＭエミュレータ１のレジスタ１４に送信される。
また、請求項２記載のデータ受信装置は、外部から送信
されてきた特定のアドレス信号を受信したとき、その旨
を検出する特定アドレス検出回路と、この特定アドレス
検出回路の出力に応答して、前記特定のアドレス信号の
一部が送信データであることを認識する回路とを備えて
いる。
【０００８】このデータ受信装置では、送信されて来た
アドレス信号が、特性アドレスであると、特定アドレス
回路に検出されると、そのアドレス信号の一部が転送デ
ータであると認識され、例えばターゲットシステム２の
ＣＰＵ５の内部情報やＩ／Ｏ情報が、例えばＣＲＴディ
スプレイ４に表示される。
アドレス信号が、特性アドレスであると、特定アドレス
回路に検出されると、そのアドレス信号の一部が転送デ
ータであると認識され、例えばターゲットシステム２の
ＣＰＵ５の内部情報やＩ／Ｏ情報が、例えばＣＲＴディ
スプレイ４に表示される。
【０００９】
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図１は、この発明の一実施例を示すブロッ
ク図である。この実施例において、ＲＯＭエミュレータ
１は、ターゲットシステム２のＲＯＭソケット３に、コ
ネクタで接続される。ターゲットシステム２は、エミュ
レーション時に、ＲＯＭソケット３に挿入されているＲ
ＯＭを外し、エミュレータ１のコネクタが差し込まれ
る。ＲＯＭエミュレータ１は、ターゲットシステムのＲ
ＯＭに置き変えるＲＡＭ１１の他に、予め指示設定され
る特定アドレスとターゲットシステムからＲＯＭソケッ
ト３を介して送られて来るアドレス情報の上位アドレス
（例えば８ビット）とを比較器１２と、この比較器１２
の出力とＲＯＭソケット３のＯＥ信号、ＣＳ信号を入力
とするアンド回路１３と、一致出力が得られた時、下位
アドレス（例えば８ビット）を記憶し、通信データとし
て出力するレジスタ１４と、アンドゲート１３の出力を
保持し、割込み信号及びステータスを出力するラッチ回
路１５と、ＣＰＵ１６を備えている。また、ＲＯＭエミ
ュレータ１は、エミュレーション時、デバッグ時に、デ
ータを表示するために、ＣＲＴディスプレイ４に表示す
る。
に説明する。図１は、この発明の一実施例を示すブロッ
ク図である。この実施例において、ＲＯＭエミュレータ
１は、ターゲットシステム２のＲＯＭソケット３に、コ
ネクタで接続される。ターゲットシステム２は、エミュ
レーション時に、ＲＯＭソケット３に挿入されているＲ
ＯＭを外し、エミュレータ１のコネクタが差し込まれ
る。ＲＯＭエミュレータ１は、ターゲットシステムのＲ
ＯＭに置き変えるＲＡＭ１１の他に、予め指示設定され
る特定アドレスとターゲットシステムからＲＯＭソケッ
ト３を介して送られて来るアドレス情報の上位アドレス
（例えば８ビット）とを比較器１２と、この比較器１２
の出力とＲＯＭソケット３のＯＥ信号、ＣＳ信号を入力
とするアンド回路１３と、一致出力が得られた時、下位
アドレス（例えば８ビット）を記憶し、通信データとし
て出力するレジスタ１４と、アンドゲート１３の出力を
保持し、割込み信号及びステータスを出力するラッチ回
路１５と、ＣＰＵ１６を備えている。また、ＲＯＭエミ
ュレータ１は、エミュレーション時、デバッグ時に、デ
ータを表示するために、ＣＲＴディスプレイ４に表示す
る。
【００１０】また、ターゲットシステム２のＲＯＭ、さ
らにＲＯＭエミュレータ１のＲＡＭ１１は、図２に示す
ように、アドレス可能な記憶領域を０番地から２m+n 番
地までとすると２m 分の記憶領域は、ターゲットシステ
ム本来の読出し専用に使用されるが、２n 分は、アドレ
ス情報を書込み用、つまりターゲットシステム２からＲ
ＯＭエミュレータ１に、データを送信するのに使用して
いる。したがって、この特定アドレスはターゲットシス
テムでは使用されていないダミーアドレスである。この
特定アドレス情報のうち、上位アドレスは、データ送信
を意味するタイミング検出用に使用され、下位アドレス
に送信すべきデータが載せられる。
らにＲＯＭエミュレータ１のＲＡＭ１１は、図２に示す
ように、アドレス可能な記憶領域を０番地から２m+n 番
地までとすると２m 分の記憶領域は、ターゲットシステ
ム本来の読出し専用に使用されるが、２n 分は、アドレ
ス情報を書込み用、つまりターゲットシステム２からＲ
ＯＭエミュレータ１に、データを送信するのに使用して
いる。したがって、この特定アドレスはターゲットシス
テムでは使用されていないダミーアドレスである。この
特定アドレス情報のうち、上位アドレスは、データ送信
を意味するタイミング検出用に使用され、下位アドレス
に送信すべきデータが載せられる。
【００１１】次に、上記実施例装置において、ターゲッ
トシステム２からＲＯＭエミュレータ１にデータを転送
する場合の動作を説明する。ターゲットシステム２のＣ
ＰＵ５で、データ転送要求が発生すると、ターゲットシ
ステム２のＣＰＵ５は、ＲＯＭ内特定アドレスの下位に
転送データを付加して、リード命令を実行する。これに
よりＲＯＭソケット３のアドレスピンから、その特定ア
ドレスが出力される。比較器１２で、予め設定してある
アドレスと、入力された上位アドレスを比較し、一致す
れば、データの転送であることを検出したことになり、
その一致信号をアンド回路１３の入力に加える。一方、
ＲＯＭソケット３からのＯＥ信号、ＣＳ信号入力で、ア
ンド回路１３の入力が揃い、その出力が“ハイ”（論理
１）となる。このアンド回路１３の出力で、特定アドレ
スの下位アドレス、つまり転送データがレジスタ１４に
ロードされる。また、アンド回路１３の出力で、ラッチ
回路１５をセットし、割込み信号、ステータス（データ
有）信号を出力する。
トシステム２からＲＯＭエミュレータ１にデータを転送
する場合の動作を説明する。ターゲットシステム２のＣ
ＰＵ５で、データ転送要求が発生すると、ターゲットシ
ステム２のＣＰＵ５は、ＲＯＭ内特定アドレスの下位に
転送データを付加して、リード命令を実行する。これに
よりＲＯＭソケット３のアドレスピンから、その特定ア
ドレスが出力される。比較器１２で、予め設定してある
アドレスと、入力された上位アドレスを比較し、一致す
れば、データの転送であることを検出したことになり、
その一致信号をアンド回路１３の入力に加える。一方、
ＲＯＭソケット３からのＯＥ信号、ＣＳ信号入力で、ア
ンド回路１３の入力が揃い、その出力が“ハイ”（論理
１）となる。このアンド回路１３の出力で、特定アドレ
スの下位アドレス、つまり転送データがレジスタ１４に
ロードされる。また、アンド回路１３の出力で、ラッチ
回路１５をセットし、割込み信号、ステータス（データ
有）信号を出力する。
【００１２】ラッチ回路１５の出力により、ＲＯＭエミ
ュレータ１のＣＰＵ１６は、ターゲットシステム２から
の転送データが、レジスタ１４に存在することを認識し
て、レジスタ１４の記憶内容をリードする。このリード
時に、ラッチ回路１５がリセットされて、受信データな
しとする。このリードされた転送データは必要に応じ、
ＣＲＴディスプレイ４に表示される。
ュレータ１のＣＰＵ１６は、ターゲットシステム２から
の転送データが、レジスタ１４に存在することを認識し
て、レジスタ１４の記憶内容をリードする。このリード
時に、ラッチ回路１５がリセットされて、受信データな
しとする。このリードされた転送データは必要に応じ、
ＣＲＴディスプレイ４に表示される。
【００１３】ターゲットシステム２のＣＰＵ５の１命令
で、１データの転送が終了する。また、ターゲットシス
テム２のＣＰＵ５の１アクセスで転送できるデータ幅
は、特定アドレス容量（ダミー領域）による。
で、１データの転送が終了する。また、ターゲットシス
テム２のＣＰＵ５の１アクセスで転送できるデータ幅
は、特定アドレス容量（ダミー領域）による。
【００１４】
【発明の効果】この発明によれば、予め定める所定のア
ドレス信号中に、送信データを含ませ、読取り専用装置
のアドレス信号端子を介して、外部に送信するようにし
ているので、例えはＲＯＭソケット等を使用してＲＯＭ
をＲＡＭに置換する場合でも、ＲＯＭの内容のみなら
ず、ＣＰＵの中味やＩ／Ｏ情報までをチエックすること
ができる。しかも、機能アップした開発支援装置を安価
に得ることができる。
ドレス信号中に、送信データを含ませ、読取り専用装置
のアドレス信号端子を介して、外部に送信するようにし
ているので、例えはＲＯＭソケット等を使用してＲＯＭ
をＲＡＭに置換する場合でも、ＲＯＭの内容のみなら
ず、ＣＰＵの中味やＩ／Ｏ情報までをチエックすること
ができる。しかも、機能アップした開発支援装置を安価
に得ることができる。
【図１】この発明の一実施例を示すブロック図である。
【図２】同実施例のＲＯＭの特定アドレスを説明するた
めの図である。
めの図である。
【図３】ターゲットシステムのＣＰＵとＲＯＭソケット
の接続関係を示す図である。
の接続関係を示す図である。
【図４】この発明の概略構成を説明する図である。
１ ＲＯＭエミュレータ ２ ターゲットシステム ３ ＲＯＭソケット ５ ターゲットＣＰＵ １２ 比較器 １４ レジスタ １６ ＣＰＵ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大村 俊充 横浜市港北区勝田町751番地の２ テスコ 株式会社内 (72)発明者 高木 治夫 京都市西京区大原野西境谷町２丁目１番地 株式会社ヴイテック内
Claims (2)
- 【請求項１】複数の信号端子を有し、アドレス信号の入
力を受けて記憶データを読み出す読取り専用回路を含む
データ処理装置から外部にデータを前記信号端子を介し
て送信する方法であって、 予め定める所定のアドレス信号中に、送信データを含ま
せて、アドレス信号端子を介して送信するようにしたこ
とを特徴とするデータ送信方法。 - 【請求項２】外部から送信されてきた特定のアドレス信
号を受信したとき、その旨を検出する特定アドレス検出
回路と、この特定アドレス検出回路の出力に応答して、
前記特定のアドレス信号の一部が送信データであること
を認識する回路とを備えたことを特徴とするデータ受信
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237603A JPH0793176A (ja) | 1993-09-24 | 1993-09-24 | データ送信方法及びデータ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237603A JPH0793176A (ja) | 1993-09-24 | 1993-09-24 | データ送信方法及びデータ受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793176A true JPH0793176A (ja) | 1995-04-07 |
Family
ID=17017773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237603A Pending JPH0793176A (ja) | 1993-09-24 | 1993-09-24 | データ送信方法及びデータ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793176A (ja) |
-
1993
- 1993-09-24 JP JP5237603A patent/JPH0793176A/ja active Pending
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