JPH0793380A - デジタル回路の静的経路解析の方法及びそのための回路素子 - Google Patents

Abstract

(57)【要約】 【目的】 デジタル回路における多重サイクル経路と関
連する問題点を回避することにより静的経路解析の性能
を向上させる方法及び装置を提供すること。 【構成】 本発明は多重サイクル経路を単一サイクル経
路に変換するために、「経路ブレーカ」と呼ばれる概念
上のデバイスをデジタル回路に挿入した。この経路ブレ
ーカは誤った時点での多重サイクル経路へのアクセスが
全て未知の結果をもたらすようなシュミレーション行動
を実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル回路の静的経路
解析に関し、特に、多重サイクル経路をシミュレーショ
ン、静的タイミング解析及び論理合成において処理する
改良された装置及び方法に関する。

【０００２】

【従来の技術】デジタル回路を設計する場合、回路設計
の製造に先立ってタイミング解析及び論理合成に関して
シミュレーションを実行するのが有利である。デジタル
回路の製造に先立って回路設計の性能を評価するため
に、自動化シミュレーションプログラムや自動化タイミ
ング解析プログラムは既に開発されている。たとえば、
カリフォルニア州カマリロの Quad Design Technology
は、提案されたデジタル回路のタイミング解析を実行す
るための「ＭＯＴＩＶＥ」^TMと呼ばれるプログラムを開
発している。論理合成プログラムは、多くの場合、回路
設計の性能を向上させようとする。プログラムは、その
ようにする間に、ある所定の機能を実現するための１つ
の回路が別の回路より高速であるか否かを考慮しなけれ
ばならない。そのため、論理合成プログラムはタイミン
グ解析を実行するサブプログラムを含んでいなければな
らないのである。

【０００３】一般的には、２種類の論理シミュレーショ
ンがある。第１の種類は真に機能的なものであり、「ゼ
ロ遅延」又は「単位遅延」と呼ばれることもある。従っ
て、シミュレーションに際してはデジタル回路中の各ゲ
ートの厳密なタイミングを考慮しない。第２の形態の論
理シミュレーションは各論理ゲートの遅延のシミュレー
ションと、信号が回路中のある場所に到達する時点の確
定とを含む。この第２の種類の論理シミュレーションは
一般に「タイミング論理シミュレーション」として知ら
れている。タイミング論理シミュレーションはデジタル
回路において最も低速の電気的経路を確定しようとす
る。回路で、現れる可能性があるデータパターンをシミ
ュレーションするという目的のために、０と１とから成
る多用なパターンを回路に提供する。タイミング論理シ
ミュレーションを使用するにはプログラム時間を著しく
長くとらなければならず、ある特定のデータパターンが
偶然にも試験されなかった場合には、遅延に関して最悪
の経路は検出されない。

【０００４】静的経路解析はタイミング論理シミュレー
ションを改善するものとして開発され、提案された回路
を１回静的に通過する間にデータ経路のあらゆる可能性
を評価する。静的経路解析の利点は、多数のデータパタ
ーンを回路に入力する必要がないということである。回
路を構成する全ての回路装置は、出力が真にその瞬時に
おける入力の関数であるような組み合わせ論理（ただ
し、信号が組み合わせ論理を通って駆動されてゆくとき
の幾分かの遅延時間が加わる）と、何らかのメモリ緩衝
が起こり得る後続論理とに分割される。回路を最も効率
よく設計するためには、遅延が関連クロックサイクル時
間を越えてしまうような組み合わせ論理の一部を構成す
る多重サイクル経路（ＭＣＰ）を使用しなければならな
い場合が多い。しかしながら、静的経路解析は信号が１
サイクル以内に１つの順次素子から別の順次素子へ伝搬
することを前提としている。従って、多重サイクル経路
が存在することによって静的タイミング解析はさらに複
雑になる。

【０００５】多重サイクル経路及び静止タイミング解析
プログラムを処理する現在の方法は不適切である。たと
えば、「例外ノーティング（exception noting）と呼ば
れる従来の１つの方法によれば、回路の設計者は、静止
経路解析プログラムによって、デジタル回路中のある経
路（すなわち、Ａ地点からＢ地点まで）がＮ回のサイク
ルを必要とする多重サイクル経路であることをタイミン
グ解析ソフトウェアに通告することができる。設計者は
そのような多重サイクル経路を１つずつ手動操作で識別
し、全てのＭＣＰをリストアップしたファイルを作成し
なければならない。このプロセスは誤りを生じやすく、
ある経路が実際には多重サイクルではないのに多重サイ
クルであると思い込んでしまった場合には、静的タイミ
ング解析は不正確になるであろう。さらに、ゼロ遅延シ
ミュレーションにおける多重サイクル経路からの値を、
それが現実に有効状態になる前に読み取った場合には、
誤りは検出されない。また、例外ノーティングは、時間
に関して本当に重大であるのは設計上のどの経路である
かを確定するための論理合成ソフトウェアを補助しな
い。たとえば、クロックサイクルが２５ナノ秒であると
き、３０ナノ秒を要する単一サイクル経路は最適化に当
たっては４０ナノ秒を要する２サイクル経路よりはるか
に重要であるが、これを考慮に入れる合成ソフトウェア
用メカニズムはない。従って、合成ソフトウェアは双方
の経路を２５ナノ秒の限界に適合させようとするのであ
る。「ＭＯＴＩＶＥ」^TMプログラムは、多重サイクル経
路に関して例外ノーティングを要求する種類のプログラ
ムである。

【０００６】「ラッチ挿入」として知られている従来の
別の方法は、経路を単一サイクルセグメントに分解する
ためにデジタル「フリップフロップ」を物理的に追加す
ることにより、数多くの回路から多重サイクル経路を排
除する。しかしながら、経路を単一サイクルセグメント
に分解するために回路に物理的フリップフロップを追加
した場合、フリップフロップはそのためのスペースを要
すると共に電力を消費し、また、フリップフロップの遅
延はゼロではないので、コストアップになり、ハードウ
ェアのかさは大きくなり、さらに性能は劣化してしま
う。その反面、現在使用されているあらゆるプログラム
はフリップフロップを有効回路素子として認識すること
ができるので、ラッチ挿入を適用すると、設計のシミュ
レーション、タイミング解析及び論理合成に一貫性が与
えられる。

【０００７】

【発明が解決しようとする課題】本発明は、デジタル回
路における多重サイクル経路と関連する問題点を回避す
ることにより静的経路解析の性能を向上させる装置及び
方法を提供する。

【０００８】

【課題を解決するための手段】本発明によれば、多重サ
イクル経路を単一サイクル経路に変換するために、「経
路ブレーカ」と呼ばれる概念上のデバイスをデジタル回
路に挿入する。経路ブレーカは誤った時点での多重サイ
クル経路へのアクセスが全て未知の結果をもたらすよう
なシミュレーション行動を実行する。本発明では、経路
ブレーカを使用することにより、デジタル回路の静的経
路解析は著しく改善され、また、従来の技術において知
られていた静的経路解析システムに付随する誤りも回避
されるのである。

【０００９】

【発明の概要】本発明は、デジタル回路の設計に際して
静的経路解析シミュレーション技術と関連して使用する
と最も有利である装置及び方法を提供する。本発明の方
法は、回路設計者が標準の計算機援用設計（ＣＡＤ）ツ
ールを使用して、多重サイクル経路（ＭＣＰ）を含んで
いて良い回路を設計するステップを含む。設計者は「経
路ブレーカ」と呼ばれる概念上の回路素子を多重サイク
ル経路に挿入し、その結果、全ての多重サイクル経路は
単一サイクル経路に変換されることになる。次に、設計
者は機能シミュレーションソフトウェアを利用して、回
路設計を検査する。シミュレータに対しては、経路ブレ
ーカはラッチであるように現れ、このラッチの出力は入
力が変化したときに未知の状態に移行し、出力がクロッ
クされて入力と等しくなるまでその状態のままである。
次に、回路について従来通りの論理合成を実行して、経
路ブレーカを含むネットリストを生成する。ネットリス
トに基づいて、後処理プロセッサは、回路中のどの箇所
に多重サイクル経路が存在するかを確定し、経路ブレー
カを含まないネットリストと、多重サイクル経路のリス
トとを生成する。多重サイクル経路のリストは静的経路
解析プログラムに提供され、そこで、多重サイクル経路
の場所は例外を指示する。次に、タイミング解析を実行
し、回路が申し分のないものであれば、概念上の経路ブ
レーカを含まないネットリストを使用して製造を完了し
て良い。

【００１０】〔表記法及び用語〕以下の詳細な説明の大
半は、コンピュータメモリの内部におけるデータに対す
る動作及び／又は回路設計者の活動をアルゴリズム及び
記号によって表示している。このようなアルゴリズムに
よる説明や表示は、データ処理技術の分野に熟達した人
がその作業の内容を他の当業者に最も有効に伝達するた
めに使用する手段である。

【００１１】ここでは、また、一般にもアルゴリズムは
所望の結果に至る首尾一貫したステップのシーケンスで
あると考えられている。それらのステップは、物理的な
量の物理的操作を要求するステップである。通常、それ
らの量は記憶、転送、組み合わせ、比較及びその他の方
法による操作が可能である電気的信号又は磁気信号の形
態をとるが、必ずしもそうである必要はない。時によっ
ては、主に一般に広く使用されている用語であるという
理由により、それらの信号をビット、値、要素、記号、
文字、項、メモリセル、表示素子などと呼ぶと好都合で
あることがわかる。ただし、それらの用語及びそれに類
する用語は、全て、適切な物理的な量と関連させるべき
ものであり、そのような量に単に便宜上付されたラベル
であるにすぎないということを忘れてはならない。

【００１２】さらに、実行される操作を、一般にオペレ
ータが実行する知的動作と関連している検出、走査、加
算又は比較などの用語で表す場合が多いが、ここで説明
する、本発明の一部を成す動作のいずれについても、そ
のようなオペレータの能力は不要であり、多くの場合に
望ましくない。動作は機械の動作である。本発明の動作
を実行するのに有用な機械には、汎用デジタルコンピュ
ータ又は他の同様の装置がある。いずれの場合にも、コ
ンピュータを動作させる際の方法動作と、計算それ自体
の方法との明確な区別に注目すべきである。本発明は、
コンピュータを動作させ、電気的信号又はその他の物理
的（たとえば、機械的、化学的）信号を処理して、別の
所望の物理的信号を発生する方法に関する。

【００１３】また、本発明は、上記のような動作を実行
する装置にも関する。この装置は要求される目的のため
に特別に構成されても良いが、汎用コンピュータをそれ
に記憶したコンピュータプログラムにより選択的に活動
させる又は再構成しても良い。ここに提示するアルゴリ
ズムは、本来、何らかの特定のコンピュータ又は他の装
置とは関連していない。詳細にいえば、ここに示す教示
と共に様々な汎用機械を使用できる。あるいは、要求さ
れる方法ステップを実行するためにはより特殊化した装
置を構成するほうが好都合であるとわかる場合もあろ
う。このような様々な機械について必要な構造は以下の
説明から明白になるであろう。

【００１４】〔符号化の詳細〕ここで説明する様々な手
順を実行するための特定のプログラミング言語は指示さ
れていない。これは、１つには、挙げうる全ての言語が
汎用言語として利用可能であるとは限らないためであ
る。特定のコンピュータのユーザーは、それぞれ、自身
の即時に満たすべき目的に最も適する言語を承知してい
るであろう。実際には、機械で実行可能なオブジェクト
コードを提供するアセンブリ言語により本発明を実質的
に実現するのが有用であるとわかっている。本発明を実
施するに際して使用しても良いコンピュータやモニタシ
ステムは数多くの多様な素子から構成されているので、
詳細なプログラムを列挙しなかった。ここで説明し且つ
添付の図面に示す動作及びその他の手順は、当業者がそ
の利用できる範囲内で本発明を実施できるように十分に
開示されていると考えられる。

【００１５】

【実施例】デジタル回路の設計に関わる静的経路タイミ
ング解析技術及びシミュレーション技術と関連して使用
する場合を特定の適用用途とする改良された方法及び装
置を開示する。以下の説明の中で、説明の便宜上、本発
明を完全に理解させるために、特定のタイミング解析、
プログラム、設計方法論及びシーケンスなどの数多くの
詳細な事項を記載しているが、本発明を実施する上でそ
のような特定の詳細な事項は必要であることは当業者に
は明白であろう。また、場合によっては、本発明を無用
にわかりにくくするのを避けるために、周知の回路及び
構造をブロック線図の形で示すことがある。

【００１６】先に述べたように、デジタル回路の設計に
当たっては、回路の製造に先立って、タイミング解析と
論理合成に関してシミュレーションを実行すると有利で
ある。図１に示す通り、本発明の一般に好ましい実施例
においては、デジタル回路の多重サイクル経路を単一サ
イクル経路に変換するための「経路ブレーカ」を使用す
る回路を設計する。図２に示すように、経路ブレーカ１
０はラッチと同じように動作し、誤った時点での多重サ
イクル経路に対するアクセスが全て未知の結果を発生さ
せるようにシミュレーション行動を実行する。実際に
は、経路ブレーカ１０のタイミング解析行動は、経路ブ
レーカを含む回路において動作するタイミング解析器が
単一サイクル経路のみを検出するように行われる。尚、
複数の経路ブレーカ１０を成すデバイスが挿入されるの
は回路設計時のみであり、経路ブレーカは現実には回路
の一部として全く製造されない真に概念上のデバイスで
あることに注意すべきである。経路ブレーカは入力ポー
トＤと、図２には「Ｑ」として示した出力ポートとを含
む。概念上の経路ブレーカ１０は、入力ポートＤと、先
のクロックサイクルのときに入力ポートＤに印加された
値を得るように先にシステムクロックによりクロックさ
れているラッチ１４の出力端子とに結合する比較器１２
をさらに含む。比較器１２はＤの現在値とＤの先行値と
を比較し、それらの値が等しくない場合には、比較器１
２は信号を発生する。その信号（diff A）は信号線１６
に印加されて、非同期プリセットを伴ってフリップフロ
ップ１４に結合される。図示する通り、フリップフロッ
プ１４はシステムクロックに結合し、フリップフロップ
１４の出力端子はマルチプレクサ１８に結合している。
図２に示すように、いずれかの時点で、Ｄの現在値が先
行クロックサイクルから得たＤの値と等しくなくなった
場合、比較器１２は信号（diff A）を信号線１６に印加
する。その結果、フリップフロップ１４は１をラッチ
し、クロックサイクルの残り時間に信号（diff B）をマ
ルチプレクサ１８に供給する。信号diff B が印加され
ないときには、マルチプレクサ１８はＤの先行値を選択
して、この値を出力ポートＱに供給する。これに対し、
このクロックサイクルの間にＤの現在値がＤの先行値と
違ってきた場合には、フリップフロップ１４は信号diff
B をマルチプレクサ１８に供給し、その結果、未知の
値（Ｘ）が出力ポートＱに印加されることになる。尚、
未知の値（Ｘ）が出力ポートＱに結合されるのは、Ｄの
現在値と先行値とが異なっていた場合のみである。規則
的なクロック信号２０が与えられ、入力ポートＤの信号
はローからハイに変化し、再びローに戻ると仮定したと
きの経路ブレーカ１０の動作を示すタイミング図によれ
ば、Ｄの現在値とＤの旧値とが同等でない時間の間に限
って、出力ポートＱの状態は未知の状態（Ｘ）とされる
のである。

【００１７】要するに、複数のクロックサイクルにわた
って入力ポートＤに入力された信号が同じ（たとえば、
ロー状態）であるときは、経路ブレーカ１０の出力は一
貫している。入力ポートＤの入力状態が（たとえば、ハ
イに）変化すると、１クロックサイクルまでの期間に出
力は未知の値（Ｘ）に移行し、これは、信号が多重サイ
クル経路を伝搬してゆくであろう時間を表す。２つ又は
３つ以上のクロックサイクルの間に入力ポートＤの入力
が同じままであった後、出力ポートＱの出力は入力ポー
トＤの入力レベルと整合するように変化する。経路ブレ
ーカ１０は、未知の期間（Ｘ）の終了時が、１つの信号
が回路中の多重サイクル経路を移動するのにとりうる最
も遅い時点であるように設計されている。

【００１８】経路ブレーカ１０の構造と動作を説明した
が、設計に当たっては回路設計中の多重サイクル経路相
互間に経路ブレーカを配置するものの、経路ブレーカ自
体は実際には物理的回路の上には全く製造されないとい
う点で、経路ブレーカ１０は概念上のものであることが
理解されるであろう。設計する回路の多重サイクル経路
に経路ブレーカを挿入する目的は、後に実行される静的
経路解析及び論理合成に対して単一サイクル経路のみが
存在するように保証することである。

【００１９】再び図１に戻って説明する。標準の計算機
援用設計（ＣＡＤ）ツールを利用して回路を設計し、設
計の中で多重サイクル経路が存在すると考えられる箇所
に経路ブレーカを挿入した（ブロック３０）ならば、設
計の機能シミュレーション及び編集を実行する（ブロッ
ク３２）。一般に好ましい実施例では、既知の機能ブロ
ックを使用して回路を設計するので、回路の動作が適切
と思われたならば、論理合成プログラムによって現実の
回路を周知の方法により合成する（ブロック３４）。論
理合成ソフトウェアは、論理を実現するために、１つの
特定の回路素子の機能の高レベル記述をセルライブラリ
に含まれている特定のセルに翻訳するのが一般的であ
る。良く知られているように、論理合成ソフトウェアを
利用すると、設計者は機能レベルで作業することがで
き、その後、機能記述を論理合成ツールにより実際の回
路にコンパイルするので、従来の技術で利用されていた
手動操作による回路設計方法を採用しなくとも良い。
尚、図１に示すシミュレート及び編集のステップと、論
理合成を実行するステップとは、先に設計者が本来の設
計の中に挿入した経路ブレーカ素子１０を含んでいる。

【００２０】図１に示すように、論理合成（ブロック３
４）から得られた出力（すなわち、経路ブレーカを含む
セルレベルの回路設計）を、回路設計のネットリストを
生成するための周知の標準的方法を使用してネットリス
トとして具現化する（ブロック３６）。経路ブレーカは
標準のタイミング解析ソフトウェアに対してはフリップ
フロップとして現れるので、提案された回路のタイミン
グ解析を実行する目的で、ネットリスト３６（経路ブレ
ーカを含む）をタイミング解析システムに直接結合でき
ることは明白であろう。しかしながら、図１に示す通
り、一般に好ましい実施例では、経路ブレーカを含むネ
ットリスト３６をタイミング解析ソフトウェアに結合し
ない。周知のタイミング解析ソフトウェアはフリップフ
ロップにおいてデバイス間の経路を分解し、また、経路
ブレーカ１０の入力ローディング及び出力駆動は先行す
る回路セル又は後続する回路セルと同じではないと思わ
れるので、入力ロードは経路ブレーカを含まない回路の
入力ロード及び出力と同等ではないであろう。タイミン
グ解析の精度を向上させるために、後処理プロセッサ
（ブロック４０）はネットリスト３６から経路ブレーカ
１０を除去し、多重サイクル経路のリスト（ブロック４
２）と、経路ブレーカを含まない別個のネットリスト
（ブロック４４）とを生成する（図１を参照）。

【００２１】後処理プロセッサ４０は、経路ブレーカを
求めてネットリスト３６を走査し、単にリストから経路
ブレーカを削除するという方法により、経路ブレーカを
除去する。これに対し、多重サイクル経路のリスト４２
を生成するには、後処理プロセッサ４０は、まず、各経
路ブレーカ１０から順方向と逆方向に追跡を実行して、
その経路ブレーカにより分解された多重サイクル経路の
始まりと終わりを見つけ出さなければならない。たとえ
ば、図３を参照すると、後処理プロセッサ４０は経路ブ
レーカ１０から探索を開始し、ＡからＣ，ＡからＤ，Ｂ
からＣ及びＢからＤの各経路を２サイクル経路として識
別する。しかしながら、図４に示すように、この単純な
方法を適用すると、回路素子Ａから回路素子Ｃまでの直
接経路が存在する場合に誤りを生じるであろう。従っ
て、後処理プロセッサ４０は、経路ブレーカから順方向
と逆方向にたどってゆくことにより、当初識別された回
路素子の間の分解のない経路をさらに検査しなければな
らない。図４に示す場合についていえば、ＡからＣ，Ｂ
からＣ及びＢからＤの各経路だけが２サイクル経路であ
る。ＡからＣの経路は１サイクルであるので、後処理プ
ロセッサ４０が生成する多重サイクル経路のリスト４２
には含まれないと考えられる。

【００２２】一般に、経路は２サイクルより長いと思わ
れる。多重サイクルの可能性がある経路ごとに、ソフト
ウェアは同じ終端点の間の「より短い」経路、すなわ
ち、より少ない回路ブレーカを通過する経路の有無を検
査しなければならない。

【００２３】再び図１に戻って説明する。多重サイクル
経路４２のリストは市販の静的経路タイミング解析ソフ
トウェア（ＭＯＴＩＶＥ^TMなど）に関する例示を指示
し、それらの例外はタイミング解析ソフトウェアに供給
される。次に、提案されたデジタル回路についてタイミ
ング解析を実行するのであるが、その中で例外（多重サ
イクル）に正しく注目し、それらを相応して処理する。
多重サイクル例外は機能シミュレーションを経て検査さ
れたときに始めて生成されるので、経路が多重サイクル
ではないにもかかわらず多重サイクル経路である（従っ
て、タイミング制約を軽減されている）と思い込むこと
により誤りをおかす恐れはない。従って、本発明に従っ
て多重サイクル経路のシミュレーション及びタイミング
解析を実行する方法は設計プロセス，シミュレーション
プロセス及び合成プロセスを通して完全に一貫してい
る。

【００２４】図示するように、経路ブレーカを含まない
ネットリスト４４を多重サイクル経路のリスト４２（例
外を示す）と共にタイミング解析ソフトウェアに供給す
る。タイミング解析により申し分ない結果が得られたな
らば、現実の回路の製造を完了すれば良い。

【００２５】図１のフローチャートに示すこの実施例は
多重サイクル経路の例外リストと、経路ブレーカを含ま
ないネットリストとを生成するために後処理プロセッサ
４０を利用するが、経路ブレーカを含むネットリストを
利用して静的経路タイミング解析を実行しても良い。そ
のような場合、タイミング解析ソフトウェアは、固有遅
延がなく、セットアップ時間及びホールド時間が論理合
成ライブラリの中のいずれかの現実のフリップフロップ
の最大時間と等しいＤフリップフロップとして経路ブレ
ーカを考えることになるであろう。さらに、タイミング
解析ソフトウェアは、さらに、出力駆動（Ｑ）が論理合
成ライブラリの中のいずれかのラッチ又はバッファの最
も弱い出力駆動と等しいものと仮定するであろう。この
ような控え目の仮定をした上で、静止経路タイミング解
析を完了し、その後、経路ブレーカを回路から除去すれ
ば良い。経路ブレーカを除去しても、回路のタイミング
を改善できるだけであろう。従って静止タイミング解析
中に経路ブレーカがあり、その後、製造に先立って経路
ブレーカを除去した場合、製造後のデバイスにタイミン
グの問題が発生することはないであろう。

【００２６】以上、デジタル回路の改良された静止経路
タイミング解析のための装置及び方法を開示した。図１
から図４を参照して本発明を説明したが、図は単に解説
を目的としているだけであり、本発明を限定するものと
して解釈されてはならないことを理解すべきである。上
述の本発明の趣旨から逸脱することなく、当業者により
数多くの変更や変形を実施しうると考えられる。

【図面の簡単な説明】

【図１】本発明の一実施例で採用されるステップのシー
ケンスを示すフローチャート。

【図２】経路ブレーカの概念上の構造と動作のブロック
線図及びタイミング図。

【図３】多重サイクル経路を２つの単一サイクル経路に
変換するための経路ブレーカの多重サイクル経路内での
配置を示す図。

【図４】多重サイクル経路に経路ブレーカが挿入されて
おり、回路素子間に単一サイクル経路も存在している場
合を示す図。

【符号の説明】

１０ 経路ブレーカ １２ 比較器 １４ ラッチ，フリップフロップ １８ マルチプレクサ Ｄ 入力ポート Ｑ 出力ポート

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年１月２７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティム・ブッチャー アメリカ合衆国 94560 カリフォルニア 州・ニュウアーク・バックアイ ストリー ト・36447 (72)発明者 セェーホウ・クァン アメリカ合衆国 95131 カリフォルニア 州・サン ホゼ・ファイネス コート・ 1189

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の回路素子を含む集積回路について
   静的経路解析を実行する改良された方法において、 前記回路素子の相互間に成立している前記回路素子の組
   み合わせであり、前記組み合わせを信号が通過する時間
   は所定の時間周期を越えるような多重サイクル経路を検
   出する過程と；前記多重サイクル経路を単一サイクルセ
   グメントに分解するために経路ブレーカ回路手段を前記
   多重サイクル経路に挿入する過程と；前記経路ブレーカ
   がラッチとして働くような静的経路解析手段を使用して
   前記集積回路について静的経路解析を実行する過程と；
   前記経路ブレーカ回路手段を前記集積回路から除去する
   過程とから成る方法。
2. 【請求項２】 複数の回路素子を含む集積回路を設計し
   且つ試験する改良された方法において、 前記集積回路を設計し、前記回路素子の組み合わせであ
   って、前記組み合わせを電気信号が通過する時間が所定
   の時間（Ｔ）周期を越えるようなものとして定義される
   多重サイクル経路を構成する前記集積回路の回路素子の
   間に経路ブレーカ回路手段を挿入する過程と；前記経路
   ブレーカ回路手段を含む前記集積回路のネットリストを
   生成する過程と；静的経路解析手段を使用して前記集積
   回路の静的経路解析を実行する過程と；前記経路ブレー
   カ回路手段を前記集積回路から除去し、前記集積回路を
   製造する過程とから成る方法。
3. 【請求項３】 デジタル回路の設計に使用するための経
   路ブレーカと呼ばれる改良された回路素子において、 入力端子Ｄに結合し、第１のクロック信号を受信したと
   き、前記入力端子Ｄに印加された第１のデジタル信号を
   ラッチするラッチ手段と；前記入力端子Ｄと、前記ラッ
   チ手段の出力端子とに結合し、前記入力端子Ｄに印加さ
   れた前記第１のデジタル信号の現在状態を、前記ラッチ
   手段に記憶されている前記第１のデジタル信号の状態と
   比較し、前記入力端子Ｄに印加された前記第１のデジタ
   ル信号が前記ラッチ手段に記憶されている前記第１のデ
   ジタル信号の状態と同じ状態である場合に第１のセレク
   タ信号を供給する比較器手段と；前記比較器手段と、マ
   ルチプレクサ手段との間に結合し、前記第１のセレクタ
   信号を受信し、第２のクロック信号を受信したときに第
   ２のセレクタ信号をマルチプレクサに供給するフリップ
   フロップ手段とを具備し、 前記マルチプレクサは、前記第２のセレクタ信号を受信
   すると、前記ラッチ手段の出力端子を前記経路ブレーカ
   回路手段の出力端子Ｑに結合し、前記マルチプレクサ
   は、前記セレクタ信号の受信に先立って、未知のデジタ
   ル値（Ｘ）を前記出力端子Ｑに結合する、改良された回
   路素子。