JPH0793571B2 - Ｐｌｌ用入力波形整形回路 - Google Patents
Ｐｌｌ用入力波形整形回路Info
- Publication number
- JPH0793571B2 JPH0793571B2 JP62291873A JP29187387A JPH0793571B2 JP H0793571 B2 JPH0793571 B2 JP H0793571B2 JP 62291873 A JP62291873 A JP 62291873A JP 29187387 A JP29187387 A JP 29187387A JP H0793571 B2 JPH0793571 B2 JP H0793571B2
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- Japan
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- pll
- signal
- lock
- input
- circuit
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、基準信号の周波数を逓倍して出力するPLL
（フェイズロックループ）回路の入力波形整形回路に関
し、特にダンピングが発生しても正常な基準信号を生成
するPLL用入力波形整形回路に関するものである。
（フェイズロックループ）回路の入力波形整形回路に関
し、特にダンピングが発生しても正常な基準信号を生成
するPLL用入力波形整形回路に関するものである。
［従来の技術］ 従来より、例えば水平同期信号に対し正確に位相を同期
させて、水平映像画素数に応じた所望のサンプリングク
ロックを出力するPLL回路は良く知られている。一般
に、この種のPLL回路の入力側にはコンパレータを含む
波形整形回路が設けられており、水平同期信号は波形整
形回路により矩形波の基準信号となってPLL回路に入力
されている。
させて、水平映像画素数に応じた所望のサンプリングク
ロックを出力するPLL回路は良く知られている。一般
に、この種のPLL回路の入力側にはコンパレータを含む
波形整形回路が設けられており、水平同期信号は波形整
形回路により矩形波の基準信号となってPLL回路に入力
されている。
第４図は従来のPLL用入力波形整形回路を示すブロック
図である。図において、（１）は例えば数10kHzの周波
数の水平同期信号Ａが印加される入力端子、（２）は水
平同期信号Ａが比較入力端子（−）に印加されるコンパ
レータ、（３）はコンパレータ（２）の基準入力端子
（＋）に閾値電圧Ｂを印加するための可変電圧源であ
る。そして、コンパレータ（２）は、閾値電圧Ｂに基づ
いて水平同期信号Ａを矩形波にするための入力波形整形
回路を構成しており、水平同期信号Ａと同周波数の基準
信号Ｃを出力するようになっている。
図である。図において、（１）は例えば数10kHzの周波
数の水平同期信号Ａが印加される入力端子、（２）は水
平同期信号Ａが比較入力端子（−）に印加されるコンパ
レータ、（３）はコンパレータ（２）の基準入力端子
（＋）に閾値電圧Ｂを印加するための可変電圧源であ
る。そして、コンパレータ（２）は、閾値電圧Ｂに基づ
いて水平同期信号Ａを矩形波にするための入力波形整形
回路を構成しており、水平同期信号Ａと同周波数の基準
信号Ｃを出力するようになっている。
（４）は基準信号Ｃに対し周波数が逓倍され且つ位相が
同期されたサンプリングクロックＤを出力するPLLであ
り、以下の（41）〜（44）から構成されている。
同期されたサンプリングクロックＤを出力するPLLであ
り、以下の（41）〜（44）から構成されている。
（41）がサンプリングクロックＤの周波数を所望の値に
設定するためのプログラマブルカウンタであり、サンプ
リングクロックＤの周波数を（1/N）倍にしたセット信
号Ｅを入力側にフィードバックしている。（42）は基準
信号Ｃとセット信号Ｅとの位相差を検出して位相差パル
スＦを出力する位相比較器（以下、PDと記す）、（43）
は位相差パルスＦに応じた電圧信号を位相差信号Ｇとし
て出力するローパスフィルタ（以下、LPFと記す）、（4
4）は位相差信号Ｇに応じて所望周波数且つ基準信号Ｃ
と位相同期したサンプリングロックＤを出力する電圧制
御発振器（以下、VCOと記す）である。
設定するためのプログラマブルカウンタであり、サンプ
リングクロックＤの周波数を（1/N）倍にしたセット信
号Ｅを入力側にフィードバックしている。（42）は基準
信号Ｃとセット信号Ｅとの位相差を検出して位相差パル
スＦを出力する位相比較器（以下、PDと記す）、（43）
は位相差パルスＦに応じた電圧信号を位相差信号Ｇとし
て出力するローパスフィルタ（以下、LPFと記す）、（4
4）は位相差信号Ｇに応じて所望周波数且つ基準信号Ｃ
と位相同期したサンプリングロックＤを出力する電圧制
御発振器（以下、VCOと記す）である。
（５）はPLL（４）の逓倍数Ｎを設定するためのプログ
ラムスイッチであり、プログラマブルカウンタ（41）に
接続されている。（６）はPLL（４）の出力信号即ちサ
ンプリングクロックＤが出力される出力端子である。
ラムスイッチであり、プログラマブルカウンタ（41）に
接続されている。（６）はPLL（４）の出力信号即ちサ
ンプリングクロックＤが出力される出力端子である。
次に、第５図及び第６図の波形図を参照しながら、第４
図に示した従来のPLL用入力波形整形回路の動作につい
て説明する。
図に示した従来のPLL用入力波形整形回路の動作につい
て説明する。
まず、サンプリングクロックＤを所望周波数にするた
め、プログラムスイッチ（５）により、基準信号Ｃの逓
倍数となるセット値Ｎをプログラマブルカウンタ（41）
に設定する。又、可変電圧源（３）により、コンパレー
タ（２）の閾値電圧Ｂを適正に設定する。
め、プログラムスイッチ（５）により、基準信号Ｃの逓
倍数となるセット値Ｎをプログラマブルカウンタ（41）
に設定する。又、可変電圧源（３）により、コンパレー
タ（２）の閾値電圧Ｂを適正に設定する。
入力端子（１）に印加された水平同期信号Ａは、コンパ
レータ（２）により閾値電圧Ｂと比較され、第５図に示
すような矩形波の基準信号Ｃとなり、PLL（４）内のPD
（42）に入力される。ここでは、基準信号Ｃを負極性で
示している。
レータ（２）により閾値電圧Ｂと比較され、第５図に示
すような矩形波の基準信号Ｃとなり、PLL（４）内のPD
（42）に入力される。ここでは、基準信号Ｃを負極性で
示している。
一方、VCO（44）はLPF（43）からの位相差信号Ｇに応じ
た周波数のサンプリングクロックＤを出力しており、こ
の周波数をプログラマブルカウンタ（41）により1/N倍
されたセット信号ＥがPD（42）にフィードバックされて
いる。
た周波数のサンプリングクロックＤを出力しており、こ
の周波数をプログラマブルカウンタ（41）により1/N倍
されたセット信号ＥがPD（42）にフィードバックされて
いる。
PD（42）は基準信号Ｃとセット信号Ｅとの位相差を検出
して位相差パルスＦを出力し、この位相差パルスＦはLP
F（43）により位相差信号ＧとなってVCO（44）に入力さ
れる。これにより、VCO（44）は位相差信号Ｇに応じた
周波数のサンプリングクロックＤを出力し、再びプログ
ラマブルカウンタ（41）を介してPD（42）にフィードバ
ックされる。
して位相差パルスＦを出力し、この位相差パルスＦはLP
F（43）により位相差信号ＧとなってVCO（44）に入力さ
れる。これにより、VCO（44）は位相差信号Ｇに応じた
周波数のサンプリングクロックＤを出力し、再びプログ
ラマブルカウンタ（41）を介してPD（42）にフィードバ
ックされる。
こうして、第５図のように基準信号ＣのＮ倍の周波数を
有し且つ基準信号Ｃと位相同期されたサンプリングクロ
ックＤが、出力端子（６）から出力される。
有し且つ基準信号Ｃと位相同期されたサンプリングクロ
ックＤが、出力端子（６）から出力される。
このとき、プログラムスイッチ（５）により設定される
逓倍数Ｎは、水平同期信号Ａの周波数をfA、水平映像画
素数に応じたドットクロック周波数即ちサンプリングク
ロックＤの周波数をfDとすれば、 Ｎ＝fD／fA で表わされる。通常、水平映像画素数が1280の場合、逓
倍数Ｎは2000程度に設定され、PLL（４）から出力され
るサンプリングクロックＤの周波数fDは100MHz程度とな
る。
逓倍数Ｎは、水平同期信号Ａの周波数をfA、水平映像画
素数に応じたドットクロック周波数即ちサンプリングク
ロックＤの周波数をfDとすれば、 Ｎ＝fD／fA で表わされる。通常、水平映像画素数が1280の場合、逓
倍数Ｎは2000程度に設定され、PLL（４）から出力され
るサンプリングクロックＤの周波数fDは100MHz程度とな
る。
しかし、実際は、第６図のように、ダンピング等により
水平同期信号Ａに乱れが発生し、閾値電圧Ｂの設定値に
よっては基準信号Ｃにパルス割れＣ′が発生してしまう
ことが多い。そして、このパルス割れＣ′が発生する
と、PLL（４）の基準周波数が乱されるため、VCO（44）
の正常な発振が損なわれてロックエラーとなり、所望の
サンプリングクロックＤが得られなくなってしまう。
水平同期信号Ａに乱れが発生し、閾値電圧Ｂの設定値に
よっては基準信号Ｃにパルス割れＣ′が発生してしまう
ことが多い。そして、このパルス割れＣ′が発生する
と、PLL（４）の基準周波数が乱されるため、VCO（44）
の正常な発振が損なわれてロックエラーとなり、所望の
サンプリングクロックＤが得られなくなってしまう。
このロックエラーを防ぐためには、水平同期信号Ａの変
動を吸収するような閾値電圧Ｂを設定しなければならな
いが、PLL（４）を駆動する前に水平同期信号Ａの変動
幅を予測することは困難である。
動を吸収するような閾値電圧Ｂを設定しなければならな
いが、PLL（４）を駆動する前に水平同期信号Ａの変動
幅を予測することは困難である。
又、例えば、特開昭60-251562号公報に参照されるよう
に、入力信号の再生を目的として、ジッタ及びレベル変
動を補正するためにコンパレータの閾値レベルを最適化
するデータ抜出回路も提案されているが、ビデオ信号の
伝送路において反射信号が発生した場合、反射信号によ
る誤信号を除去してPLLの動作を補償することはできな
い。即ち、PLLの入力点で入力信号が反射信号を含んで
いた場合、内部でサンプリングされると、誤信号として
出力されてしまい、PLL以降の回路は誤信号をも正しい
信号として動作してしまうことになる。
に、入力信号の再生を目的として、ジッタ及びレベル変
動を補正するためにコンパレータの閾値レベルを最適化
するデータ抜出回路も提案されているが、ビデオ信号の
伝送路において反射信号が発生した場合、反射信号によ
る誤信号を除去してPLLの動作を補償することはできな
い。即ち、PLLの入力点で入力信号が反射信号を含んで
いた場合、内部でサンプリングされると、誤信号として
出力されてしまい、PLL以降の回路は誤信号をも正しい
信号として動作してしまうことになる。
［発明が解決しようとする問題点］ 従来のPLL用入力波形整形回路は以上のように、コンパ
レータ（２）の閾値電圧Ｂが、可変電圧源（３）により
一旦設定された後のPLL（４）の動作中は固定されてい
るため、ダンピング等により水平同期信号Ａに予測でき
ない波形乱れが発生すると、基準信号Ｃが乱れてPLL
（４）を正常に動作できないという問題点があった。
レータ（２）の閾値電圧Ｂが、可変電圧源（３）により
一旦設定された後のPLL（４）の動作中は固定されてい
るため、ダンピング等により水平同期信号Ａに予測でき
ない波形乱れが発生すると、基準信号Ｃが乱れてPLL
（４）を正常に動作できないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、入力信号となる水平同期信号の波形乱れを吸
収できる閾値電圧を設定し、常に正常な基準信号を出力
することのできるPLL用入力波形整形回路を得ることを
目的とする。
たもので、入力信号となる水平同期信号の波形乱れを吸
収できる閾値電圧を設定し、常に正常な基準信号を出力
することのできるPLL用入力波形整形回路を得ることを
目的とする。
［問題点を解決するための手段］ この発明に係るPLL用入力波形整形回路は、基準信号の
周波数を逓倍して出力するためのPLLの入力側に挿入さ
れ、PLLに対する入力信号を閾値電圧と比較して基準信
号を出力するためのコンパレータを有するPLL用入力波
形整形回路において、PLLのロック状態を検出するため
のロック検出回路と、このロック検出回路から出力され
るロックエラー信号に基づいて閾値電圧を変更するため
の閾値変更回路とを備えたものである。
周波数を逓倍して出力するためのPLLの入力側に挿入さ
れ、PLLに対する入力信号を閾値電圧と比較して基準信
号を出力するためのコンパレータを有するPLL用入力波
形整形回路において、PLLのロック状態を検出するため
のロック検出回路と、このロック検出回路から出力され
るロックエラー信号に基づいて閾値電圧を変更するため
の閾値変更回路とを備えたものである。
［作用］ この発明においては、PLLのロック状態を常に検出し
て、ロックエラーが発生したときには、ロックエラーを
除去するように閾値電圧を自動的に変更する。
て、ロックエラーが発生したときには、ロックエラーを
除去するように閾値電圧を自動的に変更する。
［実施例］ 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示すブロック図であり、
（１）、（２）、（４）、（41）〜（44）、（５）、
（６）及びＡ〜Ｇは前述と同様のものである。
図はこの発明の一実施例を示すブロック図であり、
（１）、（２）、（４）、（41）〜（44）、（５）、
（６）及びＡ〜Ｇは前述と同様のものである。
（７）は例えば比較器及びフィルタ等を含みPD（42）の
ロック状態を検出するロック検出回路であり、市販のPD
（42）に設けられたロック出力端子に接続されている。
ロック状態を検出するロック検出回路であり、市販のPD
（42）に設けられたロック出力端子に接続されている。
（８）はロック検出回路（７）からのロックエラー信号
LEに応じて閾値電圧Ｂを変更するための閾値変更回路で
あり、以下の（81）〜（89）から構成されている。
LEに応じて閾値電圧Ｂを変更するための閾値変更回路で
あり、以下の（81）〜（89）から構成されている。
（81）はCPU、（82）はCPUに接続されたバスである。
（83）はCPU（81）で演算処理中のデータ等を一時的に
格納するRAM、（84）はCPU（81）のプログラム及び初期
設定データ等が格納されたROM、（85）はロックエラー
信号LEが入力される入力ポート、（86）はCPU（81）の
演算処理結果を出力する出力ポートであり、これらはバ
ス（82）を介してCPU（81）に接続されている。
（83）はCPU（81）で演算処理中のデータ等を一時的に
格納するRAM、（84）はCPU（81）のプログラム及び初期
設定データ等が格納されたROM、（85）はロックエラー
信号LEが入力される入力ポート、（86）はCPU（81）の
演算処理結果を出力する出力ポートであり、これらはバ
ス（82）を介してCPU（81）に接続されている。
（87）は出力ポート（86）からの信号値を電流に変換す
るDAコンバータ、（88）はDAコンバータ（87）の出力電
流を電圧信号に変換して閾値電圧Ｂを出力するIV変換器
としてのオペアンプ、（89）はオペアンプ（88）の入出
力間に挿入された抵抗器である。
るDAコンバータ、（88）はDAコンバータ（87）の出力電
流を電圧信号に変換して閾値電圧Ｂを出力するIV変換器
としてのオペアンプ、（89）はオペアンプ（88）の入出
力間に挿入された抵抗器である。
次に、第２図のフローチャート図及び第３図の波形図を
参照しながら、第１図に示したこの発明の一実施例の動
作について説明する。
参照しながら、第１図に示したこの発明の一実施例の動
作について説明する。
第１ステップS1 まず、変更されるべき閾値電圧Ｂに対応した複数の閾値
をセットしてROM（84）内に格納する。この閾値は、ロ
ックエラー信号LEの大きさに応じて段階的に設定しても
よく、又、ロックエラー信号LEを検出したときに瞬時に
所定値に切換えるようにしてもよい。
をセットしてROM（84）内に格納する。この閾値は、ロ
ックエラー信号LEの大きさに応じて段階的に設定しても
よく、又、ロックエラー信号LEを検出したときに瞬時に
所定値に切換えるようにしてもよい。
第２ステップS2 次に、PLL（４）を初期駆動して、ロック検出回路
（７）によりPD（42）即ちPLL（４）のロック状態を検
出する。このとき、閾値電圧Ｂの初期設定値は従来と同
様とする。
（７）によりPD（42）即ちPLL（４）のロック状態を検
出する。このとき、閾値電圧Ｂの初期設定値は従来と同
様とする。
第３ステップS3 そして、PLL（４）がロックしているか否かを判別し、
もし、ロックしていれば閾値電圧Ｂの設定動作を終了す
る。
もし、ロックしていれば閾値電圧Ｂの設定動作を終了す
る。
第４ステップS4 一方、第６図のようにパルス割れＣ′が発生してロック
検出回路（７）がロックエラー信号LEを出力した場合、
CPU（81）は、入力ポート（85）を介して、PLL（４）に
ロックエラーが発生したことを認識し、ROM（84）内に
格納された閾値データＴを出力ポート（86）を介して出
力し、現在の閾値電圧Ｂを変更する。即ち、閾値電圧Ｂ
を第３図に斜線で示す水平同期信号Ａの変動範囲の外側
の領域に設定する。ここでは、変更後の閾値電圧Ｂを斜
線部より上側に設定したが、斜線部より下側に設定して
もよい。
検出回路（７）がロックエラー信号LEを出力した場合、
CPU（81）は、入力ポート（85）を介して、PLL（４）に
ロックエラーが発生したことを認識し、ROM（84）内に
格納された閾値データＴを出力ポート（86）を介して出
力し、現在の閾値電圧Ｂを変更する。即ち、閾値電圧Ｂ
を第３図に斜線で示す水平同期信号Ａの変動範囲の外側
の領域に設定する。ここでは、変更後の閾値電圧Ｂを斜
線部より上側に設定したが、斜線部より下側に設定して
もよい。
そして、再び第２ステップS2及び第３ステップS3に戻
り、PLL（４）のロックが正常に行なわれていることを
確認して、閾値電圧Ｂの設定動作を終了する。
り、PLL（４）のロックが正常に行なわれていることを
確認して、閾値電圧Ｂの設定動作を終了する。
又、第４ステップS4において閾値電圧Ｂを段階的に変更
する場合は、所定幅ずつ閾値データＴを変更しながら第
２ステップS2に戻り、ロックエラー信号LEが出力されな
くなるまで各ステップS2〜S4を繰り返せばよい。
する場合は、所定幅ずつ閾値データＴを変更しながら第
２ステップS2に戻り、ロックエラー信号LEが出力されな
くなるまで各ステップS2〜S4を繰り返せばよい。
こうして適正な閾値電圧Ｂを設定した後、実際にPLL
（４）を駆動することにより、基準信号Ｃの波形は常に
正常に維持され、PLL（４）は正常な発振を行なうこと
ができる。又、ロック検出回路（７）からロックエラー
信号LEが出力されることもない。
（４）を駆動することにより、基準信号Ｃの波形は常に
正常に維持され、PLL（４）は正常な発振を行なうこと
ができる。又、ロック検出回路（７）からロックエラー
信号LEが出力されることもない。
又、PLL（４）の動作中においても常にロック検出回路
（７）がPLL（４）のロック状態を検出しているので、
万一ロックエラー信号LEが出力されても、閾値電圧Ｂは
補正されて常に正常な発振状態を維持することができ
る。
（７）がPLL（４）のロック状態を検出しているので、
万一ロックエラー信号LEが出力されても、閾値電圧Ｂは
補正されて常に正常な発振状態を維持することができ
る。
即ち、コンパレータ（２）において波形整形された基準
信号ＣがPLL（４）に入力されるため、例えば、入力信
号Ａに反射信号等が混入して基準信号Ｃに誤信号パルス
が含まれた場合、この誤信号パルスによりロックエラー
信号LEが必ず発生する。従って、閾値変更回路（８）
は、ロックエラー信号LEを除去するように閾値電圧Ｂを
変更し、コンパレータ（２）から基準信号Ｃに誤信号パ
ルスが含まれないようにする。
信号ＣがPLL（４）に入力されるため、例えば、入力信
号Ａに反射信号等が混入して基準信号Ｃに誤信号パルス
が含まれた場合、この誤信号パルスによりロックエラー
信号LEが必ず発生する。従って、閾値変更回路（８）
は、ロックエラー信号LEを除去するように閾値電圧Ｂを
変更し、コンパレータ（２）から基準信号Ｃに誤信号パ
ルスが含まれないようにする。
尚、上記実施例ではロック検出回路（７）をPD（42）の
ロック出力端子接続したが、PD（42）の出力端子に接続
し、位相差パルスＦに基づいてロックエラー信号LEを出
力するようにしてもよい。
ロック出力端子接続したが、PD（42）の出力端子に接続
し、位相差パルスＦに基づいてロックエラー信号LEを出
力するようにしてもよい。
又、入力端子（１）に印加される入力信号が水平同期信
号Ａであり、出力端子（６）から出力されるサンプリン
グクロックＤが映像信号である場合について説明した
が、他の入力信号及び出力信号に対するPLLに適用して
も同等の効果を奏することは言うまでもない。
号Ａであり、出力端子（６）から出力されるサンプリン
グクロックＤが映像信号である場合について説明した
が、他の入力信号及び出力信号に対するPLLに適用して
も同等の効果を奏することは言うまでもない。
［発明の効果］ 以上のようにこの発明によれば、基準信号の周波数を逓
倍して出力するためのPLLの入力側に挿入され、PLLに対
する入力信号を閾値電圧と比較して基準信号を出力する
ためのコンパレータを有するPLL用入力波形整形回路に
おいて、PLLのロック状態を検出するためのロック検出
回路と、このロック検出回路から出力されるロックエラ
ー信号に基づいて閾値電圧を変更するための閾値変更回
路とを設け、ロックエラーが発生したときに閾値電圧を
自動的に変更するようにしたので、入力信号の波形乱れ
を吸収できる閾値電圧を設定して常に正常な基準信号を
出力することのできるPLL用入力波形整形回路が得られ
る効果がある。
倍して出力するためのPLLの入力側に挿入され、PLLに対
する入力信号を閾値電圧と比較して基準信号を出力する
ためのコンパレータを有するPLL用入力波形整形回路に
おいて、PLLのロック状態を検出するためのロック検出
回路と、このロック検出回路から出力されるロックエラ
ー信号に基づいて閾値電圧を変更するための閾値変更回
路とを設け、ロックエラーが発生したときに閾値電圧を
自動的に変更するようにしたので、入力信号の波形乱れ
を吸収できる閾値電圧を設定して常に正常な基準信号を
出力することのできるPLL用入力波形整形回路が得られ
る効果がある。
【図面の簡単な説明】 第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の動作を説明するためのフローチャート図、
第３図はこの発明による閾値変更動作を説明するための
波形図、第４図は従来のPLL用入力波形整形回路を示す
ブロック図、第５図は一般的なPLLの動作を説明するた
めの波形図、第６図は従来のPLL用入力波形整形回路に
よるパルス割れを説明するための波形図である。 （２）……コンパレータ、（４）……PLL （７）……ロック検出回路、（８）……閾値変更回路 （42）……PD（位相比較器） （81）……CPU、（84）……ROM Ａ……水平同期信号（入力信号） Ｂ……閾値電圧、Ｃ……基準信号 LE……ロックエラー信号 Ｔ……閾値データ 尚、図中、同一符号は同一又は相当部分を示す。
はこの発明の動作を説明するためのフローチャート図、
第３図はこの発明による閾値変更動作を説明するための
波形図、第４図は従来のPLL用入力波形整形回路を示す
ブロック図、第５図は一般的なPLLの動作を説明するた
めの波形図、第６図は従来のPLL用入力波形整形回路に
よるパルス割れを説明するための波形図である。 （２）……コンパレータ、（４）……PLL （７）……ロック検出回路、（８）……閾値変更回路 （42）……PD（位相比較器） （81）……CPU、（84）……ROM Ａ……水平同期信号（入力信号） Ｂ……閾値電圧、Ｃ……基準信号 LE……ロックエラー信号 Ｔ……閾値データ 尚、図中、同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】基準信号の周波数を逓倍して出力するため
のPLLの入力側に挿入され、前記PLLに対する入力信号を
閾値電圧と比較して基準信号を出力するためのコンパレ
ータを有するPLL用入力波形整形回路において、 前記PLLのロック状態を検出するためのロック検出回路
と、 このロック検出回路から出力されるロックエラー信号に
基づいて前記閾値電圧を変更するための閾値変更回路
と、 を備えたことを特徴とするPLL用入力波形整形回路。 - 【請求項２】ロック検出回路は、PLLに含まれるPDの出
力端子又はロック出力端子に接続されたことを特徴とす
る特許請求の範囲第１項記載のPLL用入力波形整形回
路。 - 【請求項３】閾値変更回路は、複数の閾値に対応したデ
ータを格納するためのROMと、ロックエラー信号を検出
したときに前記ROM内の閾値データに基づいて、コンパ
レータに印加される閾値電圧を変更するためのCPUとを
備えたことを特徴とする特許請求の範囲第１項又は第２
項記載のPLL用入力波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291873A JPH0793571B2 (ja) | 1987-11-20 | 1987-11-20 | Ｐｌｌ用入力波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291873A JPH0793571B2 (ja) | 1987-11-20 | 1987-11-20 | Ｐｌｌ用入力波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01135120A JPH01135120A (ja) | 1989-05-26 |
| JPH0793571B2 true JPH0793571B2 (ja) | 1995-10-09 |
Family
ID=17774541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291873A Expired - Lifetime JPH0793571B2 (ja) | 1987-11-20 | 1987-11-20 | Ｐｌｌ用入力波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793571B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037499A (ja) * | 2001-07-23 | 2003-02-07 | Murata Mfg Co Ltd | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251562A (ja) * | 1984-05-25 | 1985-12-12 | Nippon Columbia Co Ltd | デ−タ抜出回路 |
-
1987
- 1987-11-20 JP JP62291873A patent/JPH0793571B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01135120A (ja) | 1989-05-26 |
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