JPH0793618B2 - プログラム可能な復号ウインドウ発生器を構成する回路および正確な復号ウインドウを設ける方法 - Google Patents

プログラム可能な復号ウインドウ発生器を構成する回路および正確な復号ウインドウを設ける方法

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JPH0793618B2
JPH0793618B2 JP63100003A JP10000388A JPH0793618B2 JP H0793618 B2 JPH0793618 B2 JP H0793618B2 JP 63100003 A JP63100003 A JP 63100003A JP 10000388 A JP10000388 A JP 10000388A JP H0793618 B2 JPH0793618 B2 JP H0793618B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般にデータ同期器の分野に関するものであ
り、とくにデータ同期器のウインドウを調節する回路に
関するものである。
〔従来の技術〕
情報はビツト流フオーマツトで送られ、または交換され
ることがしばしばある。ビツト流は直列に生じさせられ
る一連の論理「１」または論理「０」で構成される。直
列ビツト流を正確に復号するためには、ビツトフレーム
すなわちビツトウインドウを正確に形成しなければなら
ない。各ビツトと各フレームすなわち各ウインドウの間
に一対一の対応が存在する。ウインドウが大きすぎる
と、情報の２ビツト以上がウインドウ内に含まれること
があり、１つのビツトまたは全てのビツトが失われるこ
とがある。また、ビツトウインドウが小さすぎると、検
出できる情報が形成されない結果となる。更に、点場所
においてビツト情報が失われると、復号過程全体に誤り
が伝わる結果となることがある。
〔発明が解決しようとする課題〕
種々の理由から、データビツト流は、データビツトをウ
インドウの境界の近くに置こうとするある程度の「ジツ
タ」を含むことがある。データ回復装置の効率を最高に
するためには、与えられたデータ率に対して、理論的な
ウインドウと同じ大きさの正確に中心に置かれる復号ウ
インドウを設けることが望ましい。従来技術においてそ
れを行うためには、平均中心ビツト位置が設定される、
すなわち評価される。それから、データ流の平均中心ビ
ツト位置に一致する公称中心を有する復号ウインドウが
形成される。しかし、その従来技術にはいくつかの欠点
がある。たとえば、データの平均中心ビツト位置が復号
ウインドウの公称中心位置に一致しないとすると、ジツ
タが１つのウインドウ縁部または別のウインドウ縁部に
拡がることがある。更に、平均中心位置を中心とするピ
ークジツタが対称的でないとすると、復号ウインドウの
外側でデータが生ずることがある。
従来技術の第２の欠点は、集積回路およびモノリシツク
応用において復号ウインドウを形成することが困難なこ
とである。従来の装置は、データウインドウの１つの縁
部を発生するためにフエーズロツクを利用し、別の縁部
を発生するために４分の１セル遅延線を利用する。しか
し、集積回路用においては、４分の１セル遅延線は大き
い処理の変更を受ける。その結果、復号ウインドウの確
度を最高にすることができなくなる。
与えられたウインドウ内で生ずる任意のビツトが捕えら
れるように、データ流内のビツトの予測される時間位置
の周囲に復号ウインドウを設定することが望まれる。し
たがつて、本発明の目的は、ビツトの平均中心位置の周
囲にビツトウインドウを正確に中心を置くデータ同期器
を得ることである。
本発明の別の目的は、公称中心位置の周囲の等しくない
ジツタを補償するために、データウインドウを移動でき
るようにするデータ同期器を得ることである。
本発明の更に別の目的は、遅延線確度とは独立に、集積
回路で実現できるデータ同期器を得ることである。
〔課題を解決するための手段〕
データ流中のビツトの平均中心位置の周囲に復号ウイン
ドウを設定するためにデータ同期器が設けられる。ある
与えられた復号ウインドウ内に生ずる任意のビツトが捕
えられ、そのウインドウの中心に起きたものと仮定され
る。復号ウインドウを発生するために電圧制御発振器
（VCO）を含むフエーズロツクループを用いられる。VCO
クロツクウインドウの立上り縁部が遅延させられた読出
しデータ（DRD）信号の立上り縁部にロツクされる。復
号ウインドウの縁部はVCOクロツクの立下り縁部により
形成される。復号ウインドウの１つの縁部をデータ流に
フエーズロツクし、VCOクロツクの別の縁部を発生する
ことにより、本発明は４分の１セル遅延線の確度に依存
しない。その結果として、本発明は集積回路およびモノ
リシツク応用にとくに用いられる。VCOクロツクのデユ
ーテイサイクルを変更することにより、復号ウインドウ
の周期に影響を及ぼすことなしに復号ウインドウの公称
中心を復号ウインドウのいずれかの縁部へ向つて移動さ
せることができる。出力電圧の立上り時間と立下り時間
の違いが打消されるように、種々のデジタル論理が利用
される。
〔実施例〕
この明細書においては、データ流内のビツトの予測され
る時間位置の周囲に復号ウインドウを設定するデータ同
期器について説明する。本発明を完全に理解できるよう
にするために、以下の説明においては、縁部の場所、信
号のレベル等のような特定の事項の詳細について数多く
述べてある。しかし、そのような特定の詳細事項なしに
本発明を実施できることが当業者には明らかであろう。
その他の場合には、本発明を不必要にあいまいにしない
ようにするために、周知の構成要素については詳しくは
説明しなかつた。
以下、図面を参照して本発明を詳しく説明する。
まず、本発明において用いられる種々の信号のタイミン
グ図が示されている第１図を参照する。復号ウインドウ
を発生するために電圧制御発振器（VCO）10が用いられ
る。本発明の好適な実施例においては、復号ウインドウ
30のような復号ウインドウがVCOクロツク10の連続する
立下り縁部により形成される。復号ウインドウ30は復号
ウインドウTnを形成し、VCOクロツク10の立下り縁部12A
において終る。次の復号ウインドウ31が復号ウインドウ
Tn＋１を形成し、立下り縁部12AからVCOクロツク10の立
下り縁部12Bまで延びる。
第１図には、遅延させられた読出しデータ（DRD）も線1
3により示されている。DRD13は４分の１セル幅のパルス
であつて、そのパルスの前縁部がデータ流中のデータパ
ルスの補数の前縁部により形成される。図からわかるよ
うに、DRD13の立下り縁部14Aと立上り縁部15A（平均中
心）が、データのジツタの結果として「ジツタ」するこ
とがある。いいかえると、立下り縁部14Bと立上り縁部1
5Bにより形成されるようにデータ遷移点を前方へ移動
し、または立下り縁部14Cと立上り縁部15Cにより形成さ
れるようにデータ遷移点を後方へ移動することがある。
任意の平均中心点15Aの周囲の最大ジツタの幅が線16に
より示されている。ピークジツタ（縁部15Bと15C）が平
均中心を中心として対称的であるように示されている
が、常にそうであるとは限らない。たとえば、ピークジ
ツタは、平均中心15Aの左側に対する方が右側に対する
ものより大きいことがある。公称ビツト位置の周囲に復
号ウインドウの中心を本発明が正確に位置させる本発明
の能力により、最大許容ジツタを平衡させることが望ま
しい。
本発明の好適な実施例においては、復号ウインドウの公
称中心は、立上り縁部11AのようなVCOクロツク10の立上
り縁部である。したがつて、立上り縁部11AをDRD13の平
均中心に、フエーズロツクで同期させることが望まし
い。
第２図にデータ同期回路が示されている。フリツプフロ
ツプ24のクロツク入力端子へDRD13が結合される。その
フリツプフロツプ24のデータ入力端子は高レベルに保た
れる。フリツプフロツプ24のＱ出力端子17がフリツプフ
ロツプ23のデータ入力端子へ結合される。フリツプフロ
ツプ23は回路点26を通じてVCOクロツク信号10によりク
ロツクされる。フリツプフロツプ23のＱ出力端子は回路
点27を通じてアンドゲート25へ帰還接続のようにして結
合される。アンドゲート25は回路点26（VCOクロツク信
号10）へも結合される。アンドゲート25の出力端子29は
フリツプフロツプ24のリセツト入力端子へ結合される。
第１図と第２図を参照して、DRD13の立上り縁部がフリ
ツプフロツプ24の出力端子を高レベルにすることがわか
る。このことが、第１図に出力17の立上り縁部18Aによ
り示されている。VCOクロツク10の立下り縁部がフリツ
プフロツプ23をトリガして、第１図の出力20の立上り縁
部21に示されているように出力20を高レベルにする。次
に、VCOクロツク信号10が高レベル（立上り縁部11Bにお
けるように）になり、アンドゲート25の出力は高レベル
になり、フリツプフロツプ24をリセツトし、立下り縁部
19で示されるように出力17を低レベルにする。そうする
と、VCOクロツク信号10の立下り縁部12Bがフリツプフロ
ツプ23をトリガし、立下り縁部22で示されるように出力
20を低レベルにする。
復号ウインドウ30内でDRD13がどこで高レベルになるか
とは無関係に、その立ち上がり縁はフェーズロック回路
により復号ウインド30のVCOクロック10の立ち下がり縁
へ移動する。復号ウインドウの別の縁部、すなわち立ち
下がり縁部はVCOクロック信号から直接発生される。従
来の装置とは異なり、復号ウインドウを形成するのに本
発明は４分の１セル遅延線DRD13の精度に依存しない。
したがって、出力パルス20はその中心がVCOクロック10
の立ち上がり縁部11Bになる。VCOクロック信号は、本発
明のここで説明している実施例においては、データビッ
トセル率の２倍の周波数を有する対称的なクロック信号
である。
ピークジッタが平均中心位置を中心として対称的でない
場合でも、復号ウインドウの公称中心を移動させてビッ
トを確実に捕らえるようにすることが望ましい。他の例
（たとえば試験のため）では、公称中心位置を希望に応
じて左または右へ移動させることが望ましいことがあ
る。しかし、復号ウインドウの周期は一定でなければな
らない。
前記したように、本発明のデータウインドウを中心に置
くことはVCOクロツク周期の対称性に依存する。VCOクロ
ツク10のデユーテイサイクルを移動させると、復号ウイ
ンドウ内のDRDパルスの相対的な位置が実効的に移動さ
れる。このウインドウ移動性能により自動較正、ウイン
ドウの余裕の試験、誤り回復、および系統的誤差の打消
しが容易となる。
第３図にウインドウ移動回路を示す。電圧制御発振器
（VCO）を構成するために複数のエミツタ結合トランジ
スタを用いる。トランジスタ58,55,47,48,73,67のコレ
クタへ電源電圧VCC44が結合される。その電源電圧VCC44
はダイオード49を介して回路点50へ結合され、その回路
点50は抵抗51を介して回路点52（トランジスタ66のコレ
クタ）へ結合される。回路点50は抵抗53を介して回路点
54（トランジスタ56のコレクタ）へ結合される。トラン
ジスタ47と48のベースへ電圧VC45が結合される。
トランジスタ48のエミツタとトランジスタ55のベースが
回路点52へ結合される。トランジスタ47のエミツタとト
ランジスタ73のベースが回路点54へ結合される。トラン
ジスタ73のエミツタが回路点65においてトランジスタ66
と67のベースへ結合される。トランジスタ55のエミツタ
が回路点57においてトランジスタ56と58のベースへ結合
される。回路点65は抵抗62を介して回路点64において接
地される。回路点57は抵抗61を介して接地される。
トランジスタ58と67のエミツタが回路点64において抵抗
60,63をそれぞれ介して接地される。コンデンサ68がそ
れぞれ回路点71,72においてトランジスタ66,56のエミツ
タへ結合される。回路点71がD/A変換器135へ結合され、
電流I69を表す。回路点72がD/A変換器136へ結合され、
電流I70を表す。VCO信号10が回路点59においてトランジ
スタ58のエミツタから取出される。VCOクロツク信号10
の補数、VCO38がトランジスタ67のエミツタから取出さ
れる。回路点71は電圧VAを表し、回路点72は電圧VBを表
す。
電圧VAとVBはタイミング電圧波形であつて、第４図に示
されている。電圧VAとVBは同一であつて、電圧VAは電圧
VBから半クロツク周期移動されている。VCO信号10の周
期32は連続する立上り縁部11Cと11Dにより形成される。
このクロツク周期32は、立上り縁部11Cから立下り縁部1
2Cまでの部分33と、立下り縁部12Cから立上り縁部11DRD
までの部分で構成される。部分33は電流I70に逆比例
し、部分34は電流I69に逆比例する。ここで第３図を再
び参照すると、電流I69とI70は、D/A変換器135と136へ
それぞれ入力されるデジタル制御入力137,138によりそ
れぞれ制御される。このようにして、部分33が増加する
（電流I70が減少する）と、部分34が減少させられるよ
うに電流I60を増加できる。そうすると同じクロツク周
期32を維持でき、周期部分33と34を微調整する。
次に第１図と第４図を参照して、データジツタが、デー
タのピークジツタが公称中心位置14Aと15Aの左側へ移動
させられるようなものであるとすると、周期部分33を長
くし、周期部分34を短くするためにウインドウ移動回路
が用いられる。ピークジツタが平均中心を公称中心位置
の右へ移動させたとすると、周期部分33を短くし、周期
部分34を長くするためにウインドウ移動回路が用いられ
る。
典型的には、確度を試験するために、直列データ流に誤
り修正コードが挿入される。フリツプフロツプ23の出力
が監視され、誤り修正コード中に誤りが検出されると、
復号ウインドウの公称中心の位置を変えるためにウイン
ドウ移動回路を利用できるように、マイクロプロセツサ
がデジタル制御入力137,138をD/A変換器135,136へそれ
ぞれ入力させる。
第５図に別のウインドウ移動回路が示されている。電圧
制御発振器は、コンデンサ75が回路点65,57においてそ
れぞれトランジスタ73,55のエミツタへ結合されること
を除き、第３図に全体的に示されている。（トランジス
タ66,56のエミツタへ結合されているコンデンサ68が無
くされている。）電流I69とI70を調整するために別の回
路が設けられる。
第５図に示されている別の実施例においては、電流I69
は回路点75から取出され、電流I70は回路点76から取出
される。回路点75はトランジスタ82のコレクタへ結合さ
れる。トランジスタ82のベースにはVBタイミング電圧信
号35が現われる。トランジスタ82のエミツタは抵抗84を
介して接地され、抵抗88を介して回路点89へ結合され
る。回路点89は出力パツド94へ結合される。
回路点76はトランジスタ83のコレクタへ結合される。ト
ランジスタ83のベースにVBタイミング電圧35が与えられ
る。トランジスタ83のエミツタは抵抗85を介して接地さ
れ、抵抗86を介して回路点87へ結合される。その回路点
87はRFパツド93へ結合される。
電源電圧VCC44が回路点77を介してトランジスタ80,81の
エミツタへ結合される。トランジスタ80,81のコレクタ
は回路点87,89へそれぞれ結合される。回路点77（VCC4
4）もダイオード78,79を介してトランジスタ80,81のベ
ースへそれぞれ結合される。トランジスタ80のベースは
トランジスタ90のコレクタへ結合される。トランジスタ
90のエミツタ139が回路点101へ結合される。回路点101
はトランジスタ97のエミツタ122へ結合される。回路点1
01は抵抗104を介して接地もされる。
トランジスタ90のエミツタ140が回路点114へ結合され
る。その回路点114はトランジスタ108のエミツタ132へ
結合されるとともに、抵抗118を介して回路点112におい
て接地される。回路点75はトランジスタ96のコレクタへ
結合される。トランジスタ96のエミツタ123が回路点100
へ結合される。回路点100がトランジスタ97のエミツタ1
21へ結合される。トランジスタ97のコレクタは電圧VCC
へ結合される。回路点100は抵抗103を介して接地され
る。
トランジスタ96のエミツタ124が回路点113へ結合され
る。その回路点113はトランジスタ108のエミツタ131へ
結合される。トランジスタ108のコレクタへは電圧VCCが
結合される。回路点113は回路点112において接地され
る。
トランジスタ81のベースがトランジスタ91のコレクタへ
結合される。トランジスタ91のエミツタ125が回路点102
へ結合される。回路点102はトランジスタ98のエミツタ1
30へ結合されるとともに、抵抗105を通じて接地され
る。トランジスタ91のエミツタ126は回路点115へ結合さ
れる。回路点115はトランジスタ109のエミツタ134へ結
合されるとともに、抵抗119を通じて回路点112において
接地される。
回路点76はトランジスタ95のコレクタへ結合される。そ
のトランジスタ95のエミツタ127は回路点99へ結合され
る。その回路点99はトランジスタ98のエミツタ129へ結
合されるとともに、抵抗106を通じて接地される。トラ
ンジスタ98のコレクタへ電圧VCCが与えられる。トラン
ジスタ95のエミツタ128が回路点116へ結合される。その
回路点116はトランジスタ109のエミツタ133へ結合され
るとともに、抵抗120を通じて回路点112において接地さ
れる。トランジスタ109のコレクタへ電圧VCCが与えられ
る。トランジスタ96,90,91,95のベースが回路点107へ結
合される。その回路点107へは抵抗92を介して電源電圧V
CCが供給される。回路点107はダイオード110と抵抗111
を通じて回路点112において接地される。
トランジスタ82と83は、回路点75,76においてそれぞれ
電流I60とI70の主電流源を構成する電流ミラーである。
出力パツドRS94とRF93はウインドウ移動回路の状態を決
定する手段も構成する。
外側のトランジスタ97,98,108,109のベース電圧が内側
のトランジスタ96,90,91,95のベース電圧より高いと、
内側のトランジスタは非導通状態になつてウインドウ移
動は起らない。トランジスタ98のベース電圧がトランジ
スタ91,95のベース電圧より低いと、トランジスタ91,95
は導通状態になつて電流I70B,I70Aが流れる。電流I70A
は回路点76において電流I70に直接加え合わされる。電
流I70Bはトランジスタ81にそのまま流れて回路点89へ結
合される。回路点89におけるその電流I70Bは回路点75に
おける電流I69から実効的に差引かれる。これはトラン
ジスタ81を流れる電流を減少することにより行われる。
回路点89からの電流170Bは抵抗88を流れてRS94において
電圧変化を生じさせる。その電圧変化は検出できる。
トランジスタ97のベース電圧がトランジスタ96,90のベ
ース電圧より低いと、トランジスタ96,90は導通状態に
なつて電流I69A,I69Bが流れる。電流I69Aは回路点76に
おいて電流I69Bに加え合わされる。電流I69Bはトランジ
スタ80にそのまま流れて、トランジスタ83により回路点
76における電流I70を減少させる。回路点87における電
流I69Bは抵抗86を流れてその抵抗の端子間に電圧降下を
生じさせる。
内側トランジスタ96,90,91,95とともに機能するトラン
ジスタ108,109によりウインドウを種々の大きさで移動
させることができる。もちろん、希望によつては、本発
明の要旨を逸脱することなしに、任意の数の大きさのレ
ベル制御を用いることもできる。
トランジスタ97,99,108,109のベース電圧はマイクロプ
ロセツサのようなソースからのデジタル論理信号により
セツトされる。第３図に示されている実施例と同様に、
誤りコード挿入の確度を高くするためにデータが追従さ
れ、それに従つて、トランジスタ97と98のベース電圧を
調整することにより、復号ウインドウが左または右へ移
動させられる。そのような復号ウインドウの移動の大き
さはトランジスタ108,109のベース電圧により制御され
る。
本発明のウインドウ移動回路によりプログラム可能な復
号ウインドウが得られる。前記したように、従来の復号
器は、データ流中ではジツタが対称的であると仮定して
公称中心をセツトしていた。しかし、本発明において
は、データ流のジツタの平均中心が決定され、復号ウイ
ンドウの公称中心がピークジツタの移動に一致するよう
に移動させられる。このようにして直列データを正確に
復号できる。
【図面の簡単な説明】
第１図は本発明の電圧波形を示すタイミング図、第２図
は本発明の電圧制御発振器クロツクを示す回路図、第３
図は本発明のウインドウ移動回路を示す回路図、第４図
は複数の信号の間の関係を示すタイミング図、第５図は
本発明の別の実施例を示す回路図である。 10……電圧制御発振器クロツク、23,24……フリツプフ
ロツプ、25……アンドゲート、135,136……D/A変換器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−66548（ＪＰ，Ａ) 特開 昭58−29113（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】各周期に第１の遷移点を持つ第１のクロツ
    ク信号を発生するクロツク発生手段と、 平均中心位置を有する遅延させられた読出しデータ（DR
    D）と前記第１のクロツク信号へ結合され、前記DRD信号
    を前記第１のクロツク信号へロツクさせるデータ同期手
    段と、 前記クロツク発生手段へ結合されて前記第１の遷移点を
    移動させ、かつ前記第１の遷移点を前記平均中心位置に
    同期させるプログラミング手段と、を備えることを特徴
    とするプログラム可能な復号ウインドウ発生器を構成す
    る回路。
  2. 【請求項２】立上り縁部と立下り縁部を有し、かつ連続
    する立下り縁部により形成される周期を有するクロツク
    信号を発生するクロツク発生手段と、 前記第１のクロツク信号と遅延させられた読出しデータ
    （DRD）へ結合され、そのDRD信号の立上り縁部と前記第
    １のクロツク信号の立下り縁部を検出して、前記第１の
    クロツク信号の前記立下り縁部へロツクされた立上り縁
    部を有する復号ウインドウを出力するデータ同期手段
    と、 前記第１のクロツク信号へ結合され、前記第１のクロツ
    ク信号の前記立上り縁部を移動させるウインドウ移動手
    段と、 を備えることを特徴とする復号ウインドウを構成する回
    路。
  3. 【請求項３】少くとも第１の縁部と第２の縁部を有する
    復号ウインドウを与える回路において、 第１の部分と、この第１の部分からある遷移点だけ隔て
    られた第２の部分を含む周期と、各前記周期に少くとも
    第３の縁部および第４の縁部とを有する第１のクロツク
    信号を発生するクロツク発生手段と、 前記第１のクロツク信号と、平均中心位置と少くとも第
    ５の縁部および第６の縁部を有する遅延させられた読出
    しデータ（DRD）信号とに結合され、前記復号ウインド
    ウを出力し、かつその復号ウインドウの前記第１の縁部
    を前記DRD信号の前記第５の縁部へロツクし、更に前記
    復号ウインドウの前記第２の縁部を前記第１のクロツク
    信号の前記第４の縁部へロツクするフエーズロツクルー
    プと、 前記第１のクロツク信号と前記DRD信号へ結合されて、
    前記遷移点を前記平均中心位置に同期するように移動さ
    せる移動手段と、 を備えることを特徴とする少くとも第１の縁部と第２の
    縁部を有する復号ウインドウを与える回路。
  4. 【請求項４】第１のクロツク信号を出力する電圧制御発
    振器（VCO）を設ける過程と、 直列データパルスから遅延させられた信号（DRD）を発
    生する過程と、 前記DRD信号と前記第１のクロツク信号を、復号ウイン
    ドウを出力するデータ同期器において組合わせる過程
    と、 前記DRD信号と前記第１のクロツク信号をデータ同期し
    て前記復号ウインドウの第１の縁部を発生し、かつ前記
    第１のクロツク信号から前記復号ウインドウの第２の縁
    部を発生する過程と、 を備えることを特徴とする正確な復号ウインドウを設け
    る方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731723A (en) * 1995-12-11 1998-03-24 Texas Instruments, Incorporated Half symbol delay calibration for phase window centering
US5694086A (en) * 1996-02-28 1997-12-02 Port; Adrian George Precision, analog CMOS one-shot and phase locked loop including the same
FR2764146B1 (fr) * 1997-05-28 1999-08-13 Sgs Thomson Microelectronics Circuit de detection d'erreur de reception dans une transmission asynchrone
US20020188936A1 (en) * 2001-06-11 2002-12-12 Peter Bojanic Synchronous script object access
JP2003167796A (ja) * 2001-11-29 2003-06-13 Hitachi Ltd ファイバーチャネルに接続されるデバイス、及びこのデバイスのマージンテスト方法、並びに、ファイバーチャネルに接続されるデバイスを有するシステムの障害部位特定方法
US8284823B2 (en) 2006-01-03 2012-10-09 Nxp B.V. Serial data communication system and method
EP2278714B1 (en) 2009-07-02 2015-09-16 Nxp B.V. Power stage
US8867592B2 (en) 2012-05-09 2014-10-21 Nxp B.V. Capacitive isolated voltage domains
US9007141B2 (en) 2012-05-23 2015-04-14 Nxp B.V. Interface for communication between voltage domains
US8680690B1 (en) 2012-12-07 2014-03-25 Nxp B.V. Bond wire arrangement for efficient signal transmission
US9467060B2 (en) 2013-04-03 2016-10-11 Nxp B.V. Capacitive level shifter devices, methods and systems
US8896377B1 (en) 2013-05-29 2014-11-25 Nxp B.V. Apparatus for common mode suppression
CN104300966A (zh) * 2013-07-16 2015-01-21 智微科技股份有限公司 能校正自身频率的芯片上振荡方法以及芯片上振荡装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151485A (en) * 1977-11-21 1979-04-24 Rockwell International Corporation Digital clock recovery circuit
DE3332939A1 (de) * 1983-09-13 1985-03-28 ANT Nachrichtentechnik GmbH, 7150 Backnang Schaltungsanordnung zum synchronisieren der flanken von binaersignalen mit einem takt
JPS6066548A (ja) * 1983-09-21 1985-04-16 Matsushita Electric Ind Co Ltd 信号制御回路
US4633488A (en) * 1984-11-13 1986-12-30 Digital Equipment Corporation Phase-locked loop for MFM data recording
FR2583180B1 (fr) * 1985-06-10 1987-08-07 Cit Alcatel Procede et dispositif de reduction de gigue d'un train numerique synchrone en vue de la recuperation de son rythme
US4829545A (en) * 1986-08-25 1989-05-09 Guzik Technical Enterprises, Inc. Method and apparatus for data window centering ina multifrequency data separator
US4716578A (en) * 1986-09-29 1987-12-29 Northern Telecom Limited Circuit and method for the recovery of data from a digital data stream

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