JPH0793668B2

JPH0793668B2 - 電子化度数装置

Info

Publication number: JPH0793668B2
Application number: JP23040887A
Authority: JP
Inventors: 栄一白石
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1987-09-14
Filing date: 1987-09-14
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: JPS6473858A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電子化度数装置に係り、特にクロスバ形自動変
換機の度数登算パルスの計数処理を高速化するのに好適
な電子化度数装置に関する。

〔従来の技術〕

電子化度数装置は一般に無人局などに設置され、保守局
からパソコンなどで公衆電話回線を通じて該電子化度数
装置をアクセスすることにより、各加入者の度数をパソ
コンに転送させ、料金センタへ送付するためのフロッピ
ーディスクの作成や日々売上高等の各種管理資料の作成
などに利用されている。

この種電子化度数装置は、各加入者の度数登算値を格納
しているメモリ（RAM）を有し、クロスバ形自動変換機
の各加入者の度数登算パルスをスキャンするのに同期し
て、メモリの該当加入者の度数登算値を読出し、度数登
算パルスを検出すると、登算値をカウントアップしてメ
モリに書込む処理（以下、これを計数処理と称する）を
繰返し実行しているが、従来はこのような処理をマイク
ロプロセッサによるプログラム、即ち、ソフトのアルゴ
リズムで実現していた。

〔発明が解決しようとする問題点〕

クロスバ形自動変換機の度数登算パルスは、従来の電磁
式度数計の特性に適合するように作成し、出力されてい
る。このため、電磁式度数計の場合、メータ線に雑音が
あったり、度数登算パルスに数ミリセコンドの雑音が重
畳しても、動作に対する影響度は低く、問題になること
はなかった。

ところが、電子化度数装置の場合には、度数登算パルス
への雑音の重畳等の事象をすべて判断しなければならな
いため、スキャンする間隔を短くし、数回のスキャン結
果から度数登算パルスの有無を検出する必要がある。し
かしながら、従来のマイクロプロセッサでのソフトのア
ルゴリズムによる計数処理では、スキャン間隔をあまり
短かくすることができず、その結果、誤って雑音を度数
登算パルスと判定してカウントアップする問題があっ
た。

本発明の目的は、電子化度数装置の計数処理を高速化
し、短いサンプリング周期で、より高精度で度数登算パ
ルスの検出を可能とすることにある。

〔問題点を解決するための手段及び作用〕

本発明は、電子化度数装置にメモリの読出し専用のDMA
チャネル＃１とメモリの書込み専用のDMAチャネル＃２
を組込み、従来のマイクロプロセッサによる計数処理を
両DMAチャネルに分担させることにより、計数処理の高
速化を実現し、サンプリング周期を短縮して、多数回の
スキャン結果から度数登算パルスの有無の検出を可能に
して、各加入者毎の正しい度数登算値を得るようにした
ものである。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明による電子化度数装置の一実施例のブロ
ック図を示したものである。第１図において、入力１〜
ｎはクロスバ形自動変換機の各加入者対応の度数登算パ
ルス入力であり、一つの度数登算パルスの持続時間は例
えば200msである。タイマ回路８は一定間隔（例えば4m
s）毎にサンプリング信号を送出する回路で、後述する
ように、あるサンプリング信号から次のサンプリング信
号の間に、即ち、4msの間に入力１〜ｎをスキャンして
１回の計数処理が実行される。

マイクロプロセッサ１は本電子化度数装置全体の制御を
司どるもので、アドレスバス101、データバス102を介し
DMAチャネル（＃１）２、DMAチャネル（＃２）３及びメ
モリ（RAM）５などと接続されている。DMAチャネル２は
RAM5の読出し専用、DMAチャネル３はRAM5の書込み専用
に用いられ、いずれもDMA動作のためのアドレスカウン
タ、カウントレジスタを内蔵している。即ち、DMAチャ
ネル（DMA手段）２、３は、マイクロプロセッサ１とは
独立にRAM5を直接アクセス（ダイレクトアクセス）する
ものであり、それ自体は周知であるので、その具体的構
成は省略する。DMA制御回路４はマイクロプロセッサ１
により起動されて、DMAチャネル2,3の動作を制御するロ
ジック回路である。RAM5は入力１〜ｎと１対１に対応す
る如くアドレスが割当てられ、各々のアドレスには、そ
れまでの度数登算パルスのサンプリング効果（LIN）及
び度数登算値（CIN）が格納されている。LINは複数ビッ
ト（例えば16ビット）からなり、各ビットは１回毎のサ
ンプリング（スキャン）結果を示し、度数登算パルスが
ハイの場合は“1"、ロウの場合は“0"が立てられる。CI
Nも複数ビットからなり、度数登算値が例えば２進コー
ドで示される。

入力レジスタ６はDMAチャネル２のDMA動作によりRAM5か
ら読出されたLIN及びCINの格納用レジスタであり、出力
バッファ７はDMAチャネル３のDMA動作によりRAM5へ書込
む更新後のサンプリング効果（LOUT）及び度数登算値
（COUT）の格納用バッファである。マルチプレクサ９
は、DMAチャネル２によるRAM5の読出し動作に同期して
入力１〜ｎを順次選択する回路である。レベル判定回路
10は、入力レジスタ６のLINとマルチプレクサ９の出力M
OUTを取込み、MOUTがローレベルであれば、LINをそのま
ゝLOUTとし、MOUTがハイレベルであれば、LINの該当ビ
ットに“1"を立てゝLOUTとする。また、レベル判定回路
10は、更新後のLOUT内の所定ビット（例えば11ビット）
が連続して“1"を示す場合、計数回路11にアップ信号UP
を送出する。計数回路11は入力レジスタ６のCINを取込
み、UP信号が与えられない場合は該LINをそのまゝCOUT
とし、UP信号が与えられるとLINを＋１してCOUTとす
る。

第１図の動作タイミングチャートを第２図に、動作フロ
ーチャートを第３図に示す。なお、こゝでは入力数を10
00（ｎ＝1000）とする。第１図の処理の流れは以下の通
りである。

（１）タイマ回路が一定時間（例えば4ms）毎に自動的
にサンプリング信号を発生し、マイクロプロセッサ１に
送る。

（２）マイクロプロセッサ１は、割込みもしくはポーリ
ングによりサンプング信号を認識すると、データバス10
2を介して、DMAチャネル2,3のアドレスカウンタの内容S
R（ｘ）を「１」、カウントレジスタの内容SR（ｙ）を
「1000」に初期設定する。

（３）マイクロプロセッサ１は、DMA制御回路４に対
し、メモリアクセスを自動的に行わせるため、起動信号
STを送る。

（４）起動信号STを受けたDMA制御回路４は、DMAチャネ
ル2,3に対する内部状態B1,B2をハイにしてDMA実行可能
状態にする。

（５）DMA制御回路４は、DMAチャネル２に対し、DMA実
行要求信号RQ1を送り、メモリアクセスを１回実行させ
る。

（６）RQ1信号を受けたDMAチャネル２は、アドレスバス
101にアドレスレジスタの内容SR（ｘ）を出力し、RAM5
と入力レジスタ６に対し読出し信号Ｒを送り、DMA制御
回路４に対しDMAチャネル＃１実行中信号AK1を返す。

（７）読出し信号Ｒとアドレスバス101のアドレス情報S
R（ｘ）を受けたRAM5は、アドレスSR（ｘ）の内容（LIN
とCIN）を読出してデータバス102に乗せる。このデータ
バス102の内容を入力レジスタ６が取込む。これと並行
して、マルチプレクサ９はアドレスバス101のアドレス
情報SR（ｘ）に対応する入力（ｘ）を選択する。レベル
判定回路10は入力レジスタ６のLINとマルチプレクサ９
の出力MOUTにより入力（ｘ）のLOUTを生成して出力バッ
ファ７に設定すると共に、LOUTにより入力（ｘ）の度数
通算パルス有を判定すると計数回路11にアップ信号UPを
送出する。計数回路11は入力レジスタ６のCINを取込
み、UP信号が“0"の場合はCINをそのまゝCOUTとし、UP
信号が“1"の場合はCINを＋１してCOUTとし、出力バッ
ファ７に設定する。

（８）DMAチャネル２からAK1信号を受けたDMA制御回路
４は、DMAチャネル３に対しDMA実行要求信号RQ2を送
り、メモリアクセスを１回実行させる。

（９）RQ2信号を受けたDMAチャネル３は、アドレスバス
101にアドレスレジスタの内容SR（ｘ）を出力し、RAM5
と出力バッファ７に対して書込み信号Ｗを送り、DMA制
御回路４に対してDMAチャネル＃２実行中信号AK2を返
す。

（10）書込み信号Ｗを受けた出力バッファ７は、データ
バス102に更新後のLOUT（サンプリング結果）、COUT
（度数登算値）をのせ、RAM5がそれをアドレスSR（ｘ）
に書込む。

（11）DMA制御回路４は、内部状態B1,B2がハイの間、
（５）〜（10）を繰返し実行せしめる。この間、DMAチ
ャネル2,3はメモリアクセスを１回実行する毎に、アド
レスレジスタの内容を＋１し、カウントレジスタを−１
する。

（12）DMAチャネルと2,3は、カウントレジスタが“0"に
なると、それぞれDMAチャネル＃１終了信号EN1,DMAチャ
ネル＃２終了信号EN2をDMA制御回路４に送る。EN1,EN2
を受けたDMA制御回路４は内部状態B1,B2をロウにする。

（13）DMA制御回路４の内部状態B1,B2がロウになった時
点で、入力１〜ｎの１回の計数処理がすべて終了する。
その後、タイマ回路８から次のサンプリング信号が送出
されると、（２）以降の処理を繰返す。

こゝで、クロスバス形自動変換機の度数登算パルスの１
回の持続時間は200msである。従って、タイマ回路８の
サンプリング信号の間隔を例えば4msとしても、10数回
のスキャン結果から十分に度数登算パルスの有無を検出
できる。即ち、誤って雑音を度数登算パルスと判定され
ることが防止できる。

〔発明の効果〕

以上説明したように、本発明によれば、電子化度数装置
にDMA制御機能を組込み、しかもDMAチャネルを読出し専
用と書込み専用に分け、計数処理の高速化を図ったこと
により、度数登算パルスのきめ細かなスキャン（サンプ
リング）が可能となり、その結果、誤って雑音を度数登
算パルスと判定されることが防止でき、電磁式度数計の
動作特性により近い計数が可能とする利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するためのタイミングチャート、第３図
は第１図の動作を説明するためのフローチャートであ
る。１……マイクロプロセッサ、 2,3……DMAチャネル、４……DMA制御回路、５……メモリ（RAM）、６……入力レジスタ、７……出力バッファ、８……タイマ回路、９……マルチプレクサ、 10……レベル判定回路、11……計数回路。

Claims

【特許請求の範囲】

【請求項１】交換機に接続され、各加入者毎に度数登算
値及び度数登算パルスのサンプリング結果を度数データ
としてメモリに格納して管理する電子化度数装置であっ
て、前記メモリから各加入者の度数データを順次読み出して
レジスタに格納する読み出し専用の第1DMA手段と、前記第1DMA手段の読み出し周相に同期して、交換機にあ
る各加入者毎の度数登算パルスを順次選択した取り込む
手段と、前記取り込まれた加入者の度数登算パルスと前記レジス
タに格納された度数データの度数登算パルスとのレベル
判定を行うとともに、この判定結果に基づいて度数登算
値をカウントアップする計数手段と、前記第1DMA手段から一定時期遅れて動作し、前記計数手
段による計数結果を前記メモリに書き込む書き込み専用
の第2DMA手段と、前記第1DMA手段と前記第2DMA手段の駆動制御を行うDMA
制御手段と、を有することを特徴とする電子化度数装置。