JPH0793968A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH0793968A JPH0793968A JP5235329A JP23532993A JPH0793968A JP H0793968 A JPH0793968 A JP H0793968A JP 5235329 A JP5235329 A JP 5235329A JP 23532993 A JP23532993 A JP 23532993A JP H0793968 A JPH0793968 A JP H0793968A
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Abstract
(57)【要約】
【目的】本発明は、格納する情報を非破壊読出し可能で
あり、高寿命化され、集積化に好適する強誘電体メモリ
を提供することを目的とする。 【構成】本発明は、データを格納するための強誘電体キ
ャパシタ１の両端に接続される切換回路２と、該切換回
路２に接続される書込み回路３及び読出しパルス振幅の
可変可能な読出し回路４と、前記書込み回路３と読出し
回路４に接続される書き込み回数ｎのカウンタとｎ−ｔ
* のテーブルによる読出しパルス振幅を可変するコント
ローラ５とで構成され、書き込み回数ｎをカウントし
て、それに対応した読出しパルス幅ｔ* を制御すること
により、読出しパルス幅を最適にして、非破壊読出し回
数を劣化させない強誘電体メモリ装置である。
あり、高寿命化され、集積化に好適する強誘電体メモリ
を提供することを目的とする。 【構成】本発明は、データを格納するための強誘電体キ
ャパシタ１の両端に接続される切換回路２と、該切換回
路２に接続される書込み回路３及び読出しパルス振幅の
可変可能な読出し回路４と、前記書込み回路３と読出し
回路４に接続される書き込み回数ｎのカウンタとｎ−ｔ
* のテーブルによる読出しパルス振幅を可変するコント
ローラ５とで構成され、書き込み回数ｎをカウントし
て、それに対応した読出しパルス幅ｔ* を制御すること
により、読出しパルス幅を最適にして、非破壊読出し回
数を劣化させない強誘電体メモリ装置である。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体材料を情報記
録媒体に用いた強誘電体メモリ装置に関する。
録媒体に用いた強誘電体メモリ装置に関する。
【０００２】
【従来の技術】一般に、強誘電体材料はヒステリシス特
性を有し、この特性を利用して不揮発性メモリとしてデ
ータを記憶できることが知られている。強誘電体メモリ
の素子構造としては、大別して２通り考えられる。１つ
は単純マトリックス構造で薄膜の表裏に付設された直交
ストライプ電極の交差点を１つのメモリセルとするもの
であり、構造が複雑で高密度化に限界がある。従来、こ
れらのメモリの読出し法は、選択セルの再書き込みが必
要な分極反転電流を利用する破壊読出しが行なわれてい
る。
性を有し、この特性を利用して不揮発性メモリとしてデ
ータを記憶できることが知られている。強誘電体メモリ
の素子構造としては、大別して２通り考えられる。１つ
は単純マトリックス構造で薄膜の表裏に付設された直交
ストライプ電極の交差点を１つのメモリセルとするもの
であり、構造が複雑で高密度化に限界がある。従来、こ
れらのメモリの読出し法は、選択セルの再書き込みが必
要な分極反転電流を利用する破壊読出しが行なわれてい
る。
【０００３】一方、本出願人による特開平２−１５４３
８９号公報では、単純マトリックスメモリ構造におい
て、強誘電体薄膜自身の自己反転現象（ここでは外部パ
ルスを印加した時、初期の分極状態に戻る現象を呼ぶ）
を低インピーダンスの書き込み、読出しによって非選択
セルの影響をおさえながら書き込み、読出し可能な強誘
電体メモリが提案されている。
８９号公報では、単純マトリックスメモリ構造におい
て、強誘電体薄膜自身の自己反転現象（ここでは外部パ
ルスを印加した時、初期の分極状態に戻る現象を呼ぶ）
を低インピーダンスの書き込み、読出しによって非選択
セルの影響をおさえながら書き込み、読出し可能な強誘
電体メモリが提案されている。
【０００４】
【発明が解決しようとする課題】しかし、前述した従来
の強誘電体メモリの読出し及び書込みにおいては、以下
の問題がある。第１に、破壊読出し法においては、分極
反転が繰り返されるために強誘電性の劣化により、残留
分極が小さくなり、メモリとして高寿命化が難かしく、
ファティーグの問題だけでなく複雑な回路による再書き
込みが必要である。
の強誘電体メモリの読出し及び書込みにおいては、以下
の問題がある。第１に、破壊読出し法においては、分極
反転が繰り返されるために強誘電性の劣化により、残留
分極が小さくなり、メモリとして高寿命化が難かしく、
ファティーグの問題だけでなく複雑な回路による再書き
込みが必要である。
【０００５】第２に、特開平２−１５４３８９号公報に
おいては、単純マトリックスメモリにおける書き込み、
読出し方法として実現の可能性は高いが自発分極の自己
反転現象に関しては、それを実現するための具体的なメ
カニズムおよびデバイス構造が呈示されていない。そこ
で本発明は、格納する情報を非破壊読出し可能であり、
高寿命化され、集積化に好適する強誘電体メモリを提供
することを目的とする。
おいては、単純マトリックスメモリにおける書き込み、
読出し方法として実現の可能性は高いが自発分極の自己
反転現象に関しては、それを実現するための具体的なメ
カニズムおよびデバイス構造が呈示されていない。そこ
で本発明は、格納する情報を非破壊読出し可能であり、
高寿命化され、集積化に好適する強誘電体メモリを提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、基板上に形成された導電体膜から成る第１
電極と、この第１電極上に形成され情報が書き込まれる
強誘電体膜と、この強誘電体膜上に形成された導電体膜
から成る第２電極を具備する強誘電体メモリ装置におい
て、前記強誘電体膜の情報の読出し時に、読出しパルス
幅を可変する手段、読出し振幅を可変する手段若しく
は、読出しパルス幅と振幅の両方を可変する手段のいず
れかを有する強誘電体メモリ装置を提供する。
するために、基板上に形成された導電体膜から成る第１
電極と、この第１電極上に形成され情報が書き込まれる
強誘電体膜と、この強誘電体膜上に形成された導電体膜
から成る第２電極を具備する強誘電体メモリ装置におい
て、前記強誘電体膜の情報の読出し時に、読出しパルス
幅を可変する手段、読出し振幅を可変する手段若しく
は、読出しパルス幅と振幅の両方を可変する手段のいず
れかを有する強誘電体メモリ装置を提供する。
【０００７】
【作用】以上のような構成の強誘電体メモリは、書き込
み回数ｎがカウントされ、それに対応した読出しパルス
幅ｔ* を制御することにより、読出しパルス幅を最適化
される。また、直流抵抗測定、容量測定若しくは焦電流
測定することにより欠陥密度への対応づけが可能とな
り、最適な読出しパルス幅ｔ* が設定される。また、読
出しのパルス幅ｔ* を小さくせずに、パルス振幅を小さ
くし、メモリの書き込み等によるファティーグのための
欠陥密度が小さくなる。
み回数ｎがカウントされ、それに対応した読出しパルス
幅ｔ* を制御することにより、読出しパルス幅を最適化
される。また、直流抵抗測定、容量測定若しくは焦電流
測定することにより欠陥密度への対応づけが可能とな
り、最適な読出しパルス幅ｔ* が設定される。また、読
出しのパルス幅ｔ* を小さくせずに、パルス振幅を小さ
くし、メモリの書き込み等によるファティーグのための
欠陥密度が小さくなる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。まず、本発明の強誘電体メモリ装置につい
て現象論的理論解析方法について説明をする。例えば、
Ｍ，Ｎ個の原子が並んだ２次元格子モデルを考える。こ
こで（ｍ，ｎ）番目の原子の双極子モーメントｐm,n と
し、外部電界の強さをｅとすれば、全自由エネルギーｆ
は、
に説明する。まず、本発明の強誘電体メモリ装置につい
て現象論的理論解析方法について説明をする。例えば、
Ｍ，Ｎ個の原子が並んだ２次元格子モデルを考える。こ
こで（ｍ，ｎ）番目の原子の双極子モーメントｐm,n と
し、外部電界の強さをｅとすれば、全自由エネルギーｆ
は、
【０００９】
【数１】 で考えられる。κ1 ，κ2 ，κ3 は双極子間の相互作用
係数、αは温度関数で、α＝ａ（Ｔ−Ｔ0 ）（但しａ＞
０，Ｔ0 はキュリー温度）である。ここでは強誘電相を
考慮するため、α＜０，β＞０である。
係数、αは温度関数で、α＝ａ（Ｔ−Ｔ0 ）（但しａ＞
０，Ｔ0 はキュリー温度）である。ここでは強誘電相を
考慮するため、α＜０，β＞０である。
【００１０】次に強誘電体の分極反転では個々の双極子
モーメントは、その動きに遅れを、引き起こす粘性を考
えなければならない。双極子モーメントの時間変化に対
し、粘性を考慮した式は、
モーメントは、その動きに遅れを、引き起こす粘性を考
えなければならない。双極子モーメントの時間変化に対
し、粘性を考慮した式は、
【００１１】
【数２】 となる。γは粘性係数を示す。（１）式を（２）に代入
し、解を求めることでパルス電界のスイッチング応答が
シミュレーションできる。各時刻に於けるＭ×Ｎ個の双
極子モーメントの解を得て、分極Ｐ＝Σｐm,n を求める
ことができる。その電流応答はｉ＝ｄ／ｄｔ（Ｐ）を計
算すればよい。
し、解を求めることでパルス電界のスイッチング応答が
シミュレーションできる。各時刻に於けるＭ×Ｎ個の双
極子モーメントの解を得て、分極Ｐ＝Σｐm,n を求める
ことができる。その電流応答はｉ＝ｄ／ｄｔ（Ｐ）を計
算すればよい。
【００１２】次に図１には、本発明による第１実施例と
しての強誘電体メモリ装置を示し説明する。図１（ａ）
には、第１実施例の強誘電体メモリ装置を駆動させて書
き込み及び読出し行うための構成例を示し、同図（ｂ）
にはその構成によるシミュレーション結果を示す。ここ
で、予め強誘電体キャパシタ１への書き込み回数による
ファティーグの劣化度として欠陥密度を調べ、それに対
応した非破壊読出しパルス幅ｔ* の関係を調べておくも
のとする。
しての強誘電体メモリ装置を示し説明する。図１（ａ）
には、第１実施例の強誘電体メモリ装置を駆動させて書
き込み及び読出し行うための構成例を示し、同図（ｂ）
にはその構成によるシミュレーション結果を示す。ここ
で、予め強誘電体キャパシタ１への書き込み回数による
ファティーグの劣化度として欠陥密度を調べ、それに対
応した非破壊読出しパルス幅ｔ* の関係を調べておくも
のとする。
【００１３】この強誘電体メモリ装置において、データ
を格納するための強誘電体キャパシタ１の両端には、切
換回路２が接続される。この切換回路２には、書込み回
路３と読出しパルス振幅の可変可能な読出し回路４が接
続される。前記書込み回路３と読出し回路４には、書き
込み回数ｎのカウンタとｎ−ｔ* のテーブルによる読出
しパルス振幅を可変するコントローラ５が接続される。
ここでｔmax は分極反転電流が最大となる時間、ｔswは
分極反転電流のピークが１／１０になるまでの時間、ｔ
* は読出しパルスを印加した時、初期の分極状態に戻る
臨界パルス幅と定義する。
を格納するための強誘電体キャパシタ１の両端には、切
換回路２が接続される。この切換回路２には、書込み回
路３と読出しパルス振幅の可変可能な読出し回路４が接
続される。前記書込み回路３と読出し回路４には、書き
込み回数ｎのカウンタとｎ−ｔ* のテーブルによる読出
しパルス振幅を可変するコントローラ５が接続される。
ここでｔmax は分極反転電流が最大となる時間、ｔswは
分極反転電流のピークが１／１０になるまでの時間、ｔ
* は読出しパルスを印加した時、初期の分極状態に戻る
臨界パルス幅と定義する。
【００１４】次に図１（ｂ）には、このように構成され
た強誘電体メモリ装置について、スイッチング時間ｔsw
より短く、非破壊読出しできる臨界パルス幅ｔ* の欠陥
の密度Ｎの依存性のシミュレーション結果を示す。
た強誘電体メモリ装置について、スイッチング時間ｔsw
より短く、非破壊読出しできる臨界パルス幅ｔ* の欠陥
の密度Ｎの依存性のシミュレーション結果を示す。
【００１５】一般に、強誘電体メモリのファティーグの
原因として、外部電界の印加に伴い、電極と強誘電体と
の間の欠陥層が増大することが考えられている。すなわ
ち、図１（ｂ）に示す結果から、書き込み等の分極反転
の繰り返し数が増加するにつれて、欠陥層が増大するた
め、読出しパルス幅ｔ* を小さくする必要がある。
原因として、外部電界の印加に伴い、電極と強誘電体と
の間の欠陥層が増大することが考えられている。すなわ
ち、図１（ｂ）に示す結果から、書き込み等の分極反転
の繰り返し数が増加するにつれて、欠陥層が増大するた
め、読出しパルス幅ｔ* を小さくする必要がある。
【００１６】このように構成された強誘電体メモリ装置
は、書き込み回数ｎをカウントして、それに対応した読
出しパルス幅ｔ* を制御することにより、読出しパルス
幅を最適にして、非破壊読出し回数を劣化させない。
は、書き込み回数ｎをカウントして、それに対応した読
出しパルス幅ｔ* を制御することにより、読出しパルス
幅を最適にして、非破壊読出し回数を劣化させない。
【００１７】次に図２には、本発明による第２実施例と
しての強誘電体メモリ装置を示し説明する。図２（ａ）
には、第２実施例の強誘電体メモリ装置を駆動させて書
き込み及び読出し行うための構成を示し、同図（ｂ）に
はその構成によるシミュレーション結果を示す。
しての強誘電体メモリ装置を示し説明する。図２（ａ）
には、第２実施例の強誘電体メモリ装置を駆動させて書
き込み及び読出し行うための構成を示し、同図（ｂ）に
はその構成によるシミュレーション結果を示す。
【００１８】この強誘電体メモリ装置において、データ
を格納するための強誘電体キャパシタ１１の両端には、
切換回路１２が接続される。この切換回路１２には、書
込み回路１３と読出しパルス振幅の可変可能な読出し回
路１４が接続される。前記書込み回路１３と読出し回路
１４には、書き込み回数ｎのカウンタとｎ−ｔ* のテー
ブルによる読出しパルス振幅を可変するコントローラ１
５が接続される。
を格納するための強誘電体キャパシタ１１の両端には、
切換回路１２が接続される。この切換回路１２には、書
込み回路１３と読出しパルス振幅の可変可能な読出し回
路１４が接続される。前記書込み回路１３と読出し回路
１４には、書き込み回数ｎのカウンタとｎ−ｔ* のテー
ブルによる読出しパルス振幅を可変するコントローラ１
５が接続される。
【００１９】この強誘電体メモリ装置は、メモリセルの
書き込み等によるファティーグに対し、非破壊読出しの
臨界パルス幅ｔ* の対策として、読出し回路１４の読出
しパルス振幅を可変することができる。
書き込み等によるファティーグに対し、非破壊読出しの
臨界パルス幅ｔ* の対策として、読出し回路１４の読出
しパルス振幅を可変することができる。
【００２０】このような強誘電体メモリ装置において、
図２（ａ）に示すシミュレーション結果から、非破壊読
出しの臨界パルス幅ｔ* はパルス振幅に依存し、同じ欠
陥密度では、パルス振幅が小さい程大きくなる。したが
ってメモリの書き込み等によるファティーグのため、欠
陥密度が大きくなる対策として、読出しのパルス幅ｔ*
を小さくせずに、パルス振幅を小さくすれば良いことが
わかる。これにより非破壊読出し回数を劣化させずにす
む。
図２（ａ）に示すシミュレーション結果から、非破壊読
出しの臨界パルス幅ｔ* はパルス振幅に依存し、同じ欠
陥密度では、パルス振幅が小さい程大きくなる。したが
ってメモリの書き込み等によるファティーグのため、欠
陥密度が大きくなる対策として、読出しのパルス幅ｔ*
を小さくせずに、パルス振幅を小さくすれば良いことが
わかる。これにより非破壊読出し回数を劣化させずにす
む。
【００２１】次に図３には、本発明による第３実施例と
しての強誘電体メモリ装置を示し説明する。この強誘電
体メモリ装置は、全体の制御を行う書込み・読出し制御
回路２１と、データを格納するための強誘電体キャパシ
タ２２と、強誘電体キャパシタ２２の両端に接続し前記
書込み・読出し制御回路２１に切換え動作を制御される
切換回路２３と、この切換回路２３に接続する強誘電体
キャパシタ２２の線形容量を測定する線形容量測定回路
２４と、この測定回路２４の結果に基づき好適する読出
しパルスを発生する読出しパルス発生器２５と、書込み
パルスを発生する書込みパルス発生器２６とで構成され
る。
しての強誘電体メモリ装置を示し説明する。この強誘電
体メモリ装置は、全体の制御を行う書込み・読出し制御
回路２１と、データを格納するための強誘電体キャパシ
タ２２と、強誘電体キャパシタ２２の両端に接続し前記
書込み・読出し制御回路２１に切換え動作を制御される
切換回路２３と、この切換回路２３に接続する強誘電体
キャパシタ２２の線形容量を測定する線形容量測定回路
２４と、この測定回路２４の結果に基づき好適する読出
しパルスを発生する読出しパルス発生器２５と、書込み
パルスを発生する書込みパルス発生器２６とで構成され
る。
【００２２】このように構成された強誘電体メモリ装置
においては、制御回路２１からの読出し制御信号によ
り、切換回路２３を介して強誘電体キャパシタ２２と線
形容量測定回路２４が接続される。この線形容量測定回
路２４は、強誘電体キャパシタ２２が格納する情報を破
壊しない微小電界により測定する。その結果から、読出
しパルス発生器２５において最適な読出しパルスが発生
する。
においては、制御回路２１からの読出し制御信号によ
り、切換回路２３を介して強誘電体キャパシタ２２と線
形容量測定回路２４が接続される。この線形容量測定回
路２４は、強誘電体キャパシタ２２が格納する情報を破
壊しない微小電界により測定する。その結果から、読出
しパルス発生器２５において最適な読出しパルスが発生
する。
【００２３】その際、切換回路２３は制御回路２１によ
り、読出しパルス発生器２５と強誘電体キャパシタ２２
を接続する様に制御されている。従って、予め強誘電体
キャパシタ２２への情報の書き込み等による分極反転の
繰り返し数と線形容量（ＤＣバイアス０Ｖ近傍での容
量）との関係を調べておく。この線形容量は、ゾルゲル
法により形成されたＰＺＴ膜を使用した場合には、書き
込み回数の増加に伴い小さくなることが実験的に確認さ
れている。よって、容量測定することにより欠陥密度へ
の対応づけが可能となり、つまり最適な読出しパルス幅
ｔ* を設定できる。
り、読出しパルス発生器２５と強誘電体キャパシタ２２
を接続する様に制御されている。従って、予め強誘電体
キャパシタ２２への情報の書き込み等による分極反転の
繰り返し数と線形容量（ＤＣバイアス０Ｖ近傍での容
量）との関係を調べておく。この線形容量は、ゾルゲル
法により形成されたＰＺＴ膜を使用した場合には、書き
込み回数の増加に伴い小さくなることが実験的に確認さ
れている。よって、容量測定することにより欠陥密度へ
の対応づけが可能となり、つまり最適な読出しパルス幅
ｔ* を設定できる。
【００２４】次に図４には、本発明による第４実施例と
しての強誘電体メモリ装置を示し説明する。この強誘電
体メモリ装置は、全体の制御を行う制御回路３１と、デ
ータを格納するための強誘電体キャパシタ３２と、強誘
電体キャパシタ３２の両端に接続し前記制御回路３１に
切換え動作を制御される切換回路３３と、この切換回路
３３に接続する強誘電体キャパシタ３２の直流抵抗を測
定する直流抵抗測定回路３４と、この直流抵抗測定回路
３４の結果に基づき好適する読出しパルスを発生する読
出しパルス発生器３５と、書込みパルスを発生する書込
みパルス発生器３６とで構成される。
しての強誘電体メモリ装置を示し説明する。この強誘電
体メモリ装置は、全体の制御を行う制御回路３１と、デ
ータを格納するための強誘電体キャパシタ３２と、強誘
電体キャパシタ３２の両端に接続し前記制御回路３１に
切換え動作を制御される切換回路３３と、この切換回路
３３に接続する強誘電体キャパシタ３２の直流抵抗を測
定する直流抵抗測定回路３４と、この直流抵抗測定回路
３４の結果に基づき好適する読出しパルスを発生する読
出しパルス発生器３５と、書込みパルスを発生する書込
みパルス発生器３６とで構成される。
【００２５】このように構成された強誘電体メモリ装置
においては、まず制御回路３１の命令により、書込みパ
ルス発生器３６を介して強誘電体キャパシタ３２に情報
を書き込む。
においては、まず制御回路３１の命令により、書込みパ
ルス発生器３６を介して強誘電体キャパシタ３２に情報
を書き込む。
【００２６】次に制御回路３１の読出し信号により、切
換回路３３を介して強誘電体キャパシタ３２と直流抵抗
測定回路３４が接続される。この直流抵抗測定回路３４
は強誘電体キャパシタ３２の情報を破壊しない微小電界
により測定する。その結果に基づき読出しパルス発生器
３５において、最適な読出しパルスが発生する。その
際、切換回路３３は、制御回路３１により読出しパルス
発生器３５と強誘電体キャパシタ３２を接続する様に制
御されている。
換回路３３を介して強誘電体キャパシタ３２と直流抵抗
測定回路３４が接続される。この直流抵抗測定回路３４
は強誘電体キャパシタ３２の情報を破壊しない微小電界
により測定する。その結果に基づき読出しパルス発生器
３５において、最適な読出しパルスが発生する。その
際、切換回路３３は、制御回路３１により読出しパルス
発生器３５と強誘電体キャパシタ３２を接続する様に制
御されている。
【００２７】従って、予め強誘電体キャパシタ３２への
書き込み等による分極反転の繰り返し数と強誘電体キャ
パシタの直流抵抗との関係を調べておく。この直流抵抗
は、ゾルゲル法により形成されたＰＺＴ膜を使用した場
合には、書き込み回数の増加に伴い、小さくなることが
実験的に確認されている。従って直流抵抗を測定するこ
とにより、欠陥密度への対応づけが可能となり、つまり
最適な読出しパルス幅ｔ* を設定できる。
書き込み等による分極反転の繰り返し数と強誘電体キャ
パシタの直流抵抗との関係を調べておく。この直流抵抗
は、ゾルゲル法により形成されたＰＺＴ膜を使用した場
合には、書き込み回数の増加に伴い、小さくなることが
実験的に確認されている。従って直流抵抗を測定するこ
とにより、欠陥密度への対応づけが可能となり、つまり
最適な読出しパルス幅ｔ* を設定できる。
【００２８】次に図５には、本発明による第５実施例と
しての強誘電体メモリ装置を示し説明する。この強誘電
体メモリ装置は、全体の制御を行う制御回路４１と、デ
ータを格納するための強誘電体キャパシタ４２と、この
強誘電体キャパシタ４２の両端に接続して前記制御回路
４１に切換え動作を制御される切換回路４３と、この切
換回路４３に接続する強誘電体キャパシタ４２の焦電流
を測定する焦電流測定回路４４と、この測定回路４４の
結果に基づき好適する読出しパルスを発生する読出しパ
ルス発生器４５と、書込みパルスを発生する書込みパル
ス発生器４６とで構成される。
しての強誘電体メモリ装置を示し説明する。この強誘電
体メモリ装置は、全体の制御を行う制御回路４１と、デ
ータを格納するための強誘電体キャパシタ４２と、この
強誘電体キャパシタ４２の両端に接続して前記制御回路
４１に切換え動作を制御される切換回路４３と、この切
換回路４３に接続する強誘電体キャパシタ４２の焦電流
を測定する焦電流測定回路４４と、この測定回路４４の
結果に基づき好適する読出しパルスを発生する読出しパ
ルス発生器４５と、書込みパルスを発生する書込みパル
ス発生器４６とで構成される。
【００２９】このように構成された強誘電体メモリ装置
においては、予め強誘電体キャパシタへの書き込み等に
よる分極反転の繰り返し数と焦電流との関係を調べてお
く。まず、制御回路４１の命令により、書込みパルス発
生器４６を介して強誘電体キャパシタ４２に情報を書き
込む。
においては、予め強誘電体キャパシタへの書き込み等に
よる分極反転の繰り返し数と焦電流との関係を調べてお
く。まず、制御回路４１の命令により、書込みパルス発
生器４６を介して強誘電体キャパシタ４２に情報を書き
込む。
【００３０】次に制御回路４１の読出し信号により、切
換回路４３を介して強誘電体キャパシタ４２と焦電流測
定回路４４が接続される。この焦電流測定回路４４は強
誘電体キャパシタ４２の情報を破壊しない微小電界によ
り測定する。その結果に基づき読出しパルス発生器４５
において、最適な読出しパルスが発生する。その際、切
換回路４３は、制御回路４１により読出しパルス発生器
４５と強誘電体キャパシタ４２を接続する様に制御され
ている。
換回路４３を介して強誘電体キャパシタ４２と焦電流測
定回路４４が接続される。この焦電流測定回路４４は強
誘電体キャパシタ４２の情報を破壊しない微小電界によ
り測定する。その結果に基づき読出しパルス発生器４５
において、最適な読出しパルスが発生する。その際、切
換回路４３は、制御回路４１により読出しパルス発生器
４５と強誘電体キャパシタ４２を接続する様に制御され
ている。
【００３１】次に図６には、本発明による第６実施例と
しての強誘電体メモリ装置を示し説明する。前述した第
１乃至第５実施例においては、１つの強誘電体キャパシ
タからなる単体メモリセルについて述べたが、ここでは
複数個のメモリセルを例えばマトリックス状に配置した
アレイを例として説明する。
しての強誘電体メモリ装置を示し説明する。前述した第
１乃至第５実施例においては、１つの強誘電体キャパシ
タからなる単体メモリセルについて述べたが、ここでは
複数個のメモリセルを例えばマトリックス状に配置した
アレイを例として説明する。
【００３２】この強誘電体メモリ装置においては、メモ
リアレイ５１には、１メモリセルを選択可能なと行デコ
ーダ５２と列デコーダ５３が接続される。前記行デコー
ダ５２には、欠陥密度検出回路５４及び、書込み・読出
しパルス発生器５５が接続される。このように構成され
た強誘電体メモリ装置は、メモリアレイ５１は行デコー
ダ５２と列デコーダ５３により１メモリセルが選択さ
れ、そのメモリセルに対して、情報を書込む場合には、
書込み・読出しパルス発生器５５により発生した書込み
パルスを印加することで行なわれる。
リアレイ５１には、１メモリセルを選択可能なと行デコ
ーダ５２と列デコーダ５３が接続される。前記行デコー
ダ５２には、欠陥密度検出回路５４及び、書込み・読出
しパルス発生器５５が接続される。このように構成され
た強誘電体メモリ装置は、メモリアレイ５１は行デコー
ダ５２と列デコーダ５３により１メモリセルが選択さ
れ、そのメモリセルに対して、情報を書込む場合には、
書込み・読出しパルス発生器５５により発生した書込み
パルスを印加することで行なわれる。
【００３３】次に、行，列デコーダ５２，５３により選
択されたメモリセルから情報を読出す場合には、欠陥密
度検出回路５４により欠陥密度の状態を測定する。測定
法は前述した第３，第４実施例と同様である。
択されたメモリセルから情報を読出す場合には、欠陥密
度検出回路５４により欠陥密度の状態を測定する。測定
法は前述した第３，第４実施例と同様である。
【００３４】その結果により、書込み・読出しパルス発
生器５５より、最適な読出しパルスをメモリセルに印加
して格納する情報の読出しを行なう。以上のように本実
施例は、読出しドライブ電圧の印加により、２値のメモ
リ状態“１”，“０”の格納状態を判別して蓄積された
情報が読み出されても、該情報が失われることがなく、
非破壊読出しされ、かつ再書き込み回路が不要になる。
また本発明は、前述した実施例に限定されるものではな
く、他にも発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。
生器５５より、最適な読出しパルスをメモリセルに印加
して格納する情報の読出しを行なう。以上のように本実
施例は、読出しドライブ電圧の印加により、２値のメモ
リ状態“１”，“０”の格納状態を判別して蓄積された
情報が読み出されても、該情報が失われることがなく、
非破壊読出しされ、かつ再書き込み回路が不要になる。
また本発明は、前述した実施例に限定されるものではな
く、他にも発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。
【００３５】
【発明の効果】以上詳述したように本発明によれば、格
納する情報を非破壊読出し可能であり、高寿命化され、
集積化に好適する強誘電体メモリを提供することができ
る。
納する情報を非破壊読出し可能であり、高寿命化され、
集積化に好適する強誘電体メモリを提供することができ
る。
【図１】本発明による第１実施例としての強誘電体メモ
リ装置を示す図である。
リ装置を示す図である。
【図２】本発明による第２実施例としての強誘電体メモ
リ装置を示す図である。
リ装置を示す図である。
【図３】本発明による第３実施例としての強誘電体メモ
リ装置を示す図である。
リ装置を示す図である。
【図４】本発明による第４実施例としての強誘電体メモ
リ装置を示す図である。
リ装置を示す図である。
【図５】本発明による第５実施例としての強誘電体メモ
リ装置を示す図である。
リ装置を示す図である。
【図６】本発明による第６実施例としての強誘電体メモ
リ装置を示す図である。
リ装置を示す図である。
１，１１，２２，３２，４２…強誘電体キャパシタ、
２，１２，２３，３３，４３…切換回路、３，１３…書
込み回路、４，１４…読出しパルス振幅の可変可能な読
出し回路、５，１５…コントローラ、２１，３１，４１
…書込み・読出し制御回路、２４…線形容量測定回路、
２５，３５，４５…読出しパルス発生器、２６，３６，
４６…書込みパルス発生器、３４…直流抵抗測定回路、
４４…焦電流測定回路、５１…メモリアレイ、５２…行
デコーダ、５３…列デコーダ、５４…欠陥密度検出回
路、５５…書込み・読出しパルス発生器。
２，１２，２３，３３，４３…切換回路、３，１３…書
込み回路、４，１４…読出しパルス振幅の可変可能な読
出し回路、５，１５…コントローラ、２１，３１，４１
…書込み・読出し制御回路、２４…線形容量測定回路、
２５，３５，４５…読出しパルス発生器、２６，３６，
４６…書込みパルス発生器、３４…直流抵抗測定回路、
４４…焦電流測定回路、５１…メモリアレイ、５２…行
デコーダ、５３…列デコーダ、５４…欠陥密度検出回
路、５５…書込み・読出しパルス発生器。
Claims (1)
- 【請求項１】 基板上に形成された導電体膜から成る第
１電極と、この第１電極上に形成され情報が書き込まれ
る強誘電体膜と、この強誘電体膜上に形成された導電体
膜から成る第２電極を具備する強誘電体メモリ装置にお
いて、 前記強誘電体膜の情報の読出し時に、読出しパルス幅を
可変する手段、読出し振幅を可変する手段若しくは、読
出しパルス幅と振幅の両方を可変する手段のいずれかを
具備することを特徴とする強誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235329A JPH0793968A (ja) | 1993-09-22 | 1993-09-22 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235329A JPH0793968A (ja) | 1993-09-22 | 1993-09-22 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793968A true JPH0793968A (ja) | 1995-04-07 |
Family
ID=16984499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5235329A Withdrawn JPH0793968A (ja) | 1993-09-22 | 1993-09-22 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793968A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094469A1 (de) * | 1999-10-22 | 2001-04-25 | Infineon Technologies AG | Anordnung zur Auswertung eines aus einem ferroelektrischen Speicherkondensator ausgelesenen Signales |
| KR100382546B1 (ko) * | 2000-12-04 | 2003-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀검출방법 |
| WO2022084785A1 (ja) * | 2020-10-20 | 2022-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| US11430500B2 (en) | 2020-09-23 | 2022-08-30 | Kioxia Corporation | Semiconductor storage device |
| EP4564353A4 (en) * | 2022-08-02 | 2025-11-12 | Huawei Tech Co Ltd | INTEGRATED CIRCUIT AND ITS CONTROL METHOD, AND CHIP AND TERMINAL |
-
1993
- 1993-09-22 JP JP5235329A patent/JPH0793968A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094469A1 (de) * | 1999-10-22 | 2001-04-25 | Infineon Technologies AG | Anordnung zur Auswertung eines aus einem ferroelektrischen Speicherkondensator ausgelesenen Signales |
| WO2001029840A1 (de) * | 1999-10-22 | 2001-04-26 | Infineon Technologies Ag | Anordnung zur auswertung eines aus einem ferroelektrischen speicherkondensator ausgelesenen signales |
| US6563729B2 (en) | 1999-10-22 | 2003-05-13 | Infineon Technologies Ag | Configuration for evaluating a signal which is read from a ferroelectric storage capacitor |
| KR100382546B1 (ko) * | 2000-12-04 | 2003-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그를 이용한 불량셀검출방법 |
| US11430500B2 (en) | 2020-09-23 | 2022-08-30 | Kioxia Corporation | Semiconductor storage device |
| WO2022084785A1 (ja) * | 2020-10-20 | 2022-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| JPWO2022084785A1 (ja) * | 2020-10-20 | 2022-04-28 | ||
| US12573439B2 (en) | 2020-10-20 | 2026-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and operation method thereof with non-polarizing reading operation |
| EP4564353A4 (en) * | 2022-08-02 | 2025-11-12 | Huawei Tech Co Ltd | INTEGRATED CIRCUIT AND ITS CONTROL METHOD, AND CHIP AND TERMINAL |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |