JPH0794446A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0794446A JPH0794446A JP23301493A JP23301493A JPH0794446A JP H0794446 A JPH0794446 A JP H0794446A JP 23301493 A JP23301493 A JP 23301493A JP 23301493 A JP23301493 A JP 23301493A JP H0794446 A JPH0794446 A JP H0794446A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- semiconductor device
- insulating film
- silicide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 半導体ウエハ上にＭＯＳ形トランジスタを形
成する際の半導体装置の製造方法であって、ゲート電
極、拡散層上に、シリサイド層を形成し、ゲート酸化膜
に影響なく、拡散層抵抗およびコンタクト抵抗を充分に
低抵抗化させる。 【構成】 Ｐウェル形成のｎ形のシリコン基板１上を酸
化させ、素子間分離絶縁膜２を形成し、チャネルストッ
パ領域３も形成する。次に、ゲート絶縁膜４とゲート電
極５を形成し、Ｐ形ＭＯＳ部に、ボロンをイオン打ち込
み、Ｐ形半導体領域６を形成した後、ゲート電極５の側
面に酸化シリコンの絶縁膜７を形成させ、薄い酸化シリ
コン膜をシリコン基板１に形成させ、ボロンをイオン打
ち込みして、Ｐ＋形半導体領域８を形成する。次に、反
応性ＣＶＤ法により、ハロゲン化メタルガスである四塩
化チタンガスをシリコンと反応させることによって、チ
タンシリサイド膜９を形成する。
成する際の半導体装置の製造方法であって、ゲート電
極、拡散層上に、シリサイド層を形成し、ゲート酸化膜
に影響なく、拡散層抵抗およびコンタクト抵抗を充分に
低抵抗化させる。 【構成】 Ｐウェル形成のｎ形のシリコン基板１上を酸
化させ、素子間分離絶縁膜２を形成し、チャネルストッ
パ領域３も形成する。次に、ゲート絶縁膜４とゲート電
極５を形成し、Ｐ形ＭＯＳ部に、ボロンをイオン打ち込
み、Ｐ形半導体領域６を形成した後、ゲート電極５の側
面に酸化シリコンの絶縁膜７を形成させ、薄い酸化シリ
コン膜をシリコン基板１に形成させ、ボロンをイオン打
ち込みして、Ｐ＋形半導体領域８を形成する。次に、反
応性ＣＶＤ法により、ハロゲン化メタルガスである四塩
化チタンガスをシリコンと反応させることによって、チ
タンシリサイド膜９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造技術
に関し、特に、高速動作を要求される高集積半導体装置
に適用して有効な技術に関するものである。
に関し、特に、高速動作を要求される高集積半導体装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】高集積化の進む半導体装置において、特
に、高速動作が要求されるマイクロプロセッサ等のロジ
ックＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａ
ｔｉｏｎ）では、コンタクト抵抗や拡散層抵抗等の抵抗
増加が問題となっており、高速での信号伝搬を困難にさ
せている。
に、高速動作が要求されるマイクロプロセッサ等のロジ
ックＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａ
ｔｉｏｎ）では、コンタクト抵抗や拡散層抵抗等の抵抗
増加が問題となっており、高速での信号伝搬を困難にさ
せている。
【０００３】また、この問題を解決するために、たとえ
ば、サリサイド（Ｓａｌｉｃｉｄｅ）と呼ばれるプロセ
スが提案されている。
ば、サリサイド（Ｓａｌｉｃｉｄｅ）と呼ばれるプロセ
スが提案されている。
【０００４】このプロセスは、半導体装置のフォトエッ
チング工程において、熱酸化膜等により素子間を分離し
た後、半導体基板の拡散層を露出させ、そこに、チタン
（Ｔｉ）、モリブデン（Ｍｏ）またはタングステン
（Ｗ）等の金属を堆積させた後に熱処理を行い、基板拡
散層部分とゲート電極の表面部分を合金化反応によりシ
リサイド化させることによって、シリサイド層を形成さ
せ、未反応の部分の金属をウエットエッチングによって
除去する方法である。
チング工程において、熱酸化膜等により素子間を分離し
た後、半導体基板の拡散層を露出させ、そこに、チタン
（Ｔｉ）、モリブデン（Ｍｏ）またはタングステン
（Ｗ）等の金属を堆積させた後に熱処理を行い、基板拡
散層部分とゲート電極の表面部分を合金化反応によりシ
リサイド化させることによって、シリサイド層を形成さ
せ、未反応の部分の金属をウエットエッチングによって
除去する方法である。
【０００５】これによって、拡散層の抵抗は、チタンシ
リサイド（ＴｉＳｉ2 ）等の低抵抗であるシリサイド層
の影響で減少し、さらに、コンタクト抵抗も減少させる
ことができる。
リサイド（ＴｉＳｉ2 ）等の低抵抗であるシリサイド層
の影響で減少し、さらに、コンタクト抵抗も減少させる
ことができる。
【０００６】
【発明が解決しようとする課題】ところが、このサリサ
イドプロセスであると、合金化反応によってシリサイド
層を形成させる場合、前記合金化反応前後における格子
定数の違いから、シリサイド層の形成に伴い、体積の減
少が生じてしまう。
イドプロセスであると、合金化反応によってシリサイド
層を形成させる場合、前記合金化反応前後における格子
定数の違いから、シリサイド層の形成に伴い、体積の減
少が生じてしまう。
【０００７】そして、この体積変化によって、応力等の
ストレスが増加してしまい、ゲート酸化膜への悪影響や
Ｐ−Ｎ接合の破壊等が生じてしまう。
ストレスが増加してしまい、ゲート酸化膜への悪影響や
Ｐ−Ｎ接合の破壊等が生じてしまう。
【０００８】また、チタン、モリブデンおよびタングス
テン等は、高融点金属であるので、低温でのシリサイド
化および低抵抗化が困難であり、シリサイド化にはＩＢ
Ｉ（Ｉｏｎ Ｂｅａｍ Ｉｎｄｕｃｅｄ）法が必要とな
り、プロセスが非常に複雑になってしまう。
テン等は、高融点金属であるので、低温でのシリサイド
化および低抵抗化が困難であり、シリサイド化にはＩＢ
Ｉ（Ｉｏｎ Ｂｅａｍ Ｉｎｄｕｃｅｄ）法が必要とな
り、プロセスが非常に複雑になってしまう。
【０００９】本発明の目的は、ゲート電極ならびに拡散
層上に、チタン、モリブデンまたはタングステン等のハ
ロゲン化メタルガスとシリコンとを反応させることによ
って、熱処理を行わずにシリサイド層を選択的に形成す
ることにより、ゲート酸化膜に悪影響を及ぼすことな
く、拡散層抵抗およびコンタクト抵抗が充分に低抵抗化
される半導体装置の製造方法を提供することにある。
層上に、チタン、モリブデンまたはタングステン等のハ
ロゲン化メタルガスとシリコンとを反応させることによ
って、熱処理を行わずにシリサイド層を選択的に形成す
ることにより、ゲート酸化膜に悪影響を及ぼすことな
く、拡散層抵抗およびコンタクト抵抗が充分に低抵抗化
される半導体装置の製造方法を提供することにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、請求項１記載の発明は、半導体
ウエハの主面上にＭＯＳ形トランジスタを形成するプロ
セスにおいて、半導体ウエハの主面を露出させ、ハロゲ
ン化メタルガス雰囲気中に前記半導体ウエハを放置する
ことによって、前記ハロゲン化メタルガスと半導体ウエ
ハの露出された主面上および多結晶シリコン部分とを反
応させることにより、選択的にシリサイド層を形成させ
るものである。
ウエハの主面上にＭＯＳ形トランジスタを形成するプロ
セスにおいて、半導体ウエハの主面を露出させ、ハロゲ
ン化メタルガス雰囲気中に前記半導体ウエハを放置する
ことによって、前記ハロゲン化メタルガスと半導体ウエ
ハの露出された主面上および多結晶シリコン部分とを反
応させることにより、選択的にシリサイド層を形成させ
るものである。
【００１３】また、請求項２記載の発明は、前記ハロゲ
ン化メタルガスが、四塩化チタン（ＴｉＣｌ4 ）、六フ
ッ化モリブデン（ＭｏＦ6 ）または六フッ化タングステ
ン（ＷＦ6 ）であるものである。
ン化メタルガスが、四塩化チタン（ＴｉＣｌ4 ）、六フ
ッ化モリブデン（ＭｏＦ6 ）または六フッ化タングステ
ン（ＷＦ6 ）であるものである。
【００１４】さらに、請求項３記載の発明は、半導体ウ
エハが、単結晶シリコンからなるものである。
エハが、単結晶シリコンからなるものである。
【００１５】
【作用】上記した半導体装置の製造方法によれば、シリ
コン基板の主面上および多結晶シリコン膜の表面を露出
させ、ハロゲン化メタルガスと反応させることによっ
て、熱処理を行うことなくシリサイド層を選択的に形成
することができる。
コン基板の主面上および多結晶シリコン膜の表面を露出
させ、ハロゲン化メタルガスと反応させることによっ
て、熱処理を行うことなくシリサイド層を選択的に形成
することができる。
【００１６】それにより、チタン、モリブデンおよびタ
ングステン等の高融点金属でも、容易にシリサイド層を
形成することができる。さらに、低拡散層抵抗および低
コンタクト抵抗となるので、半導体装置の動作速度をよ
り高速化することができる。
ングステン等の高融点金属でも、容易にシリサイド層を
形成することができる。さらに、低拡散層抵抗および低
コンタクト抵抗となるので、半導体装置の動作速度をよ
り高速化することができる。
【００１７】また、エッチング工程が不要となるので、
製造工数を少なくすることができる。
製造工数を少なくすることができる。
【００１８】
【実施例】以下、本発明の実施例を詳細に説明する。
【００１９】図１は、本発明の一実施例によるＣ（Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳＬＳＩのＰ形ＭＯＳ部
のシリサイド層形成前の工程における断面図、図２は、
本発明の一実施例によるＣＭＯＳ ＬＳＩのＰ形ＭＯＳ
部のシリサイド層形成の工程における断面図、図３は、
本発明の一実施例によるＣＭＯＳ ＬＳＩのＰ形ＭＯＳ
部のシリサイド層形成後の工程における断面図である。
ｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳＬＳＩのＰ形ＭＯＳ部
のシリサイド層形成前の工程における断面図、図２は、
本発明の一実施例によるＣＭＯＳ ＬＳＩのＰ形ＭＯＳ
部のシリサイド層形成の工程における断面図、図３は、
本発明の一実施例によるＣＭＯＳ ＬＳＩのＰ形ＭＯＳ
部のシリサイド層形成後の工程における断面図である。
【００２０】本実施例において、図１に示すように、Ｐ
ウェルを形成してあるｎ形のシリコン基板（半導体ウエ
ハ）１の非活性領域の主面上を選択的に酸化させ、素子
間分離絶縁膜２を形成する。また、この工程において
は、隣接する素子間を電気的に分離するためのチャネル
ストッパ領域３も形成する。
ウェルを形成してあるｎ形のシリコン基板（半導体ウエ
ハ）１の非活性領域の主面上を選択的に酸化させ、素子
間分離絶縁膜２を形成する。また、この工程において
は、隣接する素子間を電気的に分離するためのチャネル
ストッパ領域３も形成する。
【００２１】次に、前記素子間分離絶縁膜２で周囲を規
定された領域内で、前記シリコン基板１の主面上を酸化
させることによって、ゲート絶縁膜４を形成する。そし
て、ＣＶＤ（化学的気相成長）法等によって、多結晶シ
リコンをシリコン基板１上に形成し、エッチングによっ
てゲート絶縁膜４上にゲート電極（多結晶シリコン部
分）５を形成する。
定された領域内で、前記シリコン基板１の主面上を酸化
させることによって、ゲート絶縁膜４を形成する。そし
て、ＣＶＤ（化学的気相成長）法等によって、多結晶シ
リコンをシリコン基板１上に形成し、エッチングによっ
てゲート絶縁膜４上にゲート電極（多結晶シリコン部
分）５を形成する。
【００２２】その後、Ｐ形ＭＯＳ部には、ゲート電極５
をマスクとすることによって、ボロンをイオン打ち込み
して、Ｐ形半導体領域６を形成する。また、図示しない
Ｎ形ＭＯＳ部には、砒素（Ａｓ）を打ち込みすることに
よってＮ形半導体領域を形成する。
をマスクとすることによって、ボロンをイオン打ち込み
して、Ｐ形半導体領域６を形成する。また、図示しない
Ｎ形ＭＯＳ部には、砒素（Ａｓ）を打ち込みすることに
よってＮ形半導体領域を形成する。
【００２３】また、ゲート電極５の側面に、前記ＣＶＤ
法およびエッチングによって、酸化シリコンの絶縁膜７
を形成する。その後、薄い酸化シリコン膜をシリコン基
板１に形成させ、ゲート電極５と絶縁膜７とをマスクに
することによって、ボロンをイオン打ち込みして、Ｐ＋
形半導体領域（露出部分）８を形成する。この時、同様
に、Ｎ＋形半導体領域（図示せず）も形成する。
法およびエッチングによって、酸化シリコンの絶縁膜７
を形成する。その後、薄い酸化シリコン膜をシリコン基
板１に形成させ、ゲート電極５と絶縁膜７とをマスクに
することによって、ボロンをイオン打ち込みして、Ｐ＋
形半導体領域（露出部分）８を形成する。この時、同様
に、Ｎ＋形半導体領域（図示せず）も形成する。
【００２４】これにより、前記Ｐ形半導体領域６と前記
Ｐ＋形半導体領域８とによって、高電界を緩和するため
の領域となるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造を形成することになる。
Ｐ＋形半導体領域８とによって、高電界を緩和するため
の領域となるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造を形成することになる。
【００２５】次に、図２に示すように、反応性ＣＶＤ法
によって、四塩化チタンガスをシリコンと反応させるこ
とによって、金属系シリサイド膜であるチタンシリサイ
ド膜（シリサイド層）９を５０ｎｍ程度の厚さで形成す
る。
によって、四塩化チタンガスをシリコンと反応させるこ
とによって、金属系シリサイド膜であるチタンシリサイ
ド膜（シリサイド層）９を５０ｎｍ程度の厚さで形成す
る。
【００２６】そして、図３に示すように、７４０℃程度
の高温で、テトラエトキシシラン（ＴＥＯＳ）と酸素
（Ｏ2 ）によるＣＶＤ法によって、二酸化シリコン（Ｓ
ｉＯ2）膜１０を形成した後、その上面に、モノシラン
（ＳｉＨ4 ）、ジボラン（Ｂ2Ｈ6 ）および酸素による
ＣＶＤ法によって、ホウ化リンガラス（ＢＰＳＧ）膜１
１を形成し、その後、９００℃程度の高温で、２０分程
度のアニールを行い、粘性流動（リフロー）により平坦
化させ、層間絶縁膜を形成する。
の高温で、テトラエトキシシラン（ＴＥＯＳ）と酸素
（Ｏ2 ）によるＣＶＤ法によって、二酸化シリコン（Ｓ
ｉＯ2）膜１０を形成した後、その上面に、モノシラン
（ＳｉＨ4 ）、ジボラン（Ｂ2Ｈ6 ）および酸素による
ＣＶＤ法によって、ホウ化リンガラス（ＢＰＳＧ）膜１
１を形成し、その後、９００℃程度の高温で、２０分程
度のアニールを行い、粘性流動（リフロー）により平坦
化させ、層間絶縁膜を形成する。
【００２７】そして、開孔１２および配線１３を形成し
た後、二酸化シリコン膜と窒化シリコン（ＳｉＮ）膜か
らなる保護絶縁膜１４を形成する。
た後、二酸化シリコン膜と窒化シリコン（ＳｉＮ）膜か
らなる保護絶縁膜１４を形成する。
【００２８】それにより、本実施例によれば、チタンシ
リサイド膜９を反応性ＣＶＤ法により、シリコン基板１
のＰ＋形半導体領域８およびゲート電極５の多結晶シリ
コン上に選択的に形成できるので、Ｐ−Ｎ接合の破壊等
のゲート酸化膜であるゲート絶縁膜４への悪影響がなく
なる。
リサイド膜９を反応性ＣＶＤ法により、シリコン基板１
のＰ＋形半導体領域８およびゲート電極５の多結晶シリ
コン上に選択的に形成できるので、Ｐ−Ｎ接合の破壊等
のゲート酸化膜であるゲート絶縁膜４への悪影響がなく
なる。
【００２９】また、金属系シリサイド層を形成すること
によって、拡散層抵抗およびコンタクト抵抗が減少する
ので、より高速動作が可能となる。
によって、拡散層抵抗およびコンタクト抵抗が減少する
ので、より高速動作が可能となる。
【００３０】なお、本実施例の金属系シリサイド層の形
成により、拡散層抵抗を従来の１００Ω／□程度から、
５Ω／□程度に低減できた。
成により、拡散層抵抗を従来の１００Ω／□程度から、
５Ω／□程度に低減できた。
【００３１】以上、本発明者によってなされた発明を実
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
【００３２】たとえば、シリサイド層を形成させる反応
ガスは、前記実施例の四塩化チタン以外でも良く、六フ
ッ化モリブデンまたは六フッ化タングステンでもよい。
ガスは、前記実施例の四塩化チタン以外でも良く、六フ
ッ化モリブデンまたは六フッ化タングステンでもよい。
【００３３】また、前記実施例では、シリサイド層を拡
散層上およびゲート酸化膜上に形成したが、たとえば、
拡散層上だけにシリサイド層を形成しても効果は同様で
ある。
散層上およびゲート酸化膜上に形成したが、たとえば、
拡散層上だけにシリサイド層を形成しても効果は同様で
ある。
【００３４】
【発明の効果】本発明によって開示される発明のうち、
代表的なものによって得られる効果を簡単に説明すれ
ば、以下のとおりである。
代表的なものによって得られる効果を簡単に説明すれ
ば、以下のとおりである。
【００３５】（１）本発明によれば、熱処理を行わずに
反応性ＣＶＤ法を用いて、ハロゲン化メタルガスとシリ
コンを反応させることにより、金属系シリサイド層を半
導体ウエハ上および多結晶シリコン上に選択的に形成で
きる。
反応性ＣＶＤ法を用いて、ハロゲン化メタルガスとシリ
コンを反応させることにより、金属系シリサイド層を半
導体ウエハ上および多結晶シリコン上に選択的に形成で
きる。
【００３６】（２）また、上記（１）により、モリブデ
ンやタングステン等の高融点金属でも、容易にシリサイ
ド層を形成することができ、Ｐ−Ｎ接合の破壊やゲート
酸化膜への悪影響がなくなる。
ンやタングステン等の高融点金属でも、容易にシリサイ
ド層を形成することができ、Ｐ−Ｎ接合の破壊やゲート
酸化膜への悪影響がなくなる。
【００３７】（３）さらに、金属系シリサイド層によ
り、低拡散層抵抗および低コンタクト抵抗となるので、
半導体装置の動作速度をより高速化することができる。
り、低拡散層抵抗および低コンタクト抵抗となるので、
半導体装置の動作速度をより高速化することができる。
【００３８】（４）また、エッチング工程が不要となる
ので、製造工数を少なくすることができる。
ので、製造工数を少なくすることができる。
【図１】本発明の一実施例によるＣＭＯＳ ＬＳＩのＰ
形ＭＯＳ部のシリサイド層形成前の工程における断面図
である。
形ＭＯＳ部のシリサイド層形成前の工程における断面図
である。
【図２】本発明の一実施例によるＣＭＯＳ ＬＳＩのＰ
形ＭＯＳ部のシリサイド層形成の工程における断面図で
ある。
形ＭＯＳ部のシリサイド層形成の工程における断面図で
ある。
【図３】本発明の一実施例によるＣＭＯＳ ＬＳＩのＰ
形ＭＯＳ部のシリサイド層形成後の工程における断面図
である。
形ＭＯＳ部のシリサイド層形成後の工程における断面図
である。
１ シリコン基板（半導体ウエハ） ２ 素子間分離絶縁膜 ３ チャネルストッパ領域 ４ ゲート絶縁膜 ５ ゲート電極（多結晶シリコン部分） ６ Ｐ形半導体領域 ７ 絶縁膜 ８ Ｐ＋形半導体領域（露出部分） ９ チタンシリサイド膜（シリサイド層） １０ 二酸化シリコン（ＳｉＯ2 ）膜 １１ ホウ化リンガラス（ＢＰＳＧ）膜 １２ 開孔 １３ 配線 １４ 保護絶縁膜
フロントページの続き (72)発明者 守部 俊二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 克彦 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (3)
- 【請求項１】 半導体ウエハの主面上にＭＩＳ形トラン
ジスタを形成する際に、ハロゲン化メタルガス雰囲気中
に前記半導体ウエハを放置することによって、前記ハロ
ゲン化メタルガスと前記半導体ウエハの主面上の露出部
分および多結晶シリコン部分とを反応させることによ
り、選択的にシリサイド層を形成させることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記ハロゲン化メタルガスが、四塩化チ
タン、六フッ化モリブデンまたは六フッ化タングステン
であることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記半導体ウエハが、単結晶シリコンで
あることを特徴とする請求項１または２記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23301493A JPH0794446A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23301493A JPH0794446A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794446A true JPH0794446A (ja) | 1995-04-07 |
Family
ID=16948466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23301493A Pending JPH0794446A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123673A1 (ja) * | 2005-05-17 | 2006-11-23 | Phyzchemix Corporation | シリコン化合物の形成方法 |
| WO2008065908A1 (fr) * | 2006-11-29 | 2008-06-05 | Phyzchemix Corporation | Procédé de formation d'un film de composé d'élément métallique du groupe iv et procédé de fabrication d'un dispositif semi-conducteur |
-
1993
- 1993-09-20 JP JP23301493A patent/JPH0794446A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123673A1 (ja) * | 2005-05-17 | 2006-11-23 | Phyzchemix Corporation | シリコン化合物の形成方法 |
| JP2006324357A (ja) * | 2005-05-17 | 2006-11-30 | Mitsubishi Heavy Ind Ltd | シリコン化合物の形成方法 |
| KR100940824B1 (ko) * | 2005-05-17 | 2010-02-05 | 캐논 아네르바 가부시키가이샤 | 실리콘 화합물의 형성방법 |
| US7776751B2 (en) | 2005-05-17 | 2010-08-17 | Canon Anelva Corporation | Process for producing silicon compound |
| WO2008065908A1 (fr) * | 2006-11-29 | 2008-06-05 | Phyzchemix Corporation | Procédé de formation d'un film de composé d'élément métallique du groupe iv et procédé de fabrication d'un dispositif semi-conducteur |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4954867A (en) | Semiconductor device with silicon oxynitride over refractory metal gate electrode in LDD structure | |
| US7148097B2 (en) | Integrated circuit containing polysilicon gate transistors and fully silicidized metal gate transistors | |
| JP3395263B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10284728A (ja) | コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法 | |
| US6200871B1 (en) | High performance self-aligned silicide process for sub-half-micron semiconductor technologies | |
| US6492264B2 (en) | Semiconductor device having a silicide layer with silicon-rich region and method for making the same | |
| JPH11284179A (ja) | 半導体装置およびその製造方法 | |
| JPH08213610A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JP3014030B2 (ja) | 半導体装置の製造方法 | |
| JPH0237093B2 (ja) | ||
| JP2636786B2 (ja) | 半導体装置の製造方法 | |
| JP3190858B2 (ja) | 半導体装置およびその製造方法 | |
| US6087248A (en) | Method of forming a transistor having thin doped semiconductor gate | |
| JPH0794446A (ja) | 半導体装置の製造方法 | |
| JP3976577B2 (ja) | ゲート電極の製造方法 | |
| KR20010006796A (ko) | 반도체 장치 및 그의 제조방법 | |
| US20070099407A1 (en) | Method for fabricating a transistor using a low temperature spike anneal | |
| US20030001220A1 (en) | Semiconductor chip having both polycide and salicide gates and methods for making same | |
| JP3581253B2 (ja) | 半導体装置およびその製造方法 | |
| JP3185235B2 (ja) | 半導体装置の製造方法 | |
| JPH0521458A (ja) | 半導体装置およびその製造方法 | |
| JP2746100B2 (ja) | 半導体装置の製造方法 | |
| JPH08107153A (ja) | 半導体装置の製造方法 | |
| JP2003318176A (ja) | シリコン酸化窒化膜の形成方法ならびに半導体装置およびその製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 |