JPH0794592A

JPH0794592A - 集積回路

Info

Publication number: JPH0794592A
Application number: JP6089233A
Authority: JP
Inventors: Jean-Paul Mifsud; ミフシュジャンーポール; Stuart Rapoport; ラポポートスチュアート
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-06-30
Filing date: 1994-04-05
Publication date: 1995-04-07
Anticipated expiration: 2011-10-30
Also published as: US6081910A; EP0632380A1; JP2549272B2

Abstract

(57)【要約】【目的】 ABISTおよび冗長機能を合わせ持つメモリチ
ップに対する２経路ヒューズ・ブローを可能にする新し
い回路を提供する。【構成】 SRAMマクロの記憶装置における不良冗長ワー
ド線を識別する、新しい回路である。この回路は既存
の、選択信号R1からRq、RESULT、COMPOSITE RESULT信
号、を結合する。選択信号はq入力ORゲートに適用さ
れ、このゲートの出力はラッチに接続する。ラッチから
出力された信号とRESULT信号は２入力ANDゲートで論理
積をとられ、生成された信号は使用された冗長ワード線
が不良であるかどうかを示す。この信号とCOMPOSITE RE
SULT信号は３入力ORゲートの入力に適用され、このゲー
トの出力は「修復不可能」ラッチと呼ばれる自己保全ラ
ッチに接続する。３入力ORゲートの第３の入力は「修復
不可能」ラッチの出力に接続する。不良がある場合、
「修正不可能」ラッチは記憶装置が修復不可能であるこ
とを示すようセットされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体チップの中に作
られた、スタンドアロンSRAM（Static Random Access M
emory）または内蔵自己診断および冗長機能を備える組
み込みSRAMマクロを持つ論理アレイのような、メモリ型
の集積回路の検査に関する。特に本発明は、記憶装置冗
長アレイの不良ワード線を識別する、新しい回路に関す
る。本発明によると、バーンイン・ステップ後のヒュー
ズ・ブローの第２の経路が可能となり、したがって上記
の集積回路の修復性がかなり改善される。

【０００２】

【従来の技術】メモリがより高速、より複雑、より高密
度になるにつれ、高速で高レベルの検査網羅度を持ち半
導体チップ上の最少の領域を消費する、論理およびメモ
リ故障検出のための、ABIST（Array Built-in Self-Tes
t アレイ内蔵自己診断）構成がますます必要となる。加
えて、修復性のためにABIST構成に結合される、冗長機
構（ワードまたはビット線）を持つことも必要である。
これらの２つの機能の組合せは、検査の費用／時間およ
び生産性の改善を含む多くの理由のために、大容量メモ
リの製造において近い将来より一般的となるであろう。
例えば現在まで、この２つの機能を持つ従来のSRAMマク
ロにおいて、不良線を冗長線に置き換えることは、バー
ンイン・ステップの前のウェハ・レベルの製品チップ上
で実行され、ヒューズ・ブローのひとつの経路に限られ
ている。このことは図１〜３に関連して説明される。

【０００３】図１は、ABIST装置１１を備えている従来
技術のSRAMマクロ１０のブロック構造図である。同様の
構造は、IBM社の米国特許１７３９０６号に開示されて
いる。図１に示される機能単位は、集積回路チップの論
理アレイのスタンドアロンSRAMまたはSRAMマクロの一部
分を形成する。後者の場合、チップは、各々それ自身の
専用のABIST装置を備える、複数のマクロを含むことが
できる。上記の集積回路チップは、超大規模集積回路
（VLSI）半導体技術によって作られたウェハのある部分
であり、レベル・センシティブ・スキャン・デザイン
（LSSD）規則に従って設計されている。

【０００４】この分野の技術者には周知のように、図１
のSRAMマクロ１０は３つの基本操作モードを持つ。第１
のモードは、SRAMマクロ１０が正常動作にあるシステム
・モードである。すなわち、データ・イン信号DATAIN1
からDATAINM、SRAMアドレス信号ADDIN1からADDINPおよ
び、読み取り書き込み制御信号R／WIN（MおよびPはそれ
ぞれデータ・イン・バスDATAINおよびSRAMアドレス・バ
スADDINのビット幅である）を使用して、記憶装置１２
が読まれるか書き込まれるモードである。第２のモード
は、LSSD構造のために必要である。これは、LSSDチェイ
ンを形成するために図１のSRAMマクロ構造の中で広く使
用されるラッチ対の全データを初期化／分析（スキャン
・イン／スキャン・アウト SCAN-IN/SCAN-OUT）するた
めに使用される、走査モードである。最後に、第３のモ
ードは記憶装置１２の機能性が検査されるABISTモード
である。それは、チップが商業的にリリースされる前
に、製造システム環境において最初に実行される自己診
断である。チップがシステム、例えば顧客のシステム環
境に組み込まれる際、わずかに異なるよりゆるい自己診
断が実行される。その結果ABISTモードは、ABIST mfg
サブモードおよびABISTシステム・サブモードとして以
下に参照される、異なるシステム環境において使用され
る。

【０００５】ABISTモードにおいて、ABIST装置１１は、
自己診断技術の基本に従って複数の検査パターン順序を
生成する。各検査パターンは、一組の０と１から成り、
これは最初に記憶装置１２に書き込まれ、それから読み
取られ予想パターンと比較される。したがって上記検査
パターン順序は、検査中の記憶装置１２が正しく作用し
ているかどうか、すなわち読み取り書き込み操作が成功
しているかどうかを与えられた精度で検査するために記
憶装置１２を調べる、主要任務を持つ。この目的のため
にABIST装置１１は、自己診断データ信号STDATA、自己
診断アドレス信号STADDおよび自己診断読み取り書き込
み制御信号STRW、を生成する。

【０００６】マルチプレクサの３つのグループは、記憶
装置１２に供給される信号を、SRAMマクロ１０の外部か
ら来る外部信号、つまりDATAIN1からDATAINM、ADDIN1か
らADDINP、R／WIN信号、あるいはABIST装置１１によっ
て生成された内部自己診断信号、つまりSTDATA、STAD
D、STRW信号から選択する任務を持つ。図１において、
これらの３つのグループを形成しているマルチプレクサ
はそれぞれ、１３ー１から１３−Ｍ、１３′ー１から１
３′−Ｐおよび１３″である。選択は、ABIST制御信号
の制御の下に行われる。通常、ABIST信号が論理「０」
である時、外部信号が選択され、論理「１」である時、
ABIST装置１１によって内部的に生成された信号が選択
される。したがってABIST信号は、SRAMマクロ１０がシ
ステム・モードにおいてもABISTモードにおいても動く
ことができるようにする。上記のマルチプレクサの３つ
のグループ、つまり、１３ー１から１３ーＭ、１３′ー
１から１３′ーＰおよび１３″は、マルチプレクサ・ブ
ロック１３を形成する。第１および第２のグループの出
力は、DATAバスおよびADDバスと呼ばれ、それぞれのビ
ット幅はMおよびPである。マルチプレクサ１３″の出力
は、記憶装置１２の読み取り書き込み操作モードを決定
するR/W制御信号を転送する、ひとつのワイヤである。

【０００７】記憶装置１２による出力である出力データ
信号は、出力データ・シフト・レジスタ装置１４を形成
する１４ー１から１４ーＭで参照される出力データL1／
L2ラッチ対の蓄電池の中で保存される。一般に、これら
の出力データ・ラッチ対は、記憶装置１２に組み込まれ
る。L1およびL2ラッチから出力される出力データ信号
は、それぞれ、DATAOUT1からDATAOUTM（DATAOUTバ
ス）、DOUT1からDOUTM（DOUTバス）と呼ばれる。

【０００８】ABISTモードにおいて、読み取り操作が実
行されたあと、EXDATAと呼ばれる予想データがEXDATAバ
ス上にABIST装置１１によって生成され、データ圧縮装
置１５において出力データ信号DOUT1からDOUTMと比較さ
れる。典型的に、記憶装置１２の各ワード上では、交互
になった０と１、（つまり、０１０１...０１と１０１
０...１０）、すべて０、すべて１、の４つの検査パタ
ーンのみが使用される。言い換えると、STDATAO、STDAT
A1およびそれぞれの補数、の４つの自己診断データ信号
しか存在しないということである。これらの４つの検査
パターンの特定の構成のために、出力データ信号DOUT1
からDOUTMは、偶数と奇数の出力データ信号に分けられ
る。出力データ・シフト・レジスタ装置１４から出力さ
れる偶数の出力データ信号は、DOUT2、DOUT4、...、DOU
T2j、とラベルをつけられ、同様に、奇数の出力データ
信号は、DOUT1、DOUT3、...、DOUT(2j-1)、と呼ばれ
る。jはMを偶数としてM／2と等しい整数である。したが
って、出力データ信号のすべての偶数か奇数のビットが
同時に「０」または「１」の値であるので、ひとつのビ
ットから成るEXDATAOおよびEXDATA1と呼ばれる、予想さ
れた２つのデータ信号のみが必要となる。例えば、DOUT
バス上で読まれる出力データ信号が「０１０１０１...
０１」であるとすると、予想データ信号EXDATAO（偶数
ビット）は「１」となり、予想データ信号EXDATA1（奇
数ビット）は「０」となる。したがって、EXDATAOおよ
びEXDATA1信号はそれぞれ、偶数と奇数の出力データ信
号に対する予想された結果である。最後に、データ圧縮
装置１５がRESULTと呼ばれる信号を生成し、それは、比
較の結果が不一致ならば高論理レベルすなわち「１」に
保持される。不一致というのは、少なくとも１つの出力
データ信号が、ABIST構成要素１１によって生成された
対応する偶数または奇数の予想データと異なった値を持
つということである。

【０００９】この不一致はしばしば、記憶装置１２のあ
る一定のアドレスにおける不良ワード線によって起こ
る。この不一致は通常「不良」と呼ばれる。反対に、す
べての出力データ信号が対応する偶数または奇数の予想
データと一致する（つまり「不良」でない）場合、RESU
LT信号は低論理レベルすなわち「０」論理状態に保持さ
れる。文献においてしばしば「不良検出最終サイクル」
と呼ばれるRESULT信号は、読み取り操作の後、検査され
ている記憶装置１２の現在アドレスが不良であるかどう
かを示す。したがってRESULT信号は、サイクル毎に記憶
装置１２の不良／正常状態を示す。

【００１０】従来技術のSRAMマクロ１０の他の主要コン
ポーネントは、不良レジスタ装置１６である。ABIST mf
g サブモードにおいて、不良ワード線のアドレスを識別
しシステム・モードで引き続き使用できるように記憶し
なければならないので、このレジスタが必要である。RE
SULT信号が、不良であることを示す論理「１」になる
と、ABIST装置１１によってSTADDバス上に生成されたST
ADD*と呼ばれる現在アドレスのワード部分が、この不良
アドレス・レジスタ装置１６のラッチ対のバンクに保存
される。この保存されたワード・アドレスは、したがっ
て、不良ワード線のアドレスに対応する。

【００１１】ABIST装置１１はまた、記憶装置１２が検
査パターン順序を完全に実行し終わると、CNOOP（NOOP
はNO OPERATION（ノー・オペレーション）を表す）信号
を生成し、ABIST自己診断モードを禁止する。この信号
は、ひとつの半導体チップに複数のSRAMマクロが組み込
まれている時、絶対に必要である。これらのマクロが異
なるサイズであり、したがってそれぞれの検査に必要な
時間が異なることもある。各SRAMマクロのABIST装置に
よって生成されたCNOOP信号によって、すべてのマクロ
のメモリ装置を同時に検査することができる。

【００１２】SRAMマクロ１０の一般的クロッキングは、
LSSD規格による標準クロッキングである。図１に示され
る従来技術のSRAMマクロ１０構造において、クロッキン
グは通常、A、B、C、Sと呼ばれる標準外部LSSDクロック
信号および、CS（スタンドアロン型SRAMチップのための
チップ・セレクト（CHIP SELECT）またはSRAMマクロの
ためのアレイ・セレクト（ARRAY SELECT））によって、
実行される。本質的にBクロック信号と同じであるSクロ
ック信号は、出力データ・シフト・レジスタ装置１４の
ラッチ対１４ー１から１４ーＭのL2ラッチに適用される
ことに注意されたい。ABIST mfg サブモードにおいて
は、クロックおよびCS信号はテスターから生ずる。ABIS
Tシステム・サブモードにおいては、これらの信号はシ
ステム・クロックから生ずる。スキャン・イン（SI）信
号は、図１に示されるように、標準LSSD規則に従ってAB
IST装置１１に適用される。しかし図を簡略にするため
に、スキャン・イン信号に応答してABIST装置１１によ
って生成され、次のラッチ対のスキャン・イン信号とな
り、このようにして全LSSDチェインにわたるスキャン・
アウト信号は、図示されていない。以下の記述では、実
際はラッチは対であるが、LSSD概念にしたがって初期状
態のラッチのみが言及される。

【００１３】CクロックおよびCS信号を除くこれらのす
べての信号は、ABIST装置１１や記憶装置１２に直接適
用される。Cクロック信号は、２入力ANDゲート１７Ａの
１つの入力に適用される。CS信号は、２入力ANDゲート
１７Ｂの第１の入力に適用される。CNOOP信号は、必要
な場合それぞれのCクロックおよびCS信号の転送を止め
るために、ゲート１７Ａおよび１７Ｂの第２の入力にゲ
ーティング信号として適用される。このことは、ABIST
モードにおいて自己診断が完了し、永久にシステム・モ
ードにあるとき起こる。A、B、Sクロック信号は、走査
モードにおいて使用され、B、C、S、CS信号は、ABISTモ
ードにおいて使用される。CS信号は、システム・モード
において単独で使用され、LSSDクロック信号は非活動状
態に置かれる。数字１８は、SRAMマクロ１０におけるク
ロック分配構成を図示し、クロック分配を行っている内
部チップ・クロック分配ネットワークを含む。ABIST構
成を備える従来技術のSRAMマクロの記述は、ここまでと
する。

【００１４】次に、図１の従来技術のSRAMマクロ構造に
おいて、どのように典型的ワード線冗長機構が実行され
るかを簡単に説明する。ビット線あるいはブロック冗長
機構も実行することができることに、注意されたい。図
１に参照し、理解しやすくするために、記憶装置１２が
３つのブロック、記憶セル・アレイ１２Ａ、ワードおよ
びビット線デコーダ１２Ｂおよび比較器１２Ｃ、からな
ると考えるのが便利である。記憶セル・アレイ１２Ａ
は、さらに２つの部分、正規アレイ１２Ａ′と冗長アレ
イ１２Ａ″に分けられる。冗長アレイ１２Ａ″がq個の
冗長ワード線を含むと仮定する。SRAMマクロ１０はさら
に、金属または多結晶質ヒューズのような不揮発性プロ
グラム可能要素を含む記憶装置１９含む。この記憶装置
は、冗長ワード線と置き換えるために、正規アレイ１
２′Ａの、ここで不良ワード・アドレスと呼ぶ不良ワー
ド線のアドレスを保存する。図１において明白なよう
に、これらの要素間のすべての接続は標準的である。

【００１５】比較器１２Ｃは、ADDバス上で使用可能な
アドレスのワード部分を転送するADD*バスと呼ばれる第
１のバスと、すべての不良ワード線アドレスを含むDADD
バスと呼ばれる記憶装置１９からの第２のバスを受け取
る。不良ワード線アドレスに加えて、DADDバスはまた、
q個の「フラグ」ワイヤを含む。各「フラグ」ワイヤ
は、不良ワード線が能動であるかどうかを示す信号を転
送する。この分野の技術者には周知のように、冗長機構
の基本は、正規アレイ１２Ａ′の不良ワード線のアドレ
ス指定を、冗長アレイ１２″の冗長ワード線を示すよう
に変更する比較機能である。各サイクルにおいて、現在
アドレスはデコーダ１２Ｂに適用され、同時に、バスAD
D*上の現在アドレスのワード部分は、比較器１２Ｃにお
いて記憶装置１９に保存された不良ワード・アドレスと
比較される。この比較は、現在ワード・アドレスが不良
ワード線のアドレスに対応するかどうか決定する。不良
であるとわかると、正規アレイ１２Ａ′のワード線を、
冗長アレイ１２Ａ″のq個の冗長ワード線の１つと置き
換えなければならない。この選択は比較器１２Ｃによっ
てなされ、比較器は選択信号R1からRqのうち適当なひと
つを起動させる。選択信号R1からRqは、比較器１２Ｃか
ら冗長アレイ１２Ａ″にR1／Rqバスを通って転送され
る。加えて、ADD*バス上の現アドレスとDADDバス上のア
ドレスのひとつとが一致する場合、MATCHと呼ばれる制
御信号が冗長アレイ１２Ａ″を禁止するためにデコーダ
・ブロック１２Ｂに送られる。ワードおよびビット線デ
コーダ１２Ｂの最終的な段階だけを制御するMATCH信号
は、そのワード部分だけを禁止する。

【００１６】冗長機構の他の主要コンポーネントは、不
良レジスタ装置１６である。ABISTmfg サブモードにお
いて不良ワード線のアドレスが識別されると、そのアド
レスは不良アドレス・レジスタ１６に一時的に保存さ
れ、それから記憶装置１９に永久に記憶される。これら
の保存された不良ワード・アドレスは、システム・モー
ドにおいて引き続き永久に使用される。明らかに、記憶
装置１９と不良アドレス・レジスタ装置１６に保存され
たアドレス間には、１対１の関係が存在する。

【００１７】記憶装置処理を、図２を参照してさらに詳
しく説明する。図２は、米国特許１７３９０６号に開示
されるような、従来の不良アドレス・レジスタ装置１６
の回路実現を図示している。これは、２つの本質的なブ
ロック１６Ａ、１６Ｂと、データ圧縮装置１５にも選択
的に置くことができる第３のブロック１６Ｃからなる。

【００１８】ブロック１６Ａは、ABIST装置１１からSTA
DD*信号バスすなわち自己診断アドレスのワード部分を
受け取るアドレス・ロード・レジスタ２１を含む。レジ
スタ２１の出力バスは、q個の不良アドレス・レジスタ
２２ー１から２２ーｑの入力に並列に接続する。不良ア
ドレス・レジスタの数は、冗長ワード線の数qと異なる
こともあることに注意されたい。不良アドレス・レジス
タ２２ー１の任務は、１つめの不良ワード・アドレスを
保存することであり、q個目の不良ワード・アドレスを
保存する不良アドレス・レジスタ２２ーｑまで、同様に
機能する。各不良アドレス・レジスタには、対応する
「フラグ」ラッチ２３ー１から２３ーｑが関連する。デ
ータ圧縮装置１５によって生成されたRESULT信号は、
「フラグ」ラッチ２３ー１の入力、イネーブル論理２４
の入力、および(q+1)入力ANDゲート２５の１つの入力に
適用される。本質的にANDゲートからなるイネーブル論
理２４の任務は、「フラグ」ラッチ２３ー２から２３ー
ｑに適当な論理値を保存し、この論理値が「フラグ」ラ
ッチに保存される時は、その対応する不良アドレス・レ
ジスタが禁止されるすなわち新しい不良ワード・アドレ
スを受け取ることができないようにすることである。こ
の方法は、「フラグ」ラッチ２３ー１がRESULT信号によ
って制御されることを除いて、「フラグ」ラッチ２３ー
１とレジスタ２２ー１に当てはまる。フラグ・ラッチ２
３ー１から２３ーｑの出力は、ANDゲート２５のq個の入
力のうちの残りの入力に適用される。したがってブロッ
ク１６Ａは本質的に、不良ワード・アドレスを保存する
レジスタのバンクからなる。ANDゲート２５のすべての
入力が論理「１」である時、COMPOSITE RESULT（CR）と
呼ばれる出力信号は、すべてのレジスタが満たされてい
ることを示す「１」になる。

【００１９】ブロック１６Ｂにおいて、ANDゲート２５
によって生成されたCR信号は２入力ORゲート２６の第１
の入力に適用され、このゲートの出力はラッチ２７に接
続する。ラッチ２７の出力は、ORゲート２６の第２の入
力に接続する。この接続形式は自己ロック・ループを形
成し、ラッチ２７が論理「１」に設定されると、その内
容はもはや変えることができない。したがって、ブロッ
ク１６Ｂは本質的に、自己保全不良レジスタ・ラッチ２
７からなる。

【００２０】ブロック１６Ｃにおいて、RESULT信号は２
入力ORゲート２８の第１の入力に適用され、このゲート
の出力はラッチ２９に接続する。ORゲート２８およびラ
ッチ２９は、ブロック１６ＢのORゲート２６およびラッ
チ２７と同様に作用することが、図２から理解される。
ラッチ２９は通常、「不良／正常」ラッチと呼ばれる。

【００２１】図２の従来の不良アドレス・レジスタ装置
１６の操作を、以下に述べる。ABISTモードにおける読
み取り操作の間、データ圧縮装置１５によって供給され
たRESULT信号およびABIST装置１１によって供給されたS
TADD*信号は、不良ワード線アドレスを記憶するために
使用される。各サイクルで、アドレス・ロード・レジス
タ２１は、STADD*バスから現在ワード・アドレスを受け
取り、以降のサイクルで、その内容はすべての不良レジ
スタ２２ー１から２２ーｑの入力に並列に提示され、フ
ラグ・ラッチがロックされていない不良アドレス・レジ
スタにのみコピーされる。ABIST装置１１のパイプライ
ン組織のために、レジスタ２１は、RESULT信号よりSTAD
D*を１サイクル遅らせるために使用される。データ圧縮
装置１５によって不良が検出されると、RESULT信号は
「１」論理レベルとなり、検出された第１の不良のため
に、この情報は「不良／正常」ラッチ２９に保存され
る。ORゲート２８は、全ABISTモード間、つまりmfgおよ
びシステムの２つのサブモードの間、この情報を保存す
るために「不良／正常」ラッチ２９と共に使用される。
同時に、フラグ・ラッチ対２３ー１は論理「１」にロッ
クされ、この値はその対応する不良レジスタ２２ー１を
禁止する。つまり、そのLSSD Cクロック信号を不活性化
することによってどんな変化も防止する。この故障検出
処理は、レジスタ２２ーｑに達するまで、イネーブル論
理２４の制御の下で続く。各サイクルで、中間結果がCR
信号を生成するためにANDゲート２５の中で結合され
る。検出された不良ワード線アドレスの数が使用可能な
冗長ワード線（またはヒューズ修復機能）の数より多い
場合、CR信号は以降のサイクルにおいて高レベル（論理
「１」）となる。この情報は、ラッチ２７に保存され、
全ABIST mfgサブモードの間（およびシステム・サブモ
ードにおいて）保持される。（しかしこの場合、システ
ム・サブモードにおいては情報は使用されない。）ラッ
チ２７が論理「１」にセットされると、記憶装置１２
は、「修復不可能」すなわち製品チップは許容できない
と見なされる。専用ラッチ２７は通常文献の中で、「修
復不可能」ラッチと呼ばれる。

【００２２】図１および２のハードウェアによる現在の
検査方法論は、図３のアルゴリズム３０によって図示さ
れる。箱３１にあるウェハ・レベルにおける製品チップ
は、最初に箱３２において検査され、良い（IG Initial
ly Good）チップか、修復可能（r repairable）チップ
か、不良（B Bad）チップか、識別される。不良チップ
は、箱３３において除外される。修復可能チップは、予
備の冗長ワード線の以降の使用を可能にするために箱３
４で修復される。図２に参照して上に説明したように、
ABIST mfg サブモードにおいて、不良ワード・アドレス
は識別され、不良アドレス・レジスタ装置１６のレジス
タに保存される。それから、走査モードが標準として実
行され、LSSDチェインを形成している不良アドレス・レ
ジスタ２２ー１から２２ーｑがアンロードされ、これら
のアドレスがテスターへ転送される。最後に、これらの
不良ワード・アドレスは、テスターから従来のヒューズ
・ツールに送られ、従来のレーザ・ヒューズ・ブロー技
術によって記憶装置１９に書き込まれる。各不良ワード
・アドレスは、不良レジスタ装置１６のレジスタおよび
記憶装置１９の一列のヒューズに対応する。各列のため
に、不良アドレス・レジスタ装置１６の「フラグ」ラッ
チに対応する付加「フラグ」ヒューズが提供され、これ
は不良ワード線が能動であるか非能動であるかを示す。
これらの不良ワード・アドレスが記憶装置１９に永久に
保存されると、修復されたチップは、その機能性を調べ
るために箱３５において検査される。不良チップは、箱
３３において除外される。箱３５から来る修復された良
い（RG Repaired Good）チップおよび箱３２から来る最
初から良い（IG）チップは、箱３６のバーンイン・ステ
ップにかけられ、それから箱３７において検査される。
箱３７において完了したバーンイン後のまたは最終的検
査の結果に基づいて、最終的に良いチップ（FG Finally
Good）だけが箱３８における出荷のために残され、不
良チップは箱３３において生産ロットから除外される。

【００２３】上述の従来技術によると、ABISTモードに
おいては１経路ヒューズ・ブローのみが可能である。不
良が検出されてもその発生位置、つまり正規アレイ１２
Ａ′か冗長アレイ１２Ａ″かを識別する手段がないの
で、箱３７の最終検査の後での第２経路のヒューズ・ブ
ローは不可能である。ABIST装置１１によって検出され
た不良ワード線は、冗長アレイ１２Ａ″にある可能性が
ある。実際、冗長アレイ１２Ａ″を適切に検査する既知
の手段はない。第１の経路の間にすでに冗長ワード線に
置き換えられた不良ワード線を箱３４において修復しな
ければならないとすると、２つの冗長ワード線が同じワ
ード・アドレス上にマップされることになり、これは許
容できないので、製品チップを繰り返し修復することは
不可能である。この不良ワード線を置き換えるための使
用可能なヒューズがあったとしても、チップは修復する
ことができず、修復される可能性があるにも関わらず不
良とみなされる。他の問題は、冗長アドレスのいくつか
またはすべてがすでに使用されているかどうかを調査す
る方法がないことである。その結果、ABIST装置１１
は、実際はそうでないのに、製品チップの記憶装置が修
復可能であると示すかもしれない。現在、すべての冗長
線が使用されたかどうかを決定できないので、１経路レ
ーザ・ヒューズ・ブローの後不良になったチップは除外
される。これらすべての場合、製造量は減少する。

【００２４】加えて図３の方法論では、最初から良いチ
ップと修復された良いチップはソートされ箱３８に同じ
ように保持されるので、（特別なマーキング／ハンドリ
ングを実行しない限り）チップがすでに修復されている
かどうかを決定する手段がない。将来、ABISTシステム
・サブモードにおいて、システム中で機能しているチッ
プがその寿命間、例えば顧客位置で不良が現われた場
合、不良はその場で電気ヒューズを使用して自動的に修
復されることになるであろう。電気ヒューズは、複雑な
レーザ・ツールを使用してのみレーザ・ブローされる従
来のヒューズに対して、電気的にブローすることができ
る型のヒューズである。チップ寿命間の自己修復を可能
にするために、最初から良いチップと修復された良い製
品チップを区別することが、将来非常に重要となる。

【００２５】これらすべての不都合な点は、１経路ヒュ
ーズ・ブロー方法論に基づく従来技術の限界からきてい
る。上記の理由のために、現在そして将来、２経路のヒ
ューズ・ブローが、チップの製造時およびその商業的寿
命の間で可能となることが非常に望ましい。２経路のヒ
ューズ・ブローは、製造量を大幅に増やすだけでなく、
商業的寿命間のチップの（その場での電気ヒューズの再
構成による）自己修復を可能にする。したがってそれ
は、このような製品チップを組み込まれているシステム
のフィールド・サービス能力を改善する。

【００２６】

【発明が解決しようとする課題】本発明の主要な目的
は、ABIST構成および冗長機構を合わせ持つSRAMマクロ
において、不良冗長ワード線を識別する新しい回路を提
供し、それにより２経路ヒューズ・ブローを可能にし製
造量を増やすことである。

【００２７】本発明の他の目的は、ABIST構成および冗
長機構を合わせ持つSRAMマクロにおいて不良冗長ワード
線を識別する新しい回路を提供し、それにより、N経路
ヒューズ・ブローに拡張可能な２経路ヒューズ・ブロー
を可能にし、フィールド・システム・サービス能力を改
善することである。

【００２８】これらの目的は特に、本発明による新しい
回路を含む、SRAMマクロのような集積回路によって達成
される。

【００２９】

【課題を解決するための手段】本発明の基本的原理にし
たがって、ABIST構成および冗長機構を備えているSRAM
マクロにおいて不良冗長ワード線を識別する新しい回路
が、提供される。新しい回路は、不良冗長アレイの選択
されたワード線で不良が検出されたかどうかを示す論理
値を持つ信号を、生成する。そのために新しい回路は、
既存の信号、選択信号R1からRq、ABIST構成および冗長
機構を備えている従来のSRAMマクロにおいて生成される
RESULTおよびCOMPOSITE RESULT信号、を組み合わせる。
選択信号R1からRqは、冗長ワード線が選択されたかどう
かを示す。RESULT信号は読み取り操作の後、検査されて
いるアドレスにおける記憶装置の選択されたワード線が
不良かどうかを示す。COMPOSITE RESULT信号は、発見さ
れた不良の数が冗長ワード線の数qより多いことを示
す。これらのすべての信号は、サイクル毎に実行され
る。q個の選択信号R1からRqは、q個の入力を持つORゲー
トに適用され、その出力はラッチに接続する。ラッチか
ら出力される信号とRESULT信号は、ANDゲートで論理積
をとられる。ANDゲートによって生成される（現在の冗
長ワード線が不良であると示す）信号は、以降の処理に
おいて使用される。この信号およびCOMPOSITE RESULT信
号は、３つの入力を持つORゲートの第１および第２の入
力に適用され、このゲートの出力は「修復不可能」ラッ
チに接続することが好ましい。このラッチの出力は、上
記の３入力ORゲートの残りの第３の入力に接続する。冗
長ワード線上に不良が存在する場合、（記憶装置の修復
性に関する情報を持つ）「修復不可能」ラッチが、修復
不可能な状態を警告するためにセットされる。「修復不
可能」ラッチは、修復可能な数より多い不良があること
を示すだけでなく、同時に、不良が記憶装置の冗長アレ
イで検出されたことを示す。この結果、（N経路ヒュー
ズ・ブローに拡張可能な）２経路ヒューズ・ブロー処理
が可能となる。この第２の経路のヒューズ・ブローは、
製造環境におけるバーンイン・ステップの前後で、ある
いは電気ヒューズが使用可能なシステム環境において、
実行することができる。

【００３０】

【実施例】図４は、本質的に、新しい回路４１と装置１
６を変更した装置１６′からなる、新しい実現４０の概
略図である。装置１６および装置１６′間の唯一の違い
は、図２のブロック１６Ｂに対応するブロック１６Ｂ′
にある。回路４１はまず、R1からRqの選択信号を転送す
るワイヤに並列に接続するq個の入力を持つ、ORゲート
４２を含む。この出力信号は、使用中冗長線（RLBU Red
undant Line BeingUsed）信号と呼ばれる。出力信号
は、ラッチ４３に適用されそこに保存される。ラッチ４
３は、記憶装置１２とABIST装置１１間のサイクルを同
期化する主要任務を持つ。２入力ANDゲート４４におい
て、RESULT信号はラッチ４３から出力されRLBU*と呼ば
れる「遅れた」RLBU信号と組み合わされ、RLBU**と呼ば
れる信号が生成される。ブロック１６Ｂ′におけるブロ
ック１６Ｂに対する唯一の変更は、２入力ORゲート２６
が３入力ORゲート２６′となったことである。この付加
入力はANDゲート４４の出力に接続し、３入力ORゲート
２６′に適用された信号はRLBU**、CR信号、および「修
復不可能」ラッチ２７の出力となる。回路４１はしたが
って、図１に示されたSRAMマクロ１０の構造に加えられ
た、RESULT信号およびR1-Rq選択信号を受け取る、独立
型回路である。この回路からの出力であるRLBU**信号
は、他の型の処理においても使用することができる。

【００３１】少なくとも１つの冗長ワード線が起動され
ていれば、RLBU信号は高論理レベル、すなわち論理
「１」である。RESULT信号が論理「０」、すなわち不良
が発見されず、RLBU*信号が１つの冗長ワード線が直前
のサイクルで使用されたことを示す論理「１」である場
合、RLBU**信号は論理「０」のままである。これは、冗
長機構に従った通常操作である。しかし、RESULTおよび
RLBU*信号が同時に論理「１」にセットされている場
合、これは１つの冗長ワード線が使用され不良であると
検出されたことを意味する。本発明の重要な特徴によ
り、CR信号の値に関係無く「修復不可能」ラッチ２７は
直ちに論理「１」にセットされる。この場合、製品チッ
プは不良であると宣言され除外される。図４を見ると明
白なように、RLBU信号は回路４１を通して転送され、３
入力ORゲート２６′の入力に適用され「修復不可能」ラ
ッチ２７の内容を「１」と書き換える前に、RESULT信号
と結合される。したがって、「修復不可能」ラッチ２７
は、米国特許１７３９０６号に開示されるようにセット
されるだけでなく、ABISTモードにおいて冗長ワード線
上で不良が発見されるとすぐにセットされる。

【００３２】図４のハードウェアと共に２経路ヒューズ
・ブローを支持する新しい検査方法論が、図５のアルゴ
リズム５０によって図示される。箱５１のウェハ・レベ
ルにおける製品チップは、初めから良い（IG）、修復可
能(r)および不良(B)チップを識別するために、箱５２で
最初に検査される。不良チップは、箱５３において除外
される。修復可能チップは、図３に関して説明したよう
に、予備の冗長ワード線を以降使用できるようにするた
めに、箱５４で修復される。不良ワード線アドレスが記
憶装置１９に永久に保存されると、修復されたチップは
その機能性を決定するために箱５５で検査される。不良
チップは、箱５３において除外される。箱５５から来る
修復された良い（RG）チップと箱５２から来る最初から
良い（IG）チップは、箱５６のバーンイン・ステップに
かけられ、箱５７において検査される。箱５７で完了さ
れたバーンイン後の検査の結果に基づいて、最終的に良
いチップ（FG）が出荷のために箱５８に残され、不良チ
ップは箱５３において生産ロットから除外される。本発
明によると、バーンイン後の検査５７で修復可能（R）
であるとわかったチップは、箱５９の第２経路ヒューズ
・ブローを使用して修復することができる。そして箱６
０において、最終検査が実行される。修復された最終的
に良い（RFG Repaired Finally Good）チップは箱５８
に集められ、不良チップは箱５３において除外される。
この結果、検査の結果良いとなり箱５８に集められるチ
ップの数は、図３の方法論と比較するとかなり増加す
る。

【００３３】図３の従来技術の方法論を使用すると、
「修復不可能」ラッチ２７の内容は、第１のヒューズ・
ブローが実行された後製品チップが修復できるかどうか
を正しく決定するには、不充分である。これに比べ本発
明によると、ラッチ２７の内容は冗長機構を完全に機能
させるのに十分である。

【００３４】説明を簡略にするために、２経路ヒューズ
・ブローに関して記述してきたが、N経路ヒューズ・ブ
ローもまた構築可能である。したがってここでは、シス
テムまたは製造環境において既に何回も修復された記憶
装置をさらに修復することが可能である。このようなN
経路ヒューズ・ブロー方法論は冗長利用率を最適化し、
さらにシステム・サービス能力を増加させる。

【００３５】本発明をさらに改善することもできる。
「トレース」機構を取り入れ、冗長ワード線が不良ワー
ド線を置き換えるために使用されたかどうかを示すこと
ができる。このような実現は、冗長ワード線毎の専用ラ
ッチを含み、専用ラッチがセットされると、対応する冗
長ワード線が使用されたことを示す。これは、DADDバス
の各「フラグ」ワイヤ上にラッチを並行させることによ
って、達成することができる。上述の既存の「フラグ」
ヒューズを使用し、このヒューズに付随するラッチにこ
の情報を保存する方法もある。「トレース」ラッチを使
用すると、ABIST装置１１は、N経路ヒューズ・ブロー方
法間にすべての既存の冗長線を使用し、冗長ワード線の
使用状況を完全に追跡することができる。

【００３６】本発明には様々な利点がある。まず第１
に、本発明によりSRAMマクロ１０の冗長機構および追跡
をより効率よく利用できる。さらに、製品チップの信頼
性を高くする。最後に、製造量が増大する。電気的ブロ
ー・ヒューズが将来の製品チップに提供されると、利益
はシステム・レベルでもたらされる。図４の回路４０に
関して説明したように、製品チップにはわずかなオーバ
ヘッドしかかからないので、これらの利点は低コストで
得られる。本発明は冗長ワード線に関して述べられた
が、ビット線あるいはブロック冗長にも適用できる。

【００３７】本発明は、RAM（例えばSRAM、DRAM）ある
いはROM（フラッシュ・メモリを含む）の大容量メモリ
の検査に広く適用することができる。

【００３８】

【発明の効果】本発明は以上説明したように構成されて
いるので、ABIST構成および冗長機構を合わせ持つSRAM
マクロにおいて、不良冗長ワード線を識別する新しい回
路を提供し、それにより２経路ヒューズ・ブローを可能
にすることができる。

【図面の簡単な説明】

【図１】冗長機構と組み合わさったABIST装置を含む従
来技術のSRAMマクロの部分的ブロック構造図である。

【図２】１経路ヒューズ・ブローのみが可能な、図１の
不良レジスタ装置１６の従来の回路実現の概要図であ
る。

【図３】図１および図２のハードウェアと共に使用され
る標準１経路ヒューズ・ブロー方法論のアルゴリズムを
示す図である。

【図４】冗長機構と組み合わさったABIST装置を含む図
１の従来技術のSRAMマクロに２経路ヒューズ・ブローを
可能にする新しい回路と、本発明による不良レジスタ装
置１６の変更を示す図である。

【図５】図１および図４のハードウェアと共に使用する
ことができる、本発明の２経路ヒューズ・ブロー方法論
のアルゴリズムを示す図である。

【符号の説明】

１０ SRAMマクロ１１ ABIST装置１２記憶装置１２Ａ′ 正規アレイ１２Ａ″ 冗長アレイ１２Ｃ比較器１４シフト・レジスタ１５データ圧縮装置１６不良レジスタ装置１９記憶装置２６、２６′、４２ ORゲート２７、４３ラッチ４１回路４４ ANDゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者スチュアートラポポートアメリカ合衆国 20016 ワシントンディーシーフォーティフォースプレースエヌダブリュ 3010

Claims

【特許請求の範囲】

【請求項１】少なくともひとつのマクロを組み込まれ
た集積回路であって、正規アレイ、冗長アレイ、比較器によって形成された第
１の記憶装置と、上記第１の記憶装置ワード線の自己診断のための専用AB
IST装置と、読み取り操作の後、検査されている上記第１の記憶装置
ワード線のアドレスが不良であるかどうかを示す第１の
信号を生成するデータ圧縮装置と、不良ワード・アドレスを保存する第１のブロック、「修
復不可能」ラッチと２入力ORゲートとからなる第２のブ
ロック、および「不良／正常」ブロックである第３のブ
ロックの３つのブロックからなり、上記第１の信号およ
び上記ABIST装置によって生成された自己診断アドレス
信号のワード部分を処理し、不良ワード線の数が上記冗
長アレイの冗長ワードの数より多いかどうかを示す第２
の信号を生成する不良レジスタ装置とを含み、上記比較器が、第２の記憶装置に保存された上記不良ワ
ード線のアドレスと使用されたワード線アドレスのワー
ド部分を比較して、上記冗長アレイの冗長ワード線から
ひとつを選択する複数の選択信号を生成し、各々が上記選択信号の１つに接続する上記選択信号の数
と等しい入力を持つ、出力がラッチに接続するORゲー
ト、および第１の入力が該ラッチの出力に接続し第２の
入力が上記第１の信号に接続する、使用された上記冗長
ワード線が不良であるかどうかを示す信号を生成する２
入力ANDゲートを備える専用回路を含む、集積回路。
【請求項２】上記第２のブロックが、直列に接続した
３入力ORゲートおよび上記「修復不可能」ラッチからな
り、該３入力ORゲートの第１の入力が上記「修復不可
能」ラッチの出力に接続し、第２の入力が上記第２の信
号であり、第３の入力が上記２入力ANDゲートの出力に
接続する、請求項１に記載の集積回路。