JPH0794975A - 高周波ｈｉｃモジュール - Google Patents
高周波ｈｉｃモジュールInfo
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- JPH0794975A JPH0794975A JP21404293A JP21404293A JPH0794975A JP H0794975 A JPH0794975 A JP H0794975A JP 21404293 A JP21404293 A JP 21404293A JP 21404293 A JP21404293 A JP 21404293A JP H0794975 A JPH0794975 A JP H0794975A
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- bias
- output
- output control
- high frequency
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Abstract
(57)【要約】
【目的】 出力の制御性に優れ、しかも効率が向上して
取扱いが容易となる高周波ＨＩＣモジュールを提供する
ことである。 【構成】 第１のバイアス回路は、複数段のＭＯＳＦＥ
Ｔのうちの所定のＭＯＳＦＥＴのゲートを出力コントロ
ール電圧に基づいてバイアスする構成にし、前記所定の
ＭＯＳＦＥＴ以外の残りのＭＯＳＦＥＴのゲートを固定
電源に基づいてバイアスする第２のバイアス回路と、前
記固定電源と前記第２のバイアス回路との経路を前記出
力コントロール電圧に応じてスイッチングするスイッチ
手段とを設けたものである。
取扱いが容易となる高周波ＨＩＣモジュールを提供する
ことである。 【構成】 第１のバイアス回路は、複数段のＭＯＳＦＥ
Ｔのうちの所定のＭＯＳＦＥＴのゲートを出力コントロ
ール電圧に基づいてバイアスする構成にし、前記所定の
ＭＯＳＦＥＴ以外の残りのＭＯＳＦＥＴのゲートを固定
電源に基づいてバイアスする第２のバイアス回路と、前
記固定電源と前記第２のバイアス回路との経路を前記出
力コントロール電圧に応じてスイッチングするスイッチ
手段とを設けたものである。
Description
【０００１】
【産業上の利用分野】本発明は、高出力用の高周波ＨＩ
Ｃモジュールに関し、特にＭＯＳ−ＦＥＴを能動素子に
用いた高周波ＨＩＣモジュールに関する。
Ｃモジュールに関し、特にＭＯＳ−ＦＥＴを能動素子に
用いた高周波ＨＩＣモジュールに関する。
【０００２】
【従来の技術】従来、ＭＯＳ−ＦＥＴを用いた高出力用
の高周波ＨＩＣモジュールは、単体ＭＯＳ−ＦＥＴが有
する高利得、高効率の特性を活かして、総合的に効率が
高く、また、ゲートにバイアスされる正電圧（ｎチャネ
ルＭＯＳ−ＦＥＴの場合）により行われる出力コントロ
ールなどの取扱い上の便利さと相俟って、高性能である
といえる。
の高周波ＨＩＣモジュールは、単体ＭＯＳ−ＦＥＴが有
する高利得、高効率の特性を活かして、総合的に効率が
高く、また、ゲートにバイアスされる正電圧（ｎチャネ
ルＭＯＳ−ＦＥＴの場合）により行われる出力コントロ
ールなどの取扱い上の便利さと相俟って、高性能である
といえる。
【０００３】従来の高周波ＨＩＣモジュールとして、３
段増幅回路の回路モジュール構成を図４に示す。
段増幅回路の回路モジュール構成を図４に示す。
【０００４】図４に示す３段増幅回路は、高周波入力Ｐ
ｉ用の入力端子１０１、出力Ｐｏ用の出力端子１０２、
出力コントロール電圧ＶAPC 用のコントロール端子１０
３、及び電源電圧ＶDD用の電源端子１０４を備えてい
る。そして、入力端子１０１と出力端子１０２との間に
は、複数のキャパシタからなる高周波インピーダンス・
マッチング回路（以下、単に高周波回路という）１０
５，１０６，１０７，１０８と、３段の増幅用ｎチャネ
ルＭＯＳ−ＦＥＴ１０９，１１０，１１１とが交互に縦
続接続されている。これらＭＯＳ−ＦＥＴ１０９〜１１
１は、各ゲートが高周波回路１０５〜１０７の出力側に
それぞれ接続され、各ドレインは高周波回路１０６〜１
０８の入力側にそれぞれ接続されている。また、ＭＯＳ
−ＦＥＴ１０９〜１１１の各ドレインは電源端子１０４
に接続され、ＭＯＳ−ＦＥＴ１０９〜１１１の各ソース
は接地されている。
ｉ用の入力端子１０１、出力Ｐｏ用の出力端子１０２、
出力コントロール電圧ＶAPC 用のコントロール端子１０
３、及び電源電圧ＶDD用の電源端子１０４を備えてい
る。そして、入力端子１０１と出力端子１０２との間に
は、複数のキャパシタからなる高周波インピーダンス・
マッチング回路（以下、単に高周波回路という）１０
５，１０６，１０７，１０８と、３段の増幅用ｎチャネ
ルＭＯＳ−ＦＥＴ１０９，１１０，１１１とが交互に縦
続接続されている。これらＭＯＳ−ＦＥＴ１０９〜１１
１は、各ゲートが高周波回路１０５〜１０７の出力側に
それぞれ接続され、各ドレインは高周波回路１０６〜１
０８の入力側にそれぞれ接続されている。また、ＭＯＳ
−ＦＥＴ１０９〜１１１の各ドレインは電源端子１０４
に接続され、ＭＯＳ−ＦＥＴ１０９〜１１１の各ソース
は接地されている。
【０００５】さらに、コントロール端子１０３にはバイ
アス回路１１２が接続されている。バイアス回路１１２
は、複数の抵抗及びキャパシタで構成され、出力コント
ロール電圧ＶAPC に応じたバイアス電圧を発生して前記
ＭＯＳ−ＦＥＴ１０９〜１１１の各ゲートをバイアスす
る。
アス回路１１２が接続されている。バイアス回路１１２
は、複数の抵抗及びキャパシタで構成され、出力コント
ロール電圧ＶAPC に応じたバイアス電圧を発生して前記
ＭＯＳ−ＦＥＴ１０９〜１１１の各ゲートをバイアスす
る。
【０００６】この回路によれば、高周波入力Ｐｉは、高
周波回路１０５〜１０８によってインピーダンス整合さ
れつつ、ＭＯＳ−ＦＥＴ１０９〜１１１によって順次増
幅され、出力端子１０２から出力Ｐｏとして出力され
る。
周波回路１０５〜１０８によってインピーダンス整合さ
れつつ、ＭＯＳ−ＦＥＴ１０９〜１１１によって順次増
幅され、出力端子１０２から出力Ｐｏとして出力され
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の高周波ＨＩＣモジュールの３段増幅回路では、ＭＯ
Ｓ−ＦＥＴ１０９〜１１１の各ゲートをバイアスして、
全てのＭＯＳ−ＦＥＴ１０９〜１１１によって出力コン
トロールしているため、図５の出力コントロール特性図
に示すように出力Ｐｏは、出力コントロール電圧ＶAPC
の電圧範囲の一部分（２Ｖ〜３Ｖ）で急峻に立ち上がっ
て飽和状態となる。従って、この３段増幅回路では、出
力コントロール電圧ＶAPC の狭い所定の範囲（前記例で
は２Ｖ〜３Ｖ）で出力Ｐｏをコントロールする必要があ
り、取扱い上不便であった。
来の高周波ＨＩＣモジュールの３段増幅回路では、ＭＯ
Ｓ−ＦＥＴ１０９〜１１１の各ゲートをバイアスして、
全てのＭＯＳ−ＦＥＴ１０９〜１１１によって出力コン
トロールしているため、図５の出力コントロール特性図
に示すように出力Ｐｏは、出力コントロール電圧ＶAPC
の電圧範囲の一部分（２Ｖ〜３Ｖ）で急峻に立ち上がっ
て飽和状態となる。従って、この３段増幅回路では、出
力コントロール電圧ＶAPC の狭い所定の範囲（前記例で
は２Ｖ〜３Ｖ）で出力Ｐｏをコントロールする必要があ
り、取扱い上不便であった。
【０００８】さらに、出力段のＭＯＳ−ＦＥＴ１１１は
大きなゲート幅で構成されており、その閾値電圧Ｖｔｈ
のバラツキ等により、不用意に過大なバイアス電流が流
れる恐れがあり、これが効率ηT の低下の原因にもなっ
ていた。
大きなゲート幅で構成されており、その閾値電圧Ｖｔｈ
のバラツキ等により、不用意に過大なバイアス電流が流
れる恐れがあり、これが効率ηT の低下の原因にもなっ
ていた。
【０００９】また、各段のＭＯＳ−ＦＥＴ１０９〜１１
１に印加されるバイアス電圧が変化すると、バイアス電
流が変化して素子の入出力イピーダンスが変動する。こ
れにより、高周波回路１０５〜１０７のマッチング特性
は固定であるため、一部の領域でだけしかマッチングせ
ず、その他の領域ではミスマッチングの状態となる。そ
の結果、図５に示すように効率カーブにピークがあるよ
うな特性となり、この点も取扱い上の不便さを助長して
いた。
１に印加されるバイアス電圧が変化すると、バイアス電
流が変化して素子の入出力イピーダンスが変動する。こ
れにより、高周波回路１０５〜１０７のマッチング特性
は固定であるため、一部の領域でだけしかマッチングせ
ず、その他の領域ではミスマッチングの状態となる。そ
の結果、図５に示すように効率カーブにピークがあるよ
うな特性となり、この点も取扱い上の不便さを助長して
いた。
【００１０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、出力の制御性
に優れ、しかも効率が向上して取扱いが容易となる高周
波ＨＩＣモジュールを提供することである。
するためになされたもので、その目的は、出力の制御性
に優れ、しかも効率が向上して取扱いが容易となる高周
波ＨＩＣモジュールを提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、固定電源に接続され、入力信号を
増幅して出力する複数段のＭＯＳＦＥＴと、前記各ＭＯ
ＳＦＥＴの段間に設けられた高周波インピーダンス・マ
ッチング回路と、出力コントロール電圧に基づき発生し
たバイアス電圧で前記ＭＯＳＦＥＴのゲートをバイアス
する第１のバイアス回路とを備えた高周波ＨＩＣモジュ
ールにおいて、前記第１のバイアス回路は、前記複数段
のＭＯＳＦＥＴのうちの所定のＭＯＳＦＥＴのゲートを
前記出力コントロール電圧に基づきバイアスする構成に
し、前記所定のＭＯＳＦＥＴ以外の残りのＭＯＳＦＥＴ
のゲートを前記固定電源に基づいてバイアスする第２の
バイアス回路と、前記固定電源と前記第２のバイアス回
路との経路を前記出力コントロール電圧に応じてスイッ
チングするスイッチ手段とを設けたことにある。
に、本発明の特徴は、固定電源に接続され、入力信号を
増幅して出力する複数段のＭＯＳＦＥＴと、前記各ＭＯ
ＳＦＥＴの段間に設けられた高周波インピーダンス・マ
ッチング回路と、出力コントロール電圧に基づき発生し
たバイアス電圧で前記ＭＯＳＦＥＴのゲートをバイアス
する第１のバイアス回路とを備えた高周波ＨＩＣモジュ
ールにおいて、前記第１のバイアス回路は、前記複数段
のＭＯＳＦＥＴのうちの所定のＭＯＳＦＥＴのゲートを
前記出力コントロール電圧に基づきバイアスする構成に
し、前記所定のＭＯＳＦＥＴ以外の残りのＭＯＳＦＥＴ
のゲートを前記固定電源に基づいてバイアスする第２の
バイアス回路と、前記固定電源と前記第２のバイアス回
路との経路を前記出力コントロール電圧に応じてスイッ
チングするスイッチ手段とを設けたことにある。
【００１２】
【作用】上述の如き構成によれば、第１のバイアス回路
は出力コントロール電圧に基づいたバイアス電圧を発生
させ、このバイアス電圧により所定のＭＯＳＦＥＴのゲ
ートはバイアスされる。第２のバイアス回路は、スイッ
チ手段がオン状態の時に固定電源に基づいて一定のバイ
アス電圧を発生させ、このバイアス電圧により残りのＭ
ＯＳＦＥＴのゲートがバイアスされる。これにより、所
定のＭＯＳＦＥＴのみのバイアス電圧を変えて調整する
ことにより出力をコントロールするので、出力コントロ
ール電圧に対するモジュールの出力の変化が急峻になら
ず、なだらかとなる。また、残りのＭＯＳＦＥＴのゲー
トは一定のバイアス電圧でバイアスされるので、該ＭＯ
Ｓ−ＦＥＴに流れるバイアス電流が一定となり、この入
出力インピーダンスもほぼ一定となる。これにより、高
周波回路とのミスマッチングが発生せず、効率が極端に
低下することを防止できる。
は出力コントロール電圧に基づいたバイアス電圧を発生
させ、このバイアス電圧により所定のＭＯＳＦＥＴのゲ
ートはバイアスされる。第２のバイアス回路は、スイッ
チ手段がオン状態の時に固定電源に基づいて一定のバイ
アス電圧を発生させ、このバイアス電圧により残りのＭ
ＯＳＦＥＴのゲートがバイアスされる。これにより、所
定のＭＯＳＦＥＴのみのバイアス電圧を変えて調整する
ことにより出力をコントロールするので、出力コントロ
ール電圧に対するモジュールの出力の変化が急峻になら
ず、なだらかとなる。また、残りのＭＯＳＦＥＴのゲー
トは一定のバイアス電圧でバイアスされるので、該ＭＯ
Ｓ−ＦＥＴに流れるバイアス電流が一定となり、この入
出力インピーダンスもほぼ一定となる。これにより、高
周波回路とのミスマッチングが発生せず、効率が極端に
低下することを防止できる。
【００１３】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施した高周波ＨＩＣモジュ
ールである３段増幅回路のブロック図であり、図２は該
３段増幅回路の回路モジュールを示す図である。
明する。図１は、本発明を実施した高周波ＨＩＣモジュ
ールである３段増幅回路のブロック図であり、図２は該
３段増幅回路の回路モジュールを示す図である。
【００１４】この３段増幅回路は、高周波入力Ｐｉ用の
入力端子１、出力Ｐｏ用の出力端子２、出力コントロー
ル電圧ＶAPC 用のコントロール端子３、及び電源電圧Ｖ
DD用の電源端子４を備えている。そして、入力端子１と
出力端子２との間には、高周波回路５，６，７，８が設
けられており、更にこれら各高周波回路５〜８の段間に
はそれぞれ初段、中断、終段の３段の増幅用ｎチャネル
ＭＯＳ−ＦＥＴ９，１０，１１が設けられている。ここ
で、高周波回路５〜８は、図２に示すように、それぞれ
キャパシタ５ａ，５ｂ，５ｃと、キャパシタ６ａ，６ｂ
と、キャパシタ７ａ，７ｂと、キャパシタ８ａ，８ｂ，
８ｃとで構成されている。
入力端子１、出力Ｐｏ用の出力端子２、出力コントロー
ル電圧ＶAPC 用のコントロール端子３、及び電源電圧Ｖ
DD用の電源端子４を備えている。そして、入力端子１と
出力端子２との間には、高周波回路５，６，７，８が設
けられており、更にこれら各高周波回路５〜８の段間に
はそれぞれ初段、中断、終段の３段の増幅用ｎチャネル
ＭＯＳ−ＦＥＴ９，１０，１１が設けられている。ここ
で、高周波回路５〜８は、図２に示すように、それぞれ
キャパシタ５ａ，５ｂ，５ｃと、キャパシタ６ａ，６ｂ
と、キャパシタ７ａ，７ｂと、キャパシタ８ａ，８ｂ，
８ｃとで構成されている。
【００１５】これらＭＯＳ−ＦＥＴ９〜１１は、各ゲー
トが高周波回路５〜７の出力側にそれぞれ接続され、各
ドレインは高周波回路６〜８の入力側にそれぞれ接続さ
れると共に電源端子４に接続されている。また、ＭＯＳ
−ＦＥＴ９〜１１の各ソースは接地され、さらに電源端
子４と接地間には図２に示すようにキャパシタ１２ａ，
１２ｂ，１２ｃ，１２ｄが設けられている。
トが高周波回路５〜７の出力側にそれぞれ接続され、各
ドレインは高周波回路６〜８の入力側にそれぞれ接続さ
れると共に電源端子４に接続されている。また、ＭＯＳ
−ＦＥＴ９〜１１の各ソースは接地され、さらに電源端
子４と接地間には図２に示すようにキャパシタ１２ａ，
１２ｂ，１２ｃ，１２ｄが設けられている。
【００１６】さらに、ＭＯＳ−ＦＥＴ９のゲートはバイ
アス回路１３を介してコントロール端子３に接続され、
また電源端子４はアナログスイッチ１４を介してバイア
ス回路１５，１６の入力側に共通接続されている。そし
て、バイアス回路１５，１６の出力側が前記ＭＯＳ−Ｆ
ＥＴ１１０，１１１の各ゲートにそれぞれ接続されてい
る。ここで、図２に示すようにバイアス回路１３は、抵
抗１３ａ，１３ｂ，１３ｃとキャパシタ１３ｄとで構成
され、同様に、バイアス回路１５は抵抗１５ａ，１５
ｂ，１５ｃとキャパシタ１５ｄとで構成され、バイアス
回路１６は抵抗１６ａ，１６ｂ，１６ｃとキャパシタ１
６ｄとで構成されている。
アス回路１３を介してコントロール端子３に接続され、
また電源端子４はアナログスイッチ１４を介してバイア
ス回路１５，１６の入力側に共通接続されている。そし
て、バイアス回路１５，１６の出力側が前記ＭＯＳ−Ｆ
ＥＴ１１０，１１１の各ゲートにそれぞれ接続されてい
る。ここで、図２に示すようにバイアス回路１３は、抵
抗１３ａ，１３ｂ，１３ｃとキャパシタ１３ｄとで構成
され、同様に、バイアス回路１５は抵抗１５ａ，１５
ｂ，１５ｃとキャパシタ１５ｄとで構成され、バイアス
回路１６は抵抗１６ａ，１６ｂ，１６ｃとキャパシタ１
６ｄとで構成されている。
【００１７】また、コントロール端子３はアナログスイ
ッチ１４の制御側に接続され、これによって、アナログ
スイッチ１４はコントロール端子３に印加される出力コ
ントロール電圧ＶAPC に基づいてオンし、バイアス回路
１５，１６へ固定の電源電圧ＶDD（例えば１２．５Ｖ）
を供給するようになっている。
ッチ１４の制御側に接続され、これによって、アナログ
スイッチ１４はコントロール端子３に印加される出力コ
ントロール電圧ＶAPC に基づいてオンし、バイアス回路
１５，１６へ固定の電源電圧ＶDD（例えば１２．５Ｖ）
を供給するようになっている。
【００１８】なお、コントロール端子３と接地間にはキ
ャパシタ１７ａ，１７ｂが設けられると共に、バイアス
回路１５，１６の入力側と接地間にはキャパシタ１８ａ
が設けられ、アナログスイッチ１４の入力側と接地間に
はキャパシタ１９ａが設けられている。
ャパシタ１７ａ，１７ｂが設けられると共に、バイアス
回路１５，１６の入力側と接地間にはキャパシタ１８ａ
が設けられ、アナログスイッチ１４の入力側と接地間に
はキャパシタ１９ａが設けられている。
【００１９】以上の構成において本実施例の３段増幅回
路は、３段の増幅用ＭＯＳ−ＦＥＴ９，１０，１１のう
ち、中段、終段のＭＯＳ−ＦＥＴ１０，１１のバイアス
電圧を一定とし、初段のＭＯＳ−ＦＥＴ９のみのバイア
ス電圧を変えて調整することで出力Ｐｏをコントロール
する。
路は、３段の増幅用ＭＯＳ−ＦＥＴ９，１０，１１のう
ち、中段、終段のＭＯＳ−ＦＥＴ１０，１１のバイアス
電圧を一定とし、初段のＭＯＳ−ＦＥＴ９のみのバイア
ス電圧を変えて調整することで出力Ｐｏをコントロール
する。
【００２０】すなわち、コントロール端子３に出力コン
トロール電圧ＶAPC が印加されると、バイアス回路１３
は抵抗１３ａ，１３ｂ，１３ｃの電圧分配により前記出
力コントロール電圧ＶAPC に応じたバイアス電圧を初段
ＭＯＳ−ＦＥＴ９のゲートに印加する。これにより、初
段ＭＯＳ−ＦＥＴ９のドレイン／ソース間には前記バイ
ヤス電圧に応じて例えば０〜１５０ｍＡのバイアス電流
が流れるようになる。
トロール電圧ＶAPC が印加されると、バイアス回路１３
は抵抗１３ａ，１３ｂ，１３ｃの電圧分配により前記出
力コントロール電圧ＶAPC に応じたバイアス電圧を初段
ＭＯＳ−ＦＥＴ９のゲートに印加する。これにより、初
段ＭＯＳ−ＦＥＴ９のドレイン／ソース間には前記バイ
ヤス電圧に応じて例えば０〜１５０ｍＡのバイアス電流
が流れるようになる。
【００２１】一方、出力コントロール電圧ＶAPC が印加
されることによりアナログスイッチ１４がオン状態とな
る。その結果、電源端子４とバイアス回路１５，１６の
入力側とが導通状態になり、電源端子４からバイアス回
路１５，１６の入力側へ固定の電源電圧ＶDD（１２．５
Ｖ）が印加される。これによって、バイアス回路１５は
抵抗１５ａ，１５ｂ，１５ｃにより、バイアス回路１６
は抵抗１６ａ，１６ｂ，１６ｃによりそれぞれ電圧分配
され、これに応じたバイアス電圧を中段、終段ＭＯＳ−
ＦＥＴ１０，１１のゲートに印加する。
されることによりアナログスイッチ１４がオン状態とな
る。その結果、電源端子４とバイアス回路１５，１６の
入力側とが導通状態になり、電源端子４からバイアス回
路１５，１６の入力側へ固定の電源電圧ＶDD（１２．５
Ｖ）が印加される。これによって、バイアス回路１５は
抵抗１５ａ，１５ｂ，１５ｃにより、バイアス回路１６
は抵抗１６ａ，１６ｂ，１６ｃによりそれぞれ電圧分配
され、これに応じたバイアス電圧を中段、終段ＭＯＳ−
ＦＥＴ１０，１１のゲートに印加する。
【００２２】その結果、中段ＭＯＳ−ＦＥＴ１０のドレ
イン／ソース間には例えば２００ｍＡのバイアス電流
が、終段中段ＭＯＳ−ＦＥＴ１１のドレイン／ソース間
には例えば６００ｍＡのバイアス電流がそれぞれ流れる
ようになる。この時、電源電圧ＶDDは固定であるので、
アナログスイッチ１４のオン時に中段、終段ＭＯＳ−Ｆ
ＥＴ１０，１１に流れるバイアス電流は出力コントロー
ル電圧ＶAPC に関係なく一定となる。
イン／ソース間には例えば２００ｍＡのバイアス電流
が、終段中段ＭＯＳ−ＦＥＴ１１のドレイン／ソース間
には例えば６００ｍＡのバイアス電流がそれぞれ流れる
ようになる。この時、電源電圧ＶDDは固定であるので、
アナログスイッチ１４のオン時に中段、終段ＭＯＳ−Ｆ
ＥＴ１０，１１に流れるバイアス電流は出力コントロー
ル電圧ＶAPC に関係なく一定となる。
【００２３】このようにバイアス電流が一定となること
により、中段、終段ＭＯＳ−ＦＥＴ１０，１１の入，出
力インピーダンスは、ほぼ一定となる。さらに、中段、
終段ＭＯＳ−ＦＥＴ１０，１１に関わる高周波回路７，
８を効率重視のインピーダンス・マッチングを行うこと
で、従来のように（図５に示す）効率カーブが出力コン
トロール電圧ＶAPC の上昇にともなって急激に低下する
ことなく、出力コントロール電圧ＶAPC のどの範囲であ
っても素子の特性を引き出すことができる。
により、中段、終段ＭＯＳ−ＦＥＴ１０，１１の入，出
力インピーダンスは、ほぼ一定となる。さらに、中段、
終段ＭＯＳ−ＦＥＴ１０，１１に関わる高周波回路７，
８を効率重視のインピーダンス・マッチングを行うこと
で、従来のように（図５に示す）効率カーブが出力コン
トロール電圧ＶAPC の上昇にともなって急激に低下する
ことなく、出力コントロール電圧ＶAPC のどの範囲であ
っても素子の特性を引き出すことができる。
【００２４】以上ように本実施例では、初段のＭＯＳ−
ＦＥＴ９だけで出力コントロールするので、図３に示す
本実施例の出力コントロール特性図で明らかなように、
出力Ｐｏの急峻な立上がりが緩和され（図中の矢印参
照）、出力コントロール電圧ＶAPC の狭い所定の範囲で
出力Ｐｏをコントロールする必要がなくなり、出力Ｐｏ
の制御性が向上する。
ＦＥＴ９だけで出力コントロールするので、図３に示す
本実施例の出力コントロール特性図で明らかなように、
出力Ｐｏの急峻な立上がりが緩和され（図中の矢印参
照）、出力コントロール電圧ＶAPC の狭い所定の範囲で
出力Ｐｏをコントロールする必要がなくなり、出力Ｐｏ
の制御性が向上する。
【００２５】また、中段、終段ＭＯＳ−ＦＥＴ１０，１
１のバイアス電圧を固定の電源電圧ＶDDにより供給する
ようにしたので、中段、終段ＭＯＳ−ＦＥＴ１０，１１
に流れるバイアス電流が一定となり、この入出力インピ
ーダンスもほぼ一定となる。これにより、高周波回路と
のミスマッチングが発生せず、飽和出力での効率の極端
な低下が緩和できる（図中の矢印参照）。そして、これ
らの利点により、本モジュールの取扱いが便利となる。
１のバイアス電圧を固定の電源電圧ＶDDにより供給する
ようにしたので、中段、終段ＭＯＳ−ＦＥＴ１０，１１
に流れるバイアス電流が一定となり、この入出力インピ
ーダンスもほぼ一定となる。これにより、高周波回路と
のミスマッチングが発生せず、飽和出力での効率の極端
な低下が緩和できる（図中の矢印参照）。そして、これ
らの利点により、本モジュールの取扱いが便利となる。
【００２６】
【発明の効果】以上に説明したように、第１のバイアス
回路は、複数段のＭＯＳＦＥＴのうちの所定のＭＯＳＦ
ＥＴのゲートを出力コントロール電圧に基づいてバイア
スする構成にし、所定のＭＯＳＦＥＴ以外の残りのＭＯ
ＳＦＥＴのゲートを固定電源に基づいてバイアスする第
２のバイアス回路と、前記固定電源と前記第２のバイア
ス回路との経路を前記出力コントロール電圧に応じてス
イッチングするスイッチ手段とを設けたので、出力の急
峻な立上がりが緩和でき、出力の制御性が向上する。さ
らに、高周波回路とのミスマッチングが発生せず、効率
の極端な低下が緩和できる。これにより、本モジュール
の取扱いが便利となる。
回路は、複数段のＭＯＳＦＥＴのうちの所定のＭＯＳＦ
ＥＴのゲートを出力コントロール電圧に基づいてバイア
スする構成にし、所定のＭＯＳＦＥＴ以外の残りのＭＯ
ＳＦＥＴのゲートを固定電源に基づいてバイアスする第
２のバイアス回路と、前記固定電源と前記第２のバイア
ス回路との経路を前記出力コントロール電圧に応じてス
イッチングするスイッチ手段とを設けたので、出力の急
峻な立上がりが緩和でき、出力の制御性が向上する。さ
らに、高周波回路とのミスマッチングが発生せず、効率
の極端な低下が緩和できる。これにより、本モジュール
の取扱いが便利となる。
【図１】本発明を実施した３段増幅回路のブロック図で
ある。
ある。
【図２】前記実施例における３段増幅回路の回路モジュ
ールを示す図である。
ールを示す図である。
【図３】前記実施例の出力コントロール特性を示す図で
ある。
ある。
【図４】従来の３段増幅回路の回路モジュールを示す図
である。
である。
【図５】従来の出力コントロール特性を示す図である。
１ 入力端子 ２ 出力端子 ３ コントロール端子 ５〜８ 高周波回路 ９〜１１ ｎチャネルＭＯＳ−ＦＥＴ １３，１５，１６ バイアス回路 １４ アナログスイッチ Ｐｏ 出力 ＶAPC 出力コントロール電圧 Ｐｉ 高周波入力
Claims (1)
- 【請求項１】 固定電源に接続され、入力信号を増幅し
て出力する複数段のＭＯＳＦＥＴと、前記各ＭＯＳＦＥ
Ｔの段間に設けられた高周波インピーダンス・マッチン
グ回路と、出力コントロール電圧に基づき前記ＭＯＳＦ
ＥＴのゲートをバイアスする第１のバイアス回路とを備
えた高周波ＨＩＣモジュールにおいて、 前記第１のバ
イアス回路は、前記複数段のＭＯＳＦＥＴのうちの所定
のＭＯＳＦＥＴのゲートを前記出力コントロール電圧に
基づいてバイアスする構成にし、 前記所定のＭＯＳＦ
ＥＴ以外の残りのＭＯＳＦＥＴのゲートを前記固定電源
に基づいてバイアスする第２のバイアス回路と、 前記固定電源と前記第２のバイアス回路との経路を前記
出力コントロール電圧に応じてスイッチングするスイッ
チ手段とを設けたことを特徴とする高周波ＨＩＣモジュ
ール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21404293A JPH0794975A (ja) | 1993-08-30 | 1993-08-30 | 高周波ｈｉｃモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21404293A JPH0794975A (ja) | 1993-08-30 | 1993-08-30 | 高周波ｈｉｃモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794975A true JPH0794975A (ja) | 1995-04-07 |
Family
ID=16649318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21404293A Pending JPH0794975A (ja) | 1993-08-30 | 1993-08-30 | 高周波ｈｉｃモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794975A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340749A (ja) * | 1999-05-27 | 2000-12-08 | Tdk Corp | 高周波ｉｃ部品及びその製造方法 |
| US6492872B1 (en) | 1999-09-29 | 2002-12-10 | Hitachi, Ltd. | High frequency power amplifying module and wireless communication apparatus |
| US6775525B1 (en) | 1999-10-29 | 2004-08-10 | Renesas Technology Corporation | Radio communication apparatus and semiconductor device |
-
1993
- 1993-08-30 JP JP21404293A patent/JPH0794975A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340749A (ja) * | 1999-05-27 | 2000-12-08 | Tdk Corp | 高周波ｉｃ部品及びその製造方法 |
| US6492872B1 (en) | 1999-09-29 | 2002-12-10 | Hitachi, Ltd. | High frequency power amplifying module and wireless communication apparatus |
| US6775525B1 (en) | 1999-10-29 | 2004-08-10 | Renesas Technology Corporation | Radio communication apparatus and semiconductor device |
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