JPH0795039A - 出力バッファの同時動作抑止回路 - Google Patents
出力バッファの同時動作抑止回路Info
- Publication number
- JPH0795039A JPH0795039A JP4116602A JP11660292A JPH0795039A JP H0795039 A JPH0795039 A JP H0795039A JP 4116602 A JP4116602 A JP 4116602A JP 11660292 A JP11660292 A JP 11660292A JP H0795039 A JPH0795039 A JP H0795039A
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- Japan
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- enable
- signal
- lsi
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Abstract
(57)【要約】
【目的】ＬＳＩにおける出力バッファの同時動作の抑止
を、小量のハードウェアで実現する。 【構成】イネーブル状態では、ＬＳＩ内部の信号をＬＳ
Ｉ外部に出力し、非イネーブル状態では、出力が高イン
ピーダンス状態となる複数個の出力バッファと、クロッ
ク信号を入力し、複数庫の出力バッファのイネーブル端
子に１クロック中の特定部分をイネーブル状態とする複
数種類のイネーブル信号を出力するイネーブル信号生成
回路を有し、複数の出力バッファのイネーブルタイミン
グに差を与えることにより同時動作を抑止する。
を、小量のハードウェアで実現する。 【構成】イネーブル状態では、ＬＳＩ内部の信号をＬＳ
Ｉ外部に出力し、非イネーブル状態では、出力が高イン
ピーダンス状態となる複数個の出力バッファと、クロッ
ク信号を入力し、複数庫の出力バッファのイネーブル端
子に１クロック中の特定部分をイネーブル状態とする複
数種類のイネーブル信号を出力するイネーブル信号生成
回路を有し、複数の出力バッファのイネーブルタイミン
グに差を与えることにより同時動作を抑止する。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩにおける出力バッ
ファの同時動作抑止回路に関する。
ファの同時動作抑止回路に関する。
【０００２】
【従来の技術】ＬＳＩの出力バッファが一定時間内に同
時に動作すると、その動作電流が一度に大量に流れるこ
とによって、ノイズが発生し、そのノイズによりＬＳＩ
が誤動作するおそれがある。そこで、従来のＬＳＩで
は、この出力バッファの同時動作を抑止するため、デー
タパス等の同時動作を起こすおそれのある個所に、ディ
レイゲートのような信号を遅延を与える素子を挿入して
いた。
時に動作すると、その動作電流が一度に大量に流れるこ
とによって、ノイズが発生し、そのノイズによりＬＳＩ
が誤動作するおそれがある。そこで、従来のＬＳＩで
は、この出力バッファの同時動作を抑止するため、デー
タパス等の同時動作を起こすおそれのある個所に、ディ
レイゲートのような信号を遅延を与える素子を挿入して
いた。
【０００３】
【発明が解決しようとする課題】この従来の出力バッフ
ァの同時動作抑止回路では、抑止対象となる出力信号の
個々すべてに対応して素子を挿入しなければならないた
め、出力信号が多い場合は、ハードウェア量が多くなる
という問題点があった。
ァの同時動作抑止回路では、抑止対象となる出力信号の
個々すべてに対応して素子を挿入しなければならないた
め、出力信号が多い場合は、ハードウェア量が多くなる
という問題点があった。
【０００４】
【課題を解決するための手段】本発明の出力バッファの
同時動作抑止回路は、イネーブル状態では、ＬＳＩ内部
の信号をＬＳＩ外部に出力し、非イネーブル状態では、
出力が高インピーダンス状態となる複数個の出力バッフ
ァと、クロック信号を入力し、前記複数個の出力バッフ
ァのイネーブル端子に１クロック中の特定部分をイネー
ブル状態とする複数種類のイネーブル信号を出力するイ
ネーブル信号生成回路とを有し、複数の出力バッファの
イネーブルタイミングに差を与えることにより同時動作
を抑止することを特徴とする。
同時動作抑止回路は、イネーブル状態では、ＬＳＩ内部
の信号をＬＳＩ外部に出力し、非イネーブル状態では、
出力が高インピーダンス状態となる複数個の出力バッフ
ァと、クロック信号を入力し、前記複数個の出力バッフ
ァのイネーブル端子に１クロック中の特定部分をイネー
ブル状態とする複数種類のイネーブル信号を出力するイ
ネーブル信号生成回路とを有し、複数の出力バッファの
イネーブルタイミングに差を与えることにより同時動作
を抑止することを特徴とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】本発明の第１の実施例を示す図１を参照す
ると、本ブロック図は、ＬＳＩの信号出力部分を抜き出
して示しており、ＬＳＩ内部の他の部分については図示
を省略している。
ると、本ブロック図は、ＬＳＩの信号出力部分を抜き出
して示しており、ＬＳＩ内部の他の部分については図示
を省略している。
【０００７】ＬＳＩ内部で処理されたデータは、クロッ
ク信号ＣＬＫに同期して、入力信号ＤＡＴＡＯとして出
力バッファ群１０，２０および３０に入力される。
ク信号ＣＬＫに同期して、入力信号ＤＡＴＡＯとして出
力バッファ群１０，２０および３０に入力される。
【０００８】ところで、今日のＬＳＩでは、ＬＳＩのテ
ストや、ＬＳＩを実装した基板のテストのため、イネー
ブル機能を持つ出力バッファが通常に用いられている
が、出力バッファは、イネーブル信号が“０”の場合
は、入力信号によって動作せず、出力信号は出力されず
（非イネーブル状態）、またイネーブル信号が“１”の
場合は、入力信号のレベルの変化、又はイネーブル信号
のレベルの変化“０→１”によって動作し、入力信号の
値を、出力信号として出力する（イネーブル状態）。
ストや、ＬＳＩを実装した基板のテストのため、イネー
ブル機能を持つ出力バッファが通常に用いられている
が、出力バッファは、イネーブル信号が“０”の場合
は、入力信号によって動作せず、出力信号は出力されず
（非イネーブル状態）、またイネーブル信号が“１”の
場合は、入力信号のレベルの変化、又はイネーブル信号
のレベルの変化“０→１”によって動作し、入力信号の
値を、出力信号として出力する（イネーブル状態）。
【０００９】本例では、イネーブル信号ＥＮ１，ＥＮ
２，およびＥＮ３がそれぞれ出力バッファ群１０，２０
および３０に入力され、出力バッファ群１０，２０およ
び３０は、その出力信号ＤＡＴＡ１，ＤＡＴＡ２および
ＤＡＴＡ３としてＬＳＩの出力ピンを通してＬＳＩ外部
に出力する。
２，およびＥＮ３がそれぞれ出力バッファ群１０，２０
および３０に入力され、出力バッファ群１０，２０およ
び３０は、その出力信号ＤＡＴＡ１，ＤＡＴＡ２および
ＤＡＴＡ３としてＬＳＩの出力ピンを通してＬＳＩ外部
に出力する。
【００１０】出力バッファ１０−ａ，１０−ｂおよび１
０−ｃには、同一のイネーブル信号ＥＮ１が接続されて
いるので、同一のタイミングでイネーブル状態と非イネ
ーブル状態の切り換えが行われる。出力バッファ２０−
ａ，２０−ｂおよび２０−ｃ並びに出力バッファ３０−
ａ，３０−ｂおよび３０−ｃに対してもそれぞれ同様な
ことが行われる。
０−ｃには、同一のイネーブル信号ＥＮ１が接続されて
いるので、同一のタイミングでイネーブル状態と非イネ
ーブル状態の切り換えが行われる。出力バッファ２０−
ａ，２０−ｂおよび２０−ｃ並びに出力バッファ３０−
ａ，３０−ｂおよび３０−ｃに対してもそれぞれ同様な
ことが行われる。
【００１１】イネーブル信号ＥＮ１は、クロック信号Ｃ
ＬＫをインバータ４０で反転することにより生成され、
クロック信号ＣＬＫの後半部分をイネーブル状態とす
る。イネーブル信号ＥＮ２は、イネーブル信号ＥＮ１を
ディレイゲート５０に通すことにより生成され、イネー
ブル信号ＥＮ１より、ディレイゲート５０で遅れた分だ
け後ろにずれたタイミングをイネーブル状態とする。イ
ネーブル信号ＥＮ３は、イネーブル信号ＥＮ２をディレ
イゲート６０に通すことによって生成されるので、イネ
ーブル信号ＥＮ２よりディレイゲート６０で遅れたタイ
ミングをイネーブル状態とする。イネーブル状態でない
状態が非イネーブル状態であるので、それぞれのイネー
ブルと非イネーブル状態は、クロック信号ＣＬＫに同期
して切り換えられる。
ＬＫをインバータ４０で反転することにより生成され、
クロック信号ＣＬＫの後半部分をイネーブル状態とす
る。イネーブル信号ＥＮ２は、イネーブル信号ＥＮ１を
ディレイゲート５０に通すことにより生成され、イネー
ブル信号ＥＮ１より、ディレイゲート５０で遅れた分だ
け後ろにずれたタイミングをイネーブル状態とする。イ
ネーブル信号ＥＮ３は、イネーブル信号ＥＮ２をディレ
イゲート６０に通すことによって生成されるので、イネ
ーブル信号ＥＮ２よりディレイゲート６０で遅れたタイ
ミングをイネーブル状態とする。イネーブル状態でない
状態が非イネーブル状態であるので、それぞれのイネー
ブルと非イネーブル状態は、クロック信号ＣＬＫに同期
して切り換えられる。
【００１２】次に、図１のブロック図と、図２の信号波
形図を用いて出力バッファの動作を説明する。
形図を用いて出力バッファの動作を説明する。
【００１３】ＬＳＩ内部で処理されたデータは、ＬＳＩ
内部のフリップフロップ等の順序回路がクロック信号Ｃ
ＬＫに同期しているため、入力信号ＤＡＴＡ１の波形の
ように、クロック信号ＣＬＫに同期した同時動作波形が
出力される。入力信号ＤＡＴＡ０をそのまま出力バッフ
ァを通して出力すると、出力バッファが同時に動作して
しまい、ＬＳＩの誤動作の原因となる。本例では、入力
信号ＤＡＴＡ０の変化点では各イネーブル信号ＥＮ１，
ＥＮ２およびＥＮ３は全て“０”となっているため、こ
のタイミングでは、出力バッファは非イネーブル状態で
動作しない。
内部のフリップフロップ等の順序回路がクロック信号Ｃ
ＬＫに同期しているため、入力信号ＤＡＴＡ１の波形の
ように、クロック信号ＣＬＫに同期した同時動作波形が
出力される。入力信号ＤＡＴＡ０をそのまま出力バッフ
ァを通して出力すると、出力バッファが同時に動作して
しまい、ＬＳＩの誤動作の原因となる。本例では、入力
信号ＤＡＴＡ０の変化点では各イネーブル信号ＥＮ１，
ＥＮ２およびＥＮ３は全て“０”となっているため、こ
のタイミングでは、出力バッファは非イネーブル状態で
動作しない。
【００１４】イネーブル信号ＥＮ１が“０→１”となる
タイミングで出力バッファ１０−ａ，１０−ｂおよび１
０−ｃがイネーブル状態となり動作し出力信号ＤＡＴＡ
１を出力する。各イネーブル信号はＥＮ１，ＥＮ２およ
びＥＮ３は、同時動作の許容範囲内で設計、分配するた
め、出力バッファ１０−ａ，１０−ｂおよび１０−ｃの
同時動作については問題は発生しない。
タイミングで出力バッファ１０−ａ，１０−ｂおよび１
０−ｃがイネーブル状態となり動作し出力信号ＤＡＴＡ
１を出力する。各イネーブル信号はＥＮ１，ＥＮ２およ
びＥＮ３は、同時動作の許容範囲内で設計、分配するた
め、出力バッファ１０−ａ，１０−ｂおよび１０−ｃの
同時動作については問題は発生しない。
【００１５】次に、イネーブル信号、ＥＮ２が“０→
１”となるタイミングで出力バッファ２０−ａ，２０−
ｂおよび２０−ｃがイネーブル状態となり出力信号ＤＡ
ＴＡ２を出力する。このタイミングで出力バッファ１０
−ａ，１０−ｂおよび１０−ｃもイネーブル状態である
が、入力信号ＤＡＴＡ０，イネーブル信号ＥＮ１共に変
化していないため、同時動作問題は発生しない。
１”となるタイミングで出力バッファ２０−ａ，２０−
ｂおよび２０−ｃがイネーブル状態となり出力信号ＤＡ
ＴＡ２を出力する。このタイミングで出力バッファ１０
−ａ，１０−ｂおよび１０−ｃもイネーブル状態である
が、入力信号ＤＡＴＡ０，イネーブル信号ＥＮ１共に変
化していないため、同時動作問題は発生しない。
【００１６】次に、同様してイネーブル信号ＥＮ３によ
り出力バッファ３０−ａ，３０−ｂおよび３０−ｃがイ
ネーブル状態となり出力信号ＤＡＴＡ３を出力する。イ
ネーブル状態から非イネーブル状態への切り換えも動揺
にして順次行われる。
り出力バッファ３０−ａ，３０−ｂおよび３０−ｃがイ
ネーブル状態となり出力信号ＤＡＴＡ３を出力する。イ
ネーブル状態から非イネーブル状態への切り換えも動揺
にして順次行われる。
【００１７】このように出力バッファのイネーブル信号
を使用して、同時動作が問題とならない単位で出力バッ
ファをグループ化し、それぞれのグループの出力バッフ
ァのイネーブル信号を１クロック内で、分割することに
より同時動作が抑止される。
を使用して、同時動作が問題とならない単位で出力バッ
ファをグループ化し、それぞれのグループの出力バッフ
ァのイネーブル信号を１クロック内で、分割することに
より同時動作が抑止される。
【００１８】本発明の第２の実施例におけるイネーブル
信号生成回路を示す図３を参照すると、本回路では、イ
ネーブル信号ＥＮ１，ＥＮ２およびＥＮ３を図１のよう
にクロック信号ＣＬＫをもとに生成するのではなくて、
それぞれの出力信号ＤＡＴＡ１，ＤＡＴＡ２およびＤＡ
ＴＡ３の最低限必要とされるタイミングを出力データ有
効条件信号ＥＮＡ，ＮＥＢおよびＥＮＣから生成し、イ
ネーブル状態と非イネーブル状態を切り換えることによ
って、冗長な動作タイミングでの同時動作が抑止され
る。
信号生成回路を示す図３を参照すると、本回路では、イ
ネーブル信号ＥＮ１，ＥＮ２およびＥＮ３を図１のよう
にクロック信号ＣＬＫをもとに生成するのではなくて、
それぞれの出力信号ＤＡＴＡ１，ＤＡＴＡ２およびＤＡ
ＴＡ３の最低限必要とされるタイミングを出力データ有
効条件信号ＥＮＡ，ＮＥＢおよびＥＮＣから生成し、イ
ネーブル状態と非イネーブル状態を切り換えることによ
って、冗長な動作タイミングでの同時動作が抑止され
る。
【００１９】本発明の第３の実施例におけるイネーブル
信号生成回路を示す図４を参照すると、本回路ではイネ
ーブル信号ＥＮ１，ＥＮ２およびＥＮ３を、図３におけ
るのと同様に出力データ有効条件信号ＥＮＡ，ＥＮＢお
よびＥＮＣで最低限必要とされるタイミングをクロック
単位で生成したあとで、図１におけるのと同様に１クロ
ック内での分割信号により論理和をとることで、イネー
ブル信号ＥＮ１ａ〜１ｃ，ＥＮ２ａ〜２ｃおよびＥＮ３
ａ〜３ｃを生成しさらに出力バッファのイネーブルタイ
ミングを分散化している。
信号生成回路を示す図４を参照すると、本回路ではイネ
ーブル信号ＥＮ１，ＥＮ２およびＥＮ３を、図３におけ
るのと同様に出力データ有効条件信号ＥＮＡ，ＥＮＢお
よびＥＮＣで最低限必要とされるタイミングをクロック
単位で生成したあとで、図１におけるのと同様に１クロ
ック内での分割信号により論理和をとることで、イネー
ブル信号ＥＮ１ａ〜１ｃ，ＥＮ２ａ〜２ｃおよびＥＮ３
ａ〜３ｃを生成しさらに出力バッファのイネーブルタイ
ミングを分散化している。
【００２０】
【発明の効果】以上説明したように、本発明は出力バッ
ファのイネーブル機能を同時動作の抑止に利用するた
め、従来のように対象となる出力信号個々にハードウェ
アを必要とせず、グループ毎にハードウェアで生成した
イネーブル信号を使用するので、少ないハードウェアで
出力バッファの同時動作を抑止できる。
ファのイネーブル機能を同時動作の抑止に利用するた
め、従来のように対象となる出力信号個々にハードウェ
アを必要とせず、グループ毎にハードウェアで生成した
イネーブル信号を使用するので、少ないハードウェアで
出力バッファの同時動作を抑止できる。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示した実施例の各部における信号波形図
である。
である。
【図３】本発明の第２の実施例に、おけるイネーブル信
号生成回路を示す図である。
号生成回路を示す図である。
【図４】本発明の第３の実施例におけるイネーブル信号
生成回路を示す図である。
生成回路を示す図である。
１０〜３０ 出力バッファ群 ４０ インバータ ５０〜６０ ディレイゲート ＣＬＫ クロック信号 ＥＮ１〜ＥＮ３ イネーブル信号 ＤＡＴＡ０ 入力信号 ＤＡＴＡ１〜３ 出力信号 ＥＮＡ〜ＥＮＣ 出力データ有効条件信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｊ 9184−5Ｊ
Claims (3)
- 【請求項１】 イネーブル状態では、ＬＳＩ内部の信号
をＬＳＩ外部に出力し、非イネーブル状態では、出力が
高インピーダンス状態となる複数個の出力バッファと、 クロック信号を入力し、前記複数個の出力バッファのイ
ネーブル端子に１クロック中の特定部分をイネーブル状
態とする複数種類のイネーブル信号を出力するイネーブ
ル信号生成回路とを有し、複数の出力バッファのイネー
ブルタイミングに差を与えることにより同時動作を抑止
することを特徴とするＬＳＩにおける出力バッファの同
時動作抑止回路。 - 【請求項２】 前記イネーブル信号生成回路は、各々の
ＬＳＩ出力信号の有効信号を入力し、各ＬＳＩ出力信号
が必要となるタイミングにのみイネーブル状態とし、同
時動作を抑止することを特徴とする請求項１記載の出力
バッファの同時動作抑止回路。 - 【請求項３】 前記イネーブル信号生成回路は、クロッ
ク信号及び各々のＬＳＩ出力信号の有効信号を入力し、
各ＬＳＩ出力信号が必要となるタイミングの１クロック
中の特定部分のみイネーブル状態とし、同時動作を抑止
することを特徴とする請求項１記載の出力バッファの同
時動作抑止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116602A JPH0795039A (ja) | 1992-05-11 | 1992-05-11 | 出力バッファの同時動作抑止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116602A JPH0795039A (ja) | 1992-05-11 | 1992-05-11 | 出力バッファの同時動作抑止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795039A true JPH0795039A (ja) | 1995-04-07 |
Family
ID=14691225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116602A Withdrawn JPH0795039A (ja) | 1992-05-11 | 1992-05-11 | 出力バッファの同時動作抑止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795039A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031155A (ja) * | 2004-07-13 | 2006-02-02 | Fujitsu Ltd | 半導体装置及びバスシステム |
| JP2009033235A (ja) * | 2007-07-24 | 2009-02-12 | Ricoh Co Ltd | バス変換装置、半導体装置及びそれらのノイズ低減方法 |
| JP2013536957A (ja) * | 2010-08-31 | 2013-09-26 | マイクロン テクノロジー， インク． | チャネルスキュー |
-
1992
- 1992-05-11 JP JP4116602A patent/JPH0795039A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031155A (ja) * | 2004-07-13 | 2006-02-02 | Fujitsu Ltd | 半導体装置及びバスシステム |
| JP2009033235A (ja) * | 2007-07-24 | 2009-02-12 | Ricoh Co Ltd | バス変換装置、半導体装置及びそれらのノイズ低減方法 |
| JP2013536957A (ja) * | 2010-08-31 | 2013-09-26 | マイクロン テクノロジー， インク． | チャネルスキュー |
| US9105324B2 (en) | 2010-08-31 | 2015-08-11 | Micron Technology, Inc. | Channel skewing |
| US9542985B2 (en) | 2010-08-31 | 2017-01-10 | Micron Technology, Inc. | Channel skewing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |