JPH0795052A - 周波数同期回路 - Google Patents
周波数同期回路Info
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- JPH0795052A JPH0795052A JP5233330A JP23333093A JPH0795052A JP H0795052 A JPH0795052 A JP H0795052A JP 5233330 A JP5233330 A JP 5233330A JP 23333093 A JP23333093 A JP 23333093A JP H0795052 A JPH0795052 A JP H0795052A
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- JP
- Japan
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- output
- frequency
- counting
- averaging
- reference signal
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 通信におけるディジタル同期網に使用される
周波数同期回路に関し、雑音が付加されたクロックから
雑音成分を除いた本来のクロックを抽出および供給する
ことを目的とする。 【構成】 外部から供給されるリファレンス信号ｆをサ
ンプル信号Ｔによりカウントする第１のカウント手段１
と、出力される同期クロック信号ｆ' を前記サンプル信
号Ｔによりカウントする第２のカウント手段２と、前記
第１のカウント手段１の出力を記憶および平均化する記
憶・平均化手段３と、前記記憶・平均化手段３の出力と
前記第２のカウント手段２の出力とを比較する比較手段
４とを具備し、該比較手段４の出力に応じて周波数同期
した同期クロック信号ｆ' を出力するように構成する。
周波数同期回路に関し、雑音が付加されたクロックから
雑音成分を除いた本来のクロックを抽出および供給する
ことを目的とする。 【構成】 外部から供給されるリファレンス信号ｆをサ
ンプル信号Ｔによりカウントする第１のカウント手段１
と、出力される同期クロック信号ｆ' を前記サンプル信
号Ｔによりカウントする第２のカウント手段２と、前記
第１のカウント手段１の出力を記憶および平均化する記
憶・平均化手段３と、前記記憶・平均化手段３の出力と
前記第２のカウント手段２の出力とを比較する比較手段
４とを具備し、該比較手段４の出力に応じて周波数同期
した同期クロック信号ｆ' を出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は周波数同期回路に関し、
特に、通信におけるディジタル同期網に使用される周波
数同期回路に関する。近年、通信におけるディジタル同
期網化の要求に伴って、高安定なクロック（リファレン
ス信号）の伝達が要求されている。そして、伝送路に様
々な要因で発生する雑音を取り除いて、本来のクロック
を抽出および供給することのできる周波数同期回路の提
供が要望されている。
特に、通信におけるディジタル同期網に使用される周波
数同期回路に関する。近年、通信におけるディジタル同
期網化の要求に伴って、高安定なクロック（リファレン
ス信号）の伝達が要求されている。そして、伝送路に様
々な要因で発生する雑音を取り除いて、本来のクロック
を抽出および供給することのできる周波数同期回路の提
供が要望されている。
【０００２】
【従来の技術】従来、通信のディジタル同期網において
は、高安定なクロックを伝達するために、高安定なＶＣ
ＸＯ（Voltage-Controlled Crystal (X-tal) Oscillato
r:電圧制御水晶発振器）を用いたＰＬＬ(Phase Locked
Loop) 回路が使用されている。しかしながら、この従来
のＰＬＬ回路では、例えば、温度変化や電源変動等の様
々な要因によって、伝送路に発生するジッタおよびワン
ダー（１０Ｈｚ以下のジッタ）に対して、特に、ワンダ
ーに対してはＰＬＬが追従してしまうことになってい
た。
は、高安定なクロックを伝達するために、高安定なＶＣ
ＸＯ（Voltage-Controlled Crystal (X-tal) Oscillato
r:電圧制御水晶発振器）を用いたＰＬＬ(Phase Locked
Loop) 回路が使用されている。しかしながら、この従来
のＰＬＬ回路では、例えば、温度変化や電源変動等の様
々な要因によって、伝送路に発生するジッタおよびワン
ダー（１０Ｈｚ以下のジッタ）に対して、特に、ワンダ
ーに対してはＰＬＬが追従してしまうことになってい
た。
【０００３】そこで、従来の周波数同期回路（ＰＬＬ回
路）は、ＰＬＬのカットオフ周波数を低くすることでジ
ッタおよびワンダーに対する耐力を強化している。しか
し、例えば、カットオフ周波数を低く設定するとプルイ
ンレンジが狭くなってしまい、また、カットオフ周波数
を低く設定するための回路（ラグフィルタまたはラグリ
ードフィルタ回路）に必要とされる容量素子も大きくし
なければならず限界がある。
路）は、ＰＬＬのカットオフ周波数を低くすることでジ
ッタおよびワンダーに対する耐力を強化している。しか
し、例えば、カットオフ周波数を低く設定するとプルイ
ンレンジが狭くなってしまい、また、カットオフ周波数
を低く設定するための回路（ラグフィルタまたはラグリ
ードフィルタ回路）に必要とされる容量素子も大きくし
なければならず限界がある。
【０００４】ところで、例えば、ＳＯＮＥＴ(Synchrono
us Optical Network) 或いはＳＤＨ(Synchronous Digit
al Hierarchy) のパス・プロテクション・スイッチ・リ
ング・システム(Path Protection Switch Ring System)
においては、現用および予備の回線を設け、一方の回線
（現用回線）に事故, 装置傷害, 工事等の障害が発生し
ても、他方の回線（予備回線）に自動的に切り替えて使
用するようになっている。しかしながら、このようなパ
ス・プロテクション・スイッチ・リング・システムにお
いて、現用回線から予備回線へ回線が切り替わる場合、
通常、クロック（リファレンス信号）の周波数は同一で
も位相は異なっているために、位相変動を起こすことが
考えられる。
us Optical Network) 或いはＳＤＨ(Synchronous Digit
al Hierarchy) のパス・プロテクション・スイッチ・リ
ング・システム(Path Protection Switch Ring System)
においては、現用および予備の回線を設け、一方の回線
（現用回線）に事故, 装置傷害, 工事等の障害が発生し
ても、他方の回線（予備回線）に自動的に切り替えて使
用するようになっている。しかしながら、このようなパ
ス・プロテクション・スイッチ・リング・システムにお
いて、現用回線から予備回線へ回線が切り替わる場合、
通常、クロック（リファレンス信号）の周波数は同一で
も位相は異なっているために、位相変動を起こすことが
考えられる。
【０００５】さらに、従来のＰＬＬ回路は、通信回線等
の障害によりリファレンス信号がなくなった場合には、
例えば、ＶＣＸＯのフリーラン等で動作するようになっ
ており、所謂、ホールドオーバー機能を持たせることは
困難であった。
の障害によりリファレンス信号がなくなった場合には、
例えば、ＶＣＸＯのフリーラン等で動作するようになっ
ており、所謂、ホールドオーバー機能を持たせることは
困難であった。
【０００６】
【発明が解決しようとする課題】上述したように、従来
のＰＬＬ回路（周波数同期回路）では、プルインレンジ
を必要以上に狭くすることなく、抑圧すべきワンダー周
波数に追従しないようにカットオフ周波数を低くするこ
とは、ラグフィルターまたはラグリードフィルターでは
限界があった。また、従来の周波数同期回路では、回線
が切り替えられた場合等においては、位相変動を生じる
ことになっていた。さらに、従来の周波数同期回路で
は、ホールドオーバー機能を持たせることが困難であっ
た。
のＰＬＬ回路（周波数同期回路）では、プルインレンジ
を必要以上に狭くすることなく、抑圧すべきワンダー周
波数に追従しないようにカットオフ周波数を低くするこ
とは、ラグフィルターまたはラグリードフィルターでは
限界があった。また、従来の周波数同期回路では、回線
が切り替えられた場合等においては、位相変動を生じる
ことになっていた。さらに、従来の周波数同期回路で
は、ホールドオーバー機能を持たせることが困難であっ
た。
【０００７】本発明は、上述した従来の周波数同期回路
（ＰＬＬ回路）が有する課題に鑑み、雑音が付加された
クロックから雑音成分を除いた本来のクロックを抽出お
よび供給することを目的とする。
（ＰＬＬ回路）が有する課題に鑑み、雑音が付加された
クロックから雑音成分を除いた本来のクロックを抽出お
よび供給することを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明に係る周波
数同期回路の原理構成を示すブロック図である。本発明
によれば、外部から供給されるリファレンス信号ｆをサ
ンプル信号Ｔによりカウントする第１のカウント手段１
と、出力される同期クロック信号ｆ' を前記サンプル信
号Ｔによりカウントする第２のカウント手段２と、前記
第１のカウント手段１の出力を記憶および平均化する記
憶・平均化手段３と、前記記憶・平均化手段３の出力と
前記第２のカウント手段２の出力とを比較する比較手段
４とを具備し、該比較手段４の出力に応じて周波数同期
した同期クロック信号ｆ'を出力するようにしたことを
特徴とする周波数同期回路が提供される。
数同期回路の原理構成を示すブロック図である。本発明
によれば、外部から供給されるリファレンス信号ｆをサ
ンプル信号Ｔによりカウントする第１のカウント手段１
と、出力される同期クロック信号ｆ' を前記サンプル信
号Ｔによりカウントする第２のカウント手段２と、前記
第１のカウント手段１の出力を記憶および平均化する記
憶・平均化手段３と、前記記憶・平均化手段３の出力と
前記第２のカウント手段２の出力とを比較する比較手段
４とを具備し、該比較手段４の出力に応じて周波数同期
した同期クロック信号ｆ'を出力するようにしたことを
特徴とする周波数同期回路が提供される。
【０００９】
【作用】本発明の周波数同期回路によれば、外部から供
給されるリファレンス信号ｆは、サンプル信号Ｔにより
カウントする第１のカウント手段１でカウントされ、ま
た、出力される同期クロック信号ｆ' も、サンプル信号
Ｔによりカウントする第２のカウント手段２でカウント
される。さらに、第１のカウント手段１の出力は、記憶
・平均化手段３により記憶および平均化されて比較手段
４に供給され、第２のカウント手段２の出力と比較され
る。そして、比較手段４の出力に対応する周波数で同期
した同期クロック信号ｆ' が出力される。
給されるリファレンス信号ｆは、サンプル信号Ｔにより
カウントする第１のカウント手段１でカウントされ、ま
た、出力される同期クロック信号ｆ' も、サンプル信号
Ｔによりカウントする第２のカウント手段２でカウント
される。さらに、第１のカウント手段１の出力は、記憶
・平均化手段３により記憶および平均化されて比較手段
４に供給され、第２のカウント手段２の出力と比較され
る。そして、比較手段４の出力に対応する周波数で同期
した同期クロック信号ｆ' が出力される。
【００１０】このように、本発明の周波数同期回路によ
れば、雑音が付加されたリファレンス信号（クロック）
ｆは、サンプル信号Ｔによりカウントされ且つ平均化さ
れ、その後、比較手段４において、サンプル信号Ｔによ
り第２のカウント手段２でカウントされた同期クロック
信号ｆ' と比較される。これによって、リファレンス信
号ｆにおける雑音成分を取り除いた同期クロックｆ'(本
来のクロック）を抽出および供給することができる。
れば、雑音が付加されたリファレンス信号（クロック）
ｆは、サンプル信号Ｔによりカウントされ且つ平均化さ
れ、その後、比較手段４において、サンプル信号Ｔによ
り第２のカウント手段２でカウントされた同期クロック
信号ｆ' と比較される。これによって、リファレンス信
号ｆにおける雑音成分を取り除いた同期クロックｆ'(本
来のクロック）を抽出および供給することができる。
【００１１】
【実施例】以下、図面を参照して本発明に係る周波数同
期回路の実施例を説明する。図２は本発明の周波数同期
回路の第１の実施例を示すブロック図であり、図３は図
２に示す周波数同期回路における動作を説明するための
タイミング図である。
期回路の実施例を説明する。図２は本発明の周波数同期
回路の第１の実施例を示すブロック図であり、図３は図
２に示す周波数同期回路における動作を説明するための
タイミング図である。
【００１２】図２において、参照符号１はリファレンス
信号ｆを測定するカウンタ部（第１の周波数カウン
タ）、２は分周器８の出力信号（同期クロック信号）
ｆ' の周波数を測定するカウンタ部（第２の周波数カウ
ンタ）、そして、３は第１の周波数カウンタ１で測定し
た周波数を一定時間蓄積し, その間の平均値を算出する
メモリ・平均化部を示している。また、図２において、
参照符号４はメモリ・平均化部３からの平均周波数と第
２の周波数カウンタ２からの周波数とを比較する周波数
比較部、５は周波数比較部４による周波数比較結果を電
圧値データに変換するデータ変換部、６はデータ変換部
５による電圧値データをアナログ電圧に変換するＤ／Ａ
コンバータ、７はＶＣＸＯ（電圧制御水晶発振器）、そ
して、８は上述した分周器である。
信号ｆを測定するカウンタ部（第１の周波数カウン
タ）、２は分周器８の出力信号（同期クロック信号）
ｆ' の周波数を測定するカウンタ部（第２の周波数カウ
ンタ）、そして、３は第１の周波数カウンタ１で測定し
た周波数を一定時間蓄積し, その間の平均値を算出する
メモリ・平均化部を示している。また、図２において、
参照符号４はメモリ・平均化部３からの平均周波数と第
２の周波数カウンタ２からの周波数とを比較する周波数
比較部、５は周波数比較部４による周波数比較結果を電
圧値データに変換するデータ変換部、６はデータ変換部
５による電圧値データをアナログ電圧に変換するＤ／Ａ
コンバータ、７はＶＣＸＯ（電圧制御水晶発振器）、そ
して、８は上述した分周器である。
【００１３】第１の周波数カウンタ１は、カウンタ回路
１a およびラッチ回路１b を備え、また、第２の周波数
カウンタ２は、カウンタ回路２a およびラッチ回路２b,
２cを備えている。カウンタ回路１a は、外部からクロ
ック端子ＣＫに供給されるリファレンス信号ｆをサンプ
ル信号Ｔのサンプル時間（Ｔ：例えば、１sec.または１
０sec.）だけカウントし、また、カウンタ回路２a は、
クロック端子ＣＫに供給される分周器８の出力信号（同
期クロック信号）ｆ' をサンプル信号Ｔのサンプル時間
（Ｔ）だけカウントするようになっている。カウンタ回
路１a の出力は、制御信号Ｔa によって制御されるラッ
チ回路１b を介してメモリ・平均化部３へ供給されてい
る。また、カウンタ回路２a の出力は、制御信号Ｔa に
よって制御されるラッチ回路２b および制御信号Ｔb に
よって制御されるラッチ回路２cを介してメモリ・平均
化部３へ供給されている。ここで、制御信号Ｔb は、メ
モリ・平均化部３へも供給されている。また、ラッチ回
路２c は、単に、タイミングを合わせるために使用する
ものである。
１a およびラッチ回路１b を備え、また、第２の周波数
カウンタ２は、カウンタ回路２a およびラッチ回路２b,
２cを備えている。カウンタ回路１a は、外部からクロ
ック端子ＣＫに供給されるリファレンス信号ｆをサンプ
ル信号Ｔのサンプル時間（Ｔ：例えば、１sec.または１
０sec.）だけカウントし、また、カウンタ回路２a は、
クロック端子ＣＫに供給される分周器８の出力信号（同
期クロック信号）ｆ' をサンプル信号Ｔのサンプル時間
（Ｔ）だけカウントするようになっている。カウンタ回
路１a の出力は、制御信号Ｔa によって制御されるラッ
チ回路１b を介してメモリ・平均化部３へ供給されてい
る。また、カウンタ回路２a の出力は、制御信号Ｔa に
よって制御されるラッチ回路２b および制御信号Ｔb に
よって制御されるラッチ回路２cを介してメモリ・平均
化部３へ供給されている。ここで、制御信号Ｔb は、メ
モリ・平均化部３へも供給されている。また、ラッチ回
路２c は、単に、タイミングを合わせるために使用する
ものである。
【００１４】メモリ・平均化部３は、Ｍ段のメモリを有
し、Ｍ段分の平均値（つまり、Ｍ×Ｔ秒間の平均周波
数）を算出する。これにより、１/(Ｍ×Ｔ）Ｈz 以上の
周波数（ジッタおよびワンダー等のノイズ成分）を取り
除くことができる。周波数比較部４は、メモリ・平均化
部３からのデータ（平均値データ）と第２の周波数カウ
ンタ２からのデータを比較し、その結果をデータ変換部
５に供給する。すなわち、周波数比較部４は、メモリ・
平均化部３からの平均値データ（ｆave)と第２の周波数
カウンタ２からのデータ（ｆ")の差（Δｆd)を検出する
差検出部４a と、差検出部４a の結果を基にしてデータ
変換部５に出力するデータを修正（ｆave＋Δｆd)する
修正部４b を備えている。
し、Ｍ段分の平均値（つまり、Ｍ×Ｔ秒間の平均周波
数）を算出する。これにより、１/(Ｍ×Ｔ）Ｈz 以上の
周波数（ジッタおよびワンダー等のノイズ成分）を取り
除くことができる。周波数比較部４は、メモリ・平均化
部３からのデータ（平均値データ）と第２の周波数カウ
ンタ２からのデータを比較し、その結果をデータ変換部
５に供給する。すなわち、周波数比較部４は、メモリ・
平均化部３からの平均値データ（ｆave)と第２の周波数
カウンタ２からのデータ（ｆ")の差（Δｆd)を検出する
差検出部４a と、差検出部４a の結果を基にしてデータ
変換部５に出力するデータを修正（ｆave＋Δｆd)する
修正部４b を備えている。
【００１５】データ変換部５は、ＲＯＭ等のテーブルを
利用して周波数比較部４の出力に対応する電圧値のデー
タに変換するものであり、また、Ｄ／Ａコンバータ６
は、データ変換部５から出力された電圧値データをアナ
ログ電圧に変換するものである。ここで、Ｄ／Ａコンバ
ータ６には、制御信号Ｔc が供給されている。尚、サン
プル信号Ｔおよび制御信号Ｔa,Ｔb,Ｔc は、同じ時間
（例えば、１sec.または１０sec.）を有する信号であ
り、位相だけがそれぞれ異なるようになっている（図３
参照）。
利用して周波数比較部４の出力に対応する電圧値のデー
タに変換するものであり、また、Ｄ／Ａコンバータ６
は、データ変換部５から出力された電圧値データをアナ
ログ電圧に変換するものである。ここで、Ｄ／Ａコンバ
ータ６には、制御信号Ｔc が供給されている。尚、サン
プル信号Ｔおよび制御信号Ｔa,Ｔb,Ｔc は、同じ時間
（例えば、１sec.または１０sec.）を有する信号であ
り、位相だけがそれぞれ異なるようになっている（図３
参照）。
【００１６】Ｄ／Ａコンバータ６から出力されるアナロ
グ電圧は、ＶＣＸＯ７の制御電圧として使用され、該Ｖ
ＣＸＯ７はその電圧に対応する周波数（Ｎ×ｆ')を発振
する。そして、分周器８は、ＶＣＸＯ７で発振された周
波数（Ｎ×ｆ')を１／Ｎ分周し、この分周器８の出力
（同期クロック信号ｆ')が第２の周波数カウンタ２へ供
給されるようになっている。
グ電圧は、ＶＣＸＯ７の制御電圧として使用され、該Ｖ
ＣＸＯ７はその電圧に対応する周波数（Ｎ×ｆ')を発振
する。そして、分周器８は、ＶＣＸＯ７で発振された周
波数（Ｎ×ｆ')を１／Ｎ分周し、この分周器８の出力
（同期クロック信号ｆ')が第２の周波数カウンタ２へ供
給されるようになっている。
【００１７】以上において、サンプル信号Ｔおよびメモ
リ・平均化部３のメモリ段数Ｍの値を大きくする程、低
周波雑音を抑圧することができる。このとき、プルイン
レンジは、サンプル信号Ｔおよびメモリ・平均化部のメ
モリ段数Ｍの値に関わらず、データ変換部５に依存する
ため、最大ではＶＣＸＯ７の周波数可変幅まで広げるこ
とができる。また、外部から供給されるリファレンス信
号ｆの障害時には、メモリ・平均化部３へのデータ書き
込みを止めることにより、メモリ・平均化部３の出力デ
ータ（障害前の平均周波数）を固定とし、この障害前の
平均周波数に対してＶＣＸＯ７を追従させてタイミング
を維持することができる。
リ・平均化部３のメモリ段数Ｍの値を大きくする程、低
周波雑音を抑圧することができる。このとき、プルイン
レンジは、サンプル信号Ｔおよびメモリ・平均化部のメ
モリ段数Ｍの値に関わらず、データ変換部５に依存する
ため、最大ではＶＣＸＯ７の周波数可変幅まで広げるこ
とができる。また、外部から供給されるリファレンス信
号ｆの障害時には、メモリ・平均化部３へのデータ書き
込みを止めることにより、メモリ・平均化部３の出力デ
ータ（障害前の平均周波数）を固定とし、この障害前の
平均周波数に対してＶＣＸＯ７を追従させてタイミング
を維持することができる。
【００１８】図４は本発明の周波数同期回路の第２の実
施例を示すブロック図である。同図に示されるように、
本第２実施例は、第１の周波数カウンタ（１）を２組設
け、セレクタ９により一方を選択するようになってい
る。ところで、ＳＯＮＥＴ或いはＳＤＨのパス・プロテ
クション・スイッチ・リング・システムにおいては、現
用および予備の回線を設け、一方の回線（現用回線）に
事故, 装置傷害, 工事等の障害が発生しても、他方の回
線（予備回線）に自動的に切り替えて使用するようにな
っているが、本第２実施例では、このようなパス・プロ
テクション・スイッチ・リング・システムにも適用でき
るように構成されている。
施例を示すブロック図である。同図に示されるように、
本第２実施例は、第１の周波数カウンタ（１）を２組設
け、セレクタ９により一方を選択するようになってい
る。ところで、ＳＯＮＥＴ或いはＳＤＨのパス・プロテ
クション・スイッチ・リング・システムにおいては、現
用および予備の回線を設け、一方の回線（現用回線）に
事故, 装置傷害, 工事等の障害が発生しても、他方の回
線（予備回線）に自動的に切り替えて使用するようにな
っているが、本第２実施例では、このようなパス・プロ
テクション・スイッチ・リング・システムにも適用でき
るように構成されている。
【００１９】すなわち、本第２実施例では、例えば、パ
ス・プロテクション・スイッチ・リング・システムに適
用する場合、現用回線におけるリファレンス信号ｆ1 に
対してはカウンタ回路11a およびラッチ回路11b を有す
る周波数カウンタ11を設け、同様に、予備回線における
リファレンス信号ｆ2 に対してはカウンタ回路12a およ
びラッチ回路12b を有する周波数カウンタ12を設けるよ
うになっている。ここで、カウンタ回路11a,12a および
ラッチ回路11b,12b は、前述した第１実施例におけるカ
ウンタ回路１a およびラッチ回路１b と同様のものであ
る。そして、セレクタ９は、周波数カウンタ11の出力ｆ
1dおよび周波数カウンタ12の出力ｆ2dの一方を選択し
て、メモリ・平均化部３ヘ供給するためのものである。
尚、他の構成は、上述した第１実施例と同様であり、そ
の説明は省略する。また、以下の各実施例においても、
第１実施例と同じ構成個所は、その説明を省略する。
ス・プロテクション・スイッチ・リング・システムに適
用する場合、現用回線におけるリファレンス信号ｆ1 に
対してはカウンタ回路11a およびラッチ回路11b を有す
る周波数カウンタ11を設け、同様に、予備回線における
リファレンス信号ｆ2 に対してはカウンタ回路12a およ
びラッチ回路12b を有する周波数カウンタ12を設けるよ
うになっている。ここで、カウンタ回路11a,12a および
ラッチ回路11b,12b は、前述した第１実施例におけるカ
ウンタ回路１a およびラッチ回路１b と同様のものであ
る。そして、セレクタ９は、周波数カウンタ11の出力ｆ
1dおよび周波数カウンタ12の出力ｆ2dの一方を選択し
て、メモリ・平均化部３ヘ供給するためのものである。
尚、他の構成は、上述した第１実施例と同様であり、そ
の説明は省略する。また、以下の各実施例においても、
第１実施例と同じ構成個所は、その説明を省略する。
【００２０】具体的に、例えば、現用回線を使用してい
る時の第１のリファレンス信号ｆ1に何らかの障害が発
生した場合、予備回線の第２のリファレンス信号ｆ2 へ
の切り替えが行われる。ここで、第２のリファレンス信
号ｆ2 は、基本的には、第１のリファレンス信号ｆ1 同
じ周波数の信号であるが、位相が等しいとは限らない。
そのため、本第２実施例においては、第２のリファレン
ス信号ｆ2 の位相が第１のリファレンス信号ｆ1 の位相
と異なっている場合でも、セレクタ９によって、周波数
カウンタ11によりカウントされた周波数のディジタル値
ｆ1dから周波数カウンタ12によりカウントされた周波数
のディジタル値ｆ2dに切り替えられ、メモリ・平均化部
３ヘ供給されるようになっている。そして、メモリ・平
均化部３で平均化された平均値データ（ｆave)および第
２の周波数カウンタ２からのデータ（ｆ")が周波数比較
部４に供給されて比較されるようになっている。これに
より、たとえ、第１のリファレンス信号ｆ1 の位相と第
２のリファレンス信号ｆ2の位相が異なっている場合で
も、位相変動を生じることなくリファレンス信号の切り
替えを行うことができる。
る時の第１のリファレンス信号ｆ1に何らかの障害が発
生した場合、予備回線の第２のリファレンス信号ｆ2 へ
の切り替えが行われる。ここで、第２のリファレンス信
号ｆ2 は、基本的には、第１のリファレンス信号ｆ1 同
じ周波数の信号であるが、位相が等しいとは限らない。
そのため、本第２実施例においては、第２のリファレン
ス信号ｆ2 の位相が第１のリファレンス信号ｆ1 の位相
と異なっている場合でも、セレクタ９によって、周波数
カウンタ11によりカウントされた周波数のディジタル値
ｆ1dから周波数カウンタ12によりカウントされた周波数
のディジタル値ｆ2dに切り替えられ、メモリ・平均化部
３ヘ供給されるようになっている。そして、メモリ・平
均化部３で平均化された平均値データ（ｆave)および第
２の周波数カウンタ２からのデータ（ｆ")が周波数比較
部４に供給されて比較されるようになっている。これに
より、たとえ、第１のリファレンス信号ｆ1 の位相と第
２のリファレンス信号ｆ2の位相が異なっている場合で
も、位相変動を生じることなくリファレンス信号の切り
替えを行うことができる。
【００２１】図５は本発明の周波数同期回路の第３の実
施例を示すブロック図である。本第３実施例は、上述し
た図４に示す第２実施例における２組の周波数カウンタ
（11,12)をＮ組（11〜1N）設けるようにしたものであ
る。また、第２実施例では１：２の選択を行うセレクタ
９も、本第３実施例では１：Ｎの選択を行うようになっ
ている。これにより、リファレンス信号として使用する
ことのできる全てのクロック（ｆ1 〜ｆN ) に対するど
のような切り替えも位相変動を生じることなく行うこと
ができる。
施例を示すブロック図である。本第３実施例は、上述し
た図４に示す第２実施例における２組の周波数カウンタ
（11,12)をＮ組（11〜1N）設けるようにしたものであ
る。また、第２実施例では１：２の選択を行うセレクタ
９も、本第３実施例では１：Ｎの選択を行うようになっ
ている。これにより、リファレンス信号として使用する
ことのできる全てのクロック（ｆ1 〜ｆN ) に対するど
のような切り替えも位相変動を生じることなく行うこと
ができる。
【００２２】図６は本発明の周波数同期回路の第４の実
施例を示すブロック図である。同図において、参照符号
20はリファレンス信号の障害を検出するリファレンス信
号障害検出部を示し、30はリファレンス信号障害検出部
20の出力に応じて第１の周波数カウンタ１の出力のメモ
リ部（メモリ・平均化部３）ヘの書き込みを停止させる
書込停止制御部である。
施例を示すブロック図である。同図において、参照符号
20はリファレンス信号の障害を検出するリファレンス信
号障害検出部を示し、30はリファレンス信号障害検出部
20の出力に応じて第１の周波数カウンタ１の出力のメモ
リ部（メモリ・平均化部３）ヘの書き込みを停止させる
書込停止制御部である。
【００２３】本第４実施例においては、通常動作（定常
時）は第１実施例と同様であるが、リファレンス信号に
障害が発生した場合、該リファレンス信号の障害をリフ
ァレンス信号障害検出部20で検出して書込停止制御部30
へ制御信号を出力する。この書込停止制御部30は、リフ
ァレンス信号に障害が発生したことを示す制御信号を受
けて、メモリ・平均化部（メモリ部）３が第１の周波数
カウンタ１の出力データを取り込まないように制御し、
その結果、メモリ・平均化部３では障害前のデータにつ
いての平均化を行い、そのデータを出力し続ける。
時）は第１実施例と同様であるが、リファレンス信号に
障害が発生した場合、該リファレンス信号の障害をリフ
ァレンス信号障害検出部20で検出して書込停止制御部30
へ制御信号を出力する。この書込停止制御部30は、リフ
ァレンス信号に障害が発生したことを示す制御信号を受
けて、メモリ・平均化部（メモリ部）３が第１の周波数
カウンタ１の出力データを取り込まないように制御し、
その結果、メモリ・平均化部３では障害前のデータにつ
いての平均化を行い、そのデータを出力し続ける。
【００２４】ここで、周波数比較部４は、メモリ・平均
化部３から出力される障害前のデータ平均値データ（ｆ
ave)および第２の周波数カウンタ２からのデータ（ｆ")
を比較することになる。これにより、リファレンス信号
に障害が発生した場合でも、障害前のタイミングを維持
することができる。なお、この第４実施例の構成は、前
述した第２および第３実施例に対しても適用することが
でき、その場合には、全てのリファレンス信号（ｆ1,ｆ
2;ｆ1 〜ｆN ) に障害が発生した場合（すなわち、全て
のリファレンス信号が供給されなくなった場合）、上述
したモードとなるように制御することで同期網の信頼度
および安定性を一層向上させることができる。
化部３から出力される障害前のデータ平均値データ（ｆ
ave)および第２の周波数カウンタ２からのデータ（ｆ")
を比較することになる。これにより、リファレンス信号
に障害が発生した場合でも、障害前のタイミングを維持
することができる。なお、この第４実施例の構成は、前
述した第２および第３実施例に対しても適用することが
でき、その場合には、全てのリファレンス信号（ｆ1,ｆ
2;ｆ1 〜ｆN ) に障害が発生した場合（すなわち、全て
のリファレンス信号が供給されなくなった場合）、上述
したモードとなるように制御することで同期網の信頼度
および安定性を一層向上させることができる。
【００２５】図７は本発明に係る周波数同期回路の他の
形態の原理構成を示すブロック図である。同図におい
て、参照符号100 は第１の減算処理部を示し、200 は第
２の減算処理部を示している。すなわち、図７に示す周
波数同期回路では、第１の周波数カウンタ１とメモリ・
平均化部３との間に第１の減算処理部100 を挿入し、ま
た、第２の周波数カウンタ２と周波数比較部４との間に
第２の減算処理部200 を挿入するようにしたものであ
る。ここで、第１の減算処理部100 は、第１の周波数カ
ウンタ１の出力（ｆ）から所定の値（ｆ0)を減算（Δｆ
＝ｆ−ｆ0)するものであり、また、第２の減算処理部20
0 は、第２の周波数カウンタ２の出力（ｆ')から上記所
定の値（ｆ0)を減算する（Δｆ' ＝ｆ' −ｆ0)ものであ
る。尚、上記所定の値ｆ0 は、リファレンス信号ｆの中
心周波数として規定することができる。
形態の原理構成を示すブロック図である。同図におい
て、参照符号100 は第１の減算処理部を示し、200 は第
２の減算処理部を示している。すなわち、図７に示す周
波数同期回路では、第１の周波数カウンタ１とメモリ・
平均化部３との間に第１の減算処理部100 を挿入し、ま
た、第２の周波数カウンタ２と周波数比較部４との間に
第２の減算処理部200 を挿入するようにしたものであ
る。ここで、第１の減算処理部100 は、第１の周波数カ
ウンタ１の出力（ｆ）から所定の値（ｆ0)を減算（Δｆ
＝ｆ−ｆ0)するものであり、また、第２の減算処理部20
0 は、第２の周波数カウンタ２の出力（ｆ')から上記所
定の値（ｆ0)を減算する（Δｆ' ＝ｆ' −ｆ0)ものであ
る。尚、上記所定の値ｆ0 は、リファレンス信号ｆの中
心周波数として規定することができる。
【００２６】第１の減算処理部100 の出力（Δｆ）は、
メモリ・平均化部３を介して周波数比較部４に供給さ
れ、減算処理部200 の出力（Δｆ')と比較される。すな
わち、周波数比較部４では、実際のリファレンス信号ｆ
およびリファレンス信号の中心周波数ｆ0 の差分と、出
力する同期クロック（分周器８の出力）ｆ' およびリフ
ァレンス信号の中心周波数ｆ0 の差分とが比較されるこ
とになる。後は、前述した第１実施例と同様である。
メモリ・平均化部３を介して周波数比較部４に供給さ
れ、減算処理部200 の出力（Δｆ')と比較される。すな
わち、周波数比較部４では、実際のリファレンス信号ｆ
およびリファレンス信号の中心周波数ｆ0 の差分と、出
力する同期クロック（分周器８の出力）ｆ' およびリフ
ァレンス信号の中心周波数ｆ0 の差分とが比較されるこ
とになる。後は、前述した第１実施例と同様である。
【００２７】従って、リファレンス信号の中心周波数
（ｆ0)と実際のリファレンス信号の周波数（ｆ）が一致
していればメモリ・平均化部（メモリ内）３のデータは
０となる。これにより、メモリ・平均化部３のメモリ内
のデータを電源投入時の初期値としてオール０を与えて
やることにより、電源投入時の異常な周波数ずれを少な
くすることができる。さらに、メモリ・平均化部３およ
び周波数比較部４において処理するビット数を減少する
ことができるため、回路規模を軽減することが可能とな
る。
（ｆ0)と実際のリファレンス信号の周波数（ｆ）が一致
していればメモリ・平均化部（メモリ内）３のデータは
０となる。これにより、メモリ・平均化部３のメモリ内
のデータを電源投入時の初期値としてオール０を与えて
やることにより、電源投入時の異常な周波数ずれを少な
くすることができる。さらに、メモリ・平均化部３およ
び周波数比較部４において処理するビット数を減少する
ことができるため、回路規模を軽減することが可能とな
る。
【００２８】
【発明の効果】以上、詳述したように、本発明の周波数
同期回路によれば、同期網において、様々な要因により
雑音（例えば、ワンダー）が付加されたクロックから雑
音成分を除いた本来のクロックを抽出および供給するこ
とができる。さらに、本発明の周波数同期回路によれ
ば、リファレンス信号の切り替えによる位相変動を抑
え、リファレンス信号に障害が発生した場合でも継続し
たタイミングを維持することができる。
同期回路によれば、同期網において、様々な要因により
雑音（例えば、ワンダー）が付加されたクロックから雑
音成分を除いた本来のクロックを抽出および供給するこ
とができる。さらに、本発明の周波数同期回路によれ
ば、リファレンス信号の切り替えによる位相変動を抑
え、リファレンス信号に障害が発生した場合でも継続し
たタイミングを維持することができる。
【図１】本発明に係る周波数同期回路の原理構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の周波数同期回路の第１の実施例を示す
ブロック図である。
ブロック図である。
【図３】図２に示す周波数同期回路における動作を説明
するためのタイミング図である。
するためのタイミング図である。
【図４】本発明の周波数同期回路の第２の実施例を示す
ブロック図である。
ブロック図である。
【図５】本発明の周波数同期回路の第３の実施例を示す
ブロック図である。
ブロック図である。
【図６】本発明の周波数同期回路の第４の実施例を示す
ブロック図である。
ブロック図である。
【図７】本発明に係る周波数同期回路の他の形態の原理
構成を示すブロック図である。
構成を示すブロック図である。
１；１１，１２；１１〜１Ｎ…第１のカウント手段（第
１の周波数カウンタ） ２…第２のカウント手段（第２の周波数カウンタ） ３…記憶・平均化手段（メモリおよび平均化部） ４…比較手段（周波数比較部） ５…データ変換手段（データ変換部） ６…ディジタル／アナログ変換手段（Ｄ／Ａコンバー
タ） ７…電圧制御発振手段（ＶＣＸＯ：電圧制御水晶発振
器） ８…分周手段（分周器） ９…セレクタ ２０…リファレンス信号障害検出手段（リファレンス信
号障害検出部） ３０…書込停止制御手段（書込停止制御部） １００…第１の減算処理手段（第１の減算処理部） ２００…第２の減算処理手段（第２の減算処理部） ｆ…外部から供給されるリファレンス信号 ｆ' …周波数同期回路から出力される同期クロック信号 Ｔ…サンプル信号 Ｔa,Ｔb,Ｔc …制御信号
１の周波数カウンタ） ２…第２のカウント手段（第２の周波数カウンタ） ３…記憶・平均化手段（メモリおよび平均化部） ４…比較手段（周波数比較部） ５…データ変換手段（データ変換部） ６…ディジタル／アナログ変換手段（Ｄ／Ａコンバー
タ） ７…電圧制御発振手段（ＶＣＸＯ：電圧制御水晶発振
器） ８…分周手段（分周器） ９…セレクタ ２０…リファレンス信号障害検出手段（リファレンス信
号障害検出部） ３０…書込停止制御手段（書込停止制御部） １００…第１の減算処理手段（第１の減算処理部） ２００…第２の減算処理手段（第２の減算処理部） ｆ…外部から供給されるリファレンス信号 ｆ' …周波数同期回路から出力される同期クロック信号 Ｔ…サンプル信号 Ｔa,Ｔb,Ｔc …制御信号
Claims (7)
- 【請求項１】 外部から供給されるリファレンス信号
（ｆ）をサンプル信号（Ｔ）によりカウントする第１の
カウント手段（１）と、 出力される同期クロック信号（ｆ')を前記サンプル信号
（Ｔ）によりカウントする第２のカウント手段（２）
と、 前記第１のカウント手段（１）の出力を記憶および平均
化する記憶・平均化手段（３）と、 前記記憶・平均化手段（３）の出力と前記第２のカウン
ト手段（２）の出力とを比較する比較手段（４）とを具
備し、該比較手段（４）の出力に応じて周波数同期した
同期クロック信号（ｆ')を出力するようにしたことを特
徴とする周波数同期回路。 - 【請求項２】 前記周波数同期回路は、さらに、 前記比較手段（４）の出力を受け取り、該比較手段の出
力に対応した電圧値のデータに変換するデータ変換手段
（５）と、 該データ変換手段（５）からのディジタルの電圧値デー
タをアナログ電圧に変換するＤ／Ａ変換手段（６）と、 該Ｄ／Ａ変換手段（６）から出力されるアナログ電圧に
対応した周波数を発振する電圧制御発振手段（７）と、 該電圧制御発振手段（７）の出力を分周して前記同期ク
ロック信号（ｆ')を出力する分周手段（８）とを具備す
ることを特徴とする請求項１の周波数同期回路。 - 【請求項３】 前記第１のカウント手段は、複数組（1
1,12;11〜1N) 設けられ、外部から供給される複数のリ
ファレンス信号（ｆ1,ｆ2;ｆ1 〜ｆN ）をそれぞれ前記
サンプル信号（Ｔ）によりカウントするようになってい
ることを特徴とする請求項１の周波数同期回路。 - 【請求項４】 前記複数組のカウント手段（11,12;11〜
1N) 出力は、セレクタ（９）によって選択された１つの
出力が前記記憶・平均化手段（３）に供給されるように
なっていることを特徴とする請求項３の周波数同期回
路。 - 【請求項５】 前記周波数同期回路は、さらに、前記リ
ファレンス信号（ｆ）における障害を検出するリファレ
ンス信号障害検出手段（20）、および、該リファレンス
信号（ｆ）の障害が検出された場合に前記記憶・平均化
手段（３）にする新たなデータの書き込みを停止する書
込停止制御手段（30）を具備し、該リファレンス信号
（ｆ）の障害が検出されたときには、それまでに前記記
憶・平均化手段（３）に保持されていたデータにより前
記同期クロック信号（ｆ')を継続して出力するようにし
たことを特徴とする請求項１の周波数同期回路。 - 【請求項６】 前記周波数同期回路は、さらに、前記第
１のカウント手段（１）の出力から所定の値（ｆ0)を減
算して前記記憶・平均化手段（３）へ供給する第１の減
算処理手段（100)、および、前記第２のカウント手段
（２）の出力から前記所定の値（ｆ0)を減算して前記比
較手段（４）へ供給する第２の減算処理手段（200)を具
備することを特徴とする請求項１の周波数同期回路。 - 【請求項７】 前記所定の値（ｆ0)を、リファレンス信
号の中心周波数として規定するようにしたことを特徴と
する請求項６の周波数同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233330A JPH0795052A (ja) | 1993-09-20 | 1993-09-20 | 周波数同期回路 |
| US08/187,102 US5459435A (en) | 1993-09-20 | 1994-01-25 | Frequency synchronous circuit for obtaining original clock signal by removing noise components |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233330A JPH0795052A (ja) | 1993-09-20 | 1993-09-20 | 周波数同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795052A true JPH0795052A (ja) | 1995-04-07 |
Family
ID=16953459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233330A Pending JPH0795052A (ja) | 1993-09-20 | 1993-09-20 | 周波数同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459435A (ja) |
| JP (1) | JPH0795052A (ja) |
Cited By (1)
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