JPH0795064A - クロック回復装置 - Google Patents

クロック回復装置

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JPH0795064A
JPH0795064A JP19353794A JP19353794A JPH0795064A JP H0795064 A JPH0795064 A JP H0795064A JP 19353794 A JP19353794 A JP 19353794A JP 19353794 A JP19353794 A JP 19353794A JP H0795064 A JPH0795064 A JP H0795064A
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】クロック信号を発生する電圧制御発振器を備え
た位相ロックループにおいて、位相ロック外れを検出し
てこれを復旧させるための装置を提供する。 【構成】本発明の一実施例によれば、ロック外れ状態は
データ遷移上で感知される。ロック外れ状態が感知され
た場合、周波数範囲掃引信号が発生され、補正信号と総
和されてＶＣＯの周波数範囲にわたるクロック信号周波
数を掃引する。ロック外れ状態が無い場合、すなわちＶ
ＣＯが位相ロックされている場合は、シミュレートされ
たデータ遷移が周波数／位相検出器内で発生される。ロ
ック外れ状態はＤフリップフロップによって感知され
る。データはフリップフロップのクロック入力に結合さ
れ、クロック信号は、公称周期の一部分だけ遅延されて
フリップフロップのＤ入力に結合される。フリップフロ
ップのＱ出力の状態はロック外れ状態を示す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は２進データのデコードも
しくは周期の再調整（retiming) を行うクロック回復装
置に関し、特にクロック回復のための位相ロックループ
の改良に関する。
【０００２】
【従来の技術】米国特許明細書第５，０１２，４９４号
はクロック回復及びＮＲＺデータの周期再調整のための
位相ロックループの構成を開示している。電圧制御発振
器（ＶＣＯ）によって発生されたクロック信号は周波数
／位相検出器内でＮＲＺデータと比較される。周波数／
位相検出器は位相ロックループ用のエラー信号として機
能する２進出力を有している。周波数／位相検出器の出
力は、データ遷移がクロック信号に先行する場合は第１
の値を有する２進エラー信号を発生し、データ遷移がク
ロック信号より遅延する場合は第２の値を有する２進エ
ラー信号を発生する。周波数／位相検出器の出力はその
位相で第１の僅かな順序修正を行うためにＶＣＯに直接
接続され、周波数に対してより大きい第２の順序修正を
行うために積分器を経てＶＣＯに接続される。周波数捕
捉モードでは、第２の順序修正によってクロック信号は
周波数同期化され、データ遷移を伴って位相ロックされ
る。位相ロック・モードでは、第１の順序修正によって
クロック信号の周波数はデータ遷移の周波数の周辺で僅
かに前後にシフトし、すなわちトグルし、それによって
位相ロックを保持する。
【０００３】前述の位相ロックループ構造は、データ遷
移がある場合だけしかクロック信号の周波数と位相を修
正しない。従って、同じ２進値を有する長いデータ・ス
トリングの期間中、クロック信号がドリフトして、パタ
ーンに応じたジッタが生ずる場合がある。
【０００４】更に、前述の位相ロックループでは、デー
タ遷移とクロック信号周波数とが部分的な関連しかない
場合には偽りロック状態が生ずることがある。このよう
な場合は、データと、数クロック周期毎に同相であるデ
ータ遷移とクロック信号との間に正しい位相ロックがな
いにも関わらず、位相ロック回路が、正しい位相ロック
状態にあると“考える”ように“騙す”ことがある。
【０００５】前掲の特許では、ＶＣＯは環状に接続され
た複数の遅延段を備えている。一つの段は、周波数／位
相検出器から直接供給された信号の２進値に応じて２進
遅延を生ぜしめる。周波数／位相検出器の出力が状態を
変える毎に、２進遅延は変化し、ＶＣＯの周波数は２つ
の値の間を前後にトグルする。残りの段は各々、ループ
が位相ロックに近づくと、積分器の出力に応じてアナロ
グ遅延を生ぜしめる。温度によって異なるアナログ遅延
が遅延段によって生ぜしめられ、そのためＶＣＯの周波
数範囲は温度の関数として感知できる程度に変化する。
それによって位相ロックループは不適切に動作すること
がある。
【０００６】
【発明の目的】本発明は、クロック信号を発生する電圧
制御発振器を備えた位相ロックループにおいて、位相ロ
ック外れを検出してこれを復旧させるための装置を提供
することを目的とする。
【０００７】
【発明の概要】本発明の一側面に従って、ロック外れ状
態は、前記の位相ロックループ構造に基づいて、クロッ
ク回復装置の遷移規準によってデータ遷移において検知
される。ロック外れ状態が検知されると、周波数範囲掃
引信号が発生され、積分器からの信号と合計されて、Ｖ
ＣＯの周波数範囲にわたるクロック信号の周波数が掃引
される。積分器からの出力信号は、位相ロックが近づく
と周波数範囲掃引信号よりも強いので、クロック周波数
がデータ遷移の周波数を越えて掃引されると、位相ロッ
クが復旧される。
【０００８】本発明の別の側面においても、ロック外れ
状態は前記の位相ロックループ構造に基づいて、クロッ
ク回復装置の遷移規準によってデータ遷移において検知
される。ロック外れ状態がない場合、すなわちＶＣＯが
位相ロックされている場合は、周波数／位相検出器内で
シミュレートされたデータ遷移が生成される。その結
果、ロック外れ状態がない場合、位相検出器は実際のデ
ータ遷移がない場合でも変化する２進信号を継続して発
生し、クロック信号は最前に出現したデータ遷移に同相
でロックされ、パターンに応じたジッタは実質的に去さ
れる。
【０００９】本発明の別の側面では、前述の位相ロック
ループ構造に基づいたクロック回復装置内のロック外れ
状態はＤフリップフロップによって検知される。データ
がフリップフロップのクロック入力と結合され、クロッ
ク信号は規準周期の一部だけ遅延され、フリップフロッ
プのＤ入力に結合される。フリップフロップのＱ出力の
状態はロック外れ状態を示す。
【００１０】本発明の別の側面では、前述の位相ロック
ループ構造に基づいたクロック回復装置は温度補償機能
を備えたＶＣＯを有している。複数の遅延段が環状に接
続されている。第１段は２進エラー信号の値に応じて２
進遅延を生ぜしめる。第２段は段の温度に応じてアナロ
グ遅延を生ぜしめる。残りの段は積分器の出力に応じて
アナログ遅延を生ぜしめる。第２段によって生ぜしめら
れた遅延は、残りの段によって生ぜしめられた遅延の、
温度に応じた変化を補償し、且つ埋め合わせる。
【００１１】
【実施例】図１では、２進データ発信器からのデータ信
号が周波数／位相検出器１０の一つの入力に結合され
る。一例として、２進データは毎秒６２２メガビットの
ＮＲＺ様式で符号化できよう。電圧制御発振器（ＶＣ
Ｏ）１２からのクロック信号は周波数／位相検出器１０
の別の入力に結合される。周波数／位相検出器１０はそ
の出力で、データ信号の遷移と、クロック信号との間の
位相関係に応じた２進エラー信号を発生する。例えば、
データ遷移が同相のクロック信号に先行する場合は、２
進エラー信号は高レベルにあり、データ遷移が同相のク
ロック信号から遅延する場合は、２進エラー信号は低レ
ベルにある。周波数／位相検出器１０の出力はＶＣＯ１
２の制御入力１１に直接接続され、又、出力コンデンサ
１６を含む積分器１４の入力に接続されている。２進エ
ラー信号が高レベルである場合は、積分器１４はコンデ
ンサ１６を一方向で充電する電流を発生する。積分器１
４の出力はＶＣＯ１２の制御入力に接続されている。デ
ータ信号とクロック信号とはデータ・デコーダ１８に結
合され、このデータ・デコーダはデータ信号を２進数の
１又は０にデコードし、又はデータ信号の周期を再調整
し、又はデータ信号を再発生する。これらの部品は、本
明細書に参考文献として全て組み入れられている米国特
許明細書第５，０１２，４９４号に詳細に記載されてい
る。
【００１２】ＶＣＯ１２の入力１１に供給される２進エ
ラー信号はクロック信号の周波数に僅かな、固定された
修正変更を生ぜしめる。２進エラー信号の値が変化する
と、固定された修正周波数は２つの周波数値の間を前後
にトグルする。これによって第１の順序の修正ループが
構成される。積分器１４からの出力信号は出力信号のア
ナログ値に応じて、クロック信号の周波数に大きい可変
修正変更を生ぜしめる。これによって第２の順序の修正
ループが構成される。捕捉モードでは、ＶＣＯ１２の周
波数がクロック信号をデータ遷移へと周波数ロックする
ので、積分器１４の出力の影響は制御機能を支配する。
位相ロック・モードでは、積分器１４の出力（コンデン
サ１６での電圧）は零出力であり、ＶＣＯ１２の周波数
をデータ遷移とともに位相ロック状態に保持するため
に、２進エラー信号が制御機能を支配する。
【００１３】本発明の一側面では、クロック信号とデー
タ信号とは偽りロック検出器２０に供給される。この検
出器は図２との関連で後に詳述する。偽りロック検出器
２０はデータ遷移においてデータ遷移規準でデータ信号
とクロック信号とを比較する。偽りロックが検知される
と、ワンショット２１がトリガされて、電流コンバータ
２２への電圧を起動させる。コンバータ２２は充電電流
をコンデンサ１６を跨ぐ二次ループに送り込み、これが
偽りロック動作を遮断し、ＶＣＯ１２の周波数を先ずＶ
ＣＯの周波数範囲の一つの限界、例えば下限の方向に掃
引し、次に別の限界、例えば上限の方向に掃引する。コ
ンバータ２２は、その充電電流が、位相ロックの近くで
積分器１４によってコンデンサ１６に供給される充電電
流よりも小さくなるように設計されている。ＶＣＯがク
ロック信号の周波数を越えて周波数掃引すると、この周
波数に対して前述のように位相ロックする。その理由
は、積分器１４からの充電電流が位相ロックの近くでは
コンバータ２２からの充電電流よりも強いからである。
ＶＣＯ１２の周波数を掃引するのに要する期間中に、ワ
ンショット２１はタイムアウトになり、従って偽りロッ
ク検出器２０からのそれ以上の信号を無視する。それに
よってＶＣＯ１２は、新たな偽りロック信号によって中
断されることなく、双方向に周波数範囲全体にわたって
掃引することが可能になる。上記の回路は好適に単一の
集積回路チップに組み込まれている。
【００１４】図２に示したように、偽りロック検出器２
０は遅延増幅器２３とＤフリップフロップ２４とを備え
ている。データ信号は遅延増幅器２３の入力に供給さ
れ、この遅延増幅器は、データの立上がり縁がクロック
の周知の状態、例えばその規準周期の3/4 、もしくは
１．２ナノセカンドに位置合わせされるようにデータ信
号を遅延せしめる。遅延増幅器２３の出力はフリップフ
ロップ２４のクロック出力に供給される。クロック信号
はフリップフロップ２４のＤ入力に直接供給される。フ
リップフロップ２４のＱ出力はワンショット２１内のＮ
ＯＲゲート２５の一つの入力に接続される。
【００１５】図３では、波形Ａはデータ遷移を表す。波
形Ｂはクロック信号を表す。図３の始めに示すようにク
ロック信号とデータ遷移との間に位相ロック状態にある
場合は、クロック信号のエッジの一つ、すなわち高レベ
ルから低レベルへの遷移は、データ遷移と位置合わせさ
れる。波形Ｃは増幅器２３によって遅延されたクロック
信号を表す。遅延されたクロック信号は遷移規準によっ
てデータ遷移においてフリップフロップ２４によりサン
プリングされる。クロック信号とデータ遷移との間に真
の位相ロックがある場合は、サンプリングされた値は全
て高レベルにあり、フリップフロップ２４のＱ出力も高
レベルにある。フリップフロップ２４のＱ出力が波形Ｂ
の終端に示すように低レベルになると、真の位相ロック
は消失する。
【００１６】ワンショット２１では、ＮＯＲゲート２５
の出力がトランジスタ２６のベースに接続されている。
トランジスタ２６のコレクタはアースされ、トランジス
タ２６のエミッタは抵抗２７を経てノードＶc に接続さ
れる。コンデンサ２８はノードＶc とアースとの間に接
続され、給電源２９はノードＶc と電源ＶEEとの間に接
続されている。ノードＶc はバッファ増幅器３０によっ
てシュミット・トリガ３１と比較器３２とに接続されて
いる。シュミット・トリガ３１は出力端子Ｍと、ＮＯＲ
ゲート２５の別の入力とに接続された非反転出力を有し
ている。シュミット・トリガ３１は更にＯＲゲート３３
の一つの入力に接続された反転出力も有している。図示
のように、比較器３２への入力信号は基準電圧ＶREF と
比較される。入力信号が基準信号よりも大きい場合は、
比較器３２の出力は高レベルにある。入力信号が基準信
号よりも低い場合は、比較器３２の出力は低レベルにあ
る。基準信号はシュミット・トリガ３１に結合されて、
そのしきい値を基準電圧の上下に対称に設定するように
されている。
【００１７】クロック信号がロック外れ状態になると、
図４の波形Ｑに示すように、フリップフロップ２４のＱ
出力が低レベルになる。そこでＮＯＲゲート２５の出力
が高レベルになり、トランジスタ２６をターンオンす
る。コンデンサ２８は、図４の波形Ｖc に示すように、
トランジスタ２６を経て急速にポイントａからポイント
ｃまで充電される。ポイントａ及びｃはシュミット・ト
リガ３１の２つのしきい値を表す。コンデンサ２８が波
形Ｖc のポイントｂで基準電圧を超えると、図４の波形
Ｒで示すように、比較器３２の出力は高レベルになる。
コンデンサ２８は波形Ｖc のポイントｃで示すように、
シュミット・トリガ３１の高レベルのしきい値まで充電
される。この時点で、シュミット・トリガ３１の状態は
変化し、図４の波形Ｍのポイントｃで示すように、出力
端子Ｍは高レベルになる。ＯＲゲート２５に接続されて
いることにより、これはフリップフロップ２４のＱ出力
でのそれ以上のエラーの影響を遮断することに役立つ。
その理由は、トランジスタ２６がターンオフし、フリッ
プフロップ２４のＱ出力の状態に関わりなくターンオフ
状態に留まるからである。コンデンサ２８が再びポイン
トｂで基準電圧を超えると、比較器３２の出力は波形Ｒ
に示すように低レベルになり、シュミット・トリガ３１
の反転出力は図４の波形＊Ｍに示すように低レベルに留
まり、出力端子Ｌは波形Ｌに示すように低レベルにな
る。コンデンサ２８はノードＶc での電圧が波形Ｖc の
ポイントａに示すように、シュミット・トリガ３１の低
レベルのしきい値に達するまで放電を継続する。この時
点で、シュミット・トリガ３１の状態は変化し、Ｍ出力
は図４の波形Ｍに示すように低レベルになり、出力端子
Ｌは図４の波形Ｌに示すように高レベルになる。その
後、前述の周期はロック外れ状態が続く限り反復され
る。
【００１８】ミリ秒単位である各周期中、波形Ｖc に示
すように、コンデンサ２８の充電期間は短く、放電期間
は長い。波形Ｖc のポイントａとｃの間の短い充電期間
中、実際に多くのデータ遷移が出現する。フリップフロ
ップ２４のＱ出力がこの充電期間中に高レベルになるた
びに、充電は中断される。その結果、ポイントｃに達す
るために、フリップフロップ２４のＱ出力はある速度で
高レベルから低レベルへと遷移しなければならず、それ
によってワンショット２１は遷移状態であるためにトリ
ガせず、従って定常動作を保持することが保証される。
コンデンサ２８の長い放電期間が始まると、フリップフ
ロップ２４によって検知されたそれ以上のエラーは、放
電が終了するまで、すなわち波形Ｖc が再びポイントa
に達するまで無視、すなわち遮蔽される。それによっ
て、ＶＣＯ１２が前述のようにその周波数範囲の掃引を
開始すると、電流コンバータ２２への電圧が遮断されな
いことが保証される。
【００１９】位相ロックループはシングルエンデッド・
ループとして図示してあるが、例えばエミッタ結合論理
回路のような適宜の差動回路として実施してもよい。そ
の結果、積分器１４は実際に２つの充電コンデンサを有
することができる。その一つはアースに対して正の極性
で充電し、もう一つはアースに対して負の極性で充電
し、更に積分器１４及び電流コンバータ２２への電圧か
らＶＣＯ１２まで、信号の各々の極性ごとの２つの結線
がある。あるいは、単一の差動コンデンサを使用するこ
ともできよう。
【００２０】図５に示すように、電流コンバータ２２へ
の電圧はそれぞれが差動出力端子８８及び８９に接続さ
れたコレクタを有する差動式に接続されたトランジスタ
８６及び８７を備えている。トランジスタ９０のコレク
タからエミッタへの回路と抵抗９１はトランジスタ８６
と８７のエミッタを電源ＶEEに接続する。トランジスタ
９２のコレクタからエミッタへの回路、すなわちレベル
シフト・ダイオード９３と、トランジスタ９４のコレク
タからエミッタへの回路とはアースと電源ＶEEとの間に
直列接続されている。出力端子Ｌ（図２）はトランジス
タ９２のベースに接続されている。トランジスタ９４の
コレクタは抵抗９５によってトランジスタ８６のベース
に接続されている。トランジスタ９６のコレクタからエ
ミッタへの回路、すなわちレベルシフト・ダイオード９
７及び９８と、トランジスタ９９のコレクタからエミッ
タへの回路とは、アースと電源ＶEEとの間に直列接続さ
れている。端子Ｌに印加される高レベルと低レベルの電
圧の中間のレベルにある固定バイアスＶBBはトランジス
タ９６のベースに接続されている。トランジスタ１００
のコレクタからエミッタへの回路、すなわちレベルシフ
ト・ダイオード１０１及び１０２と、トランジスタ１０
３のコレクタからエミッタへの回路とはアースと電源Ｖ
EEとの間に直列接続されている。出力端子Ｍ（図２）は
トランジスタ１００のベースに接続されている。コレク
タ抵抗１０４と、トランジスタ１０５のコレクタからエ
ミッタへの回路はアースと電源ＶEEとの間に直列接続さ
れている。トランジスタ１０５のコレクタはとそのベー
スに直接接続され、ダイオードを形成する。トランジス
タ１０６のコレクタからエミッタへの回路はアースとト
ランジスタ９０のコレクタとの間に直列接続されてい
る。抵抗１０７と、トランジスタ１０８のコレクタから
エミッタへの回路と、トランジスタ１０９のコレクタか
らエミッタへの回路とはトランジスタ９６のエミッタ
と、ダイオード９７の接合部と、電源ＶEEとの間に直列
接続されている。トランジスタ１０６のベースはトラン
ジスタ１０８のコレクタに接続されている。トランジス
タ１１０のコレクタからエミッタへの回路は、トランジ
スタ９６のコレクタとダイオード９７との接合部と、ト
ランジスタ１０９のコレクタとの間に接続されている。
トランジスタ１１０のベースはトランジスタ９９のコレ
クタに接続されている。トランジスタ８７のベースは抵
抗１１１によってダイオード９７と９８の接合部に接続
されている。抵抗１０４とトランジスタ１０５とはトラ
ンジスタ９０，９４，９９，１０３及び１０９のベース
にバイアス電圧を供給し、これらのバイアス電圧は接続
されるトランジスタをバイアスするための電源として機
能する。トランジスタ８６，８７及び１０６は差動トラ
ンジスタ段としての役割を果たし、どの段が最高のベー
ス電圧を有しているかに応じて一時にその一つだけがタ
ーンオンされる。トランジスタ１０６はバイアスされる
ので、そのベース電圧はトランジスタ８６又は８７のい
ずれかのベース電圧よりも低い低レベルと、トランジス
タ８６又は８７のいずれかのベース電圧よりも高い高レ
ベルとの間で揺れ動く。
【００２１】動作時には、ワンショット２１がタイムア
ウトしている間、端子Ｍは低レベルにあり、トランジス
タ１０８はターンオフされ、差動トランジスタ８６と８
７とは定常動作を行う。出力端子Ｌが高レベルにある場
合は、トランジスタ８７はターンオンされ、トランジス
タ８６はターンオフされる。その結果、コンデンサ充電
電流が出力端子８９に供給される。このようにして、電
流が位相ロックループに送り込まれ、ＶＣＯ１２の周波
数を先ず一つの限界、すなわち周波数の下限の方向に、
次に別の限界、すなわち周波数の上限の方向にドリフト
せしめる。
【００２２】出力端子Ｍが低レベルになると、差動トラ
ンジスタ８６と８７との動作は自動的に遮断される。ト
ランジスタ１０８はターンオフされ、トランジスタ１１
０はターンオンされることによって、トランジスタ１０
６のベースでの電圧は上昇する。それによってトランジ
スタ１０６はトランジスタ８６及び８７を支配し、それ
によって双方の出力端子８８及び８９への充電電流が遮
断される。
【００２３】前述の装置は偽りの位相ロック動作を遮断
し、偽りロックが検出されるとＶＣＯ１２の周波数範囲
全体を掃引することによって、周波数の捕捉を助ける。
偽りロック検出器２０とワンショット２１とは２つの機
能を果たす。第１にこれらは前述のように、ロック外れ
又は偽りロック状態が出現すると、位相ロックループの
動作を遮断する。第２に、真のロック状態の間、データ
遷移がない場合でも２進エラー信号の値が変化すること
を保証する。これによって、データ信号の２進値が長期
間にわたって同じ値に留まる場合にＶＣＯ１２の周波数
がドリフトすることが防止される。
【００２４】ワンショット２１の出力端子＊Ｍは更に、
位相ロック中にデータ遷移がない場合にデータ遷移をシ
ミュレートするように周波数／位相検出器１０に接続さ
れている。図６は特許第５，０１２，４９４号の図６に
示した状態論理装置の修正形である。修正された状態論
理装置は入力Ｔ，Ａ，Ｂ，Ｆ（ｎ）と、＊Ｍとを有して
いる。入力Ａは排他的ＮＯＲゲート３４及び３６に接続
されている。入力Ｔはゲート３４に接続され、入力Ｂは
ゲート３６に接続されている。入力Ｆ（ｎ）と＊Ｍは排
他的ＯＲゲート３８に接続されている。ゲート３４は遅
延段４０によってＮＡＮＤゲート４２に結合されてい
る。排他的ＮＯＲゲート３６と排他的ＯＲゲート３８と
はＮＡＮＤゲート４４によってＮＡＮＤゲート４２に結
合されている。入力Ｆ（ｎ）を直接ＮＡＮＤゲート４４
に接続するのではなく、入力Ｆ（ｎ）と＊Ｍは排他的Ｏ
Ｒゲート３８によってＮＡＮＤゲート４４に結合されて
いる。
【００２５】下記の表１は入力＊Ｍが低レベルにあり、
ロック外れ状態にあることを示した状態の組み合わせの
論理表である。
【００２６】
【表１】
【００２７】入力＊Ｍが低レベルである場合は、入力Ｆ
（ｎ）での信号は不変のままに排他的ＮＯＲゲート３８
を通過し、回路は特許第５，０１２，４９４号に記載の
態様で動作する。。
【００２８】表２は真の位相ロック状態を示す、入力Ｍ
が高レベルにある場合の状態の組み合わの論理表であ
る。
【００２９】
【表２】
【００３０】入力＊Ｍが高レベルにある場合、排他的Ｏ
Ｒゲート３８は入力Ｆ（ｎ）で進行を反転し、それによ
って実際のデータ遷移がない場合に最前に出現したデー
タ遷移と同相のデータ遷移をシミュレートする役割を果
たす。表１及び表２によれば、入力＊Ｍが低レベルにあ
る場合は＊Ｍ＝０であり、入力＊Ｍが高レベルにある場
合は＊Ｍ＝１であり、データ遷移がない場合はＡ＝Ｔ＝
Ｂである。
【００３１】表１に示したように、入力＊Ｍが低レベル
にあり、データ遷移がない場合は、周波数／位相検出器
１０の出力の最後の２進値Ｆ（ｎ）と、周波数／位相検
出器１０の出力の現在の２進値Ｆ（ｎ＋１）とは同一の
ままに留まる。この論理は米国特許明細書第５，０１
２，４９４号に記載されているように、固有に周波数成
分を有しており、ＶＣＯが周波数ロックすることを補助
する。捕獲モード中にＶＣＯ１２がトグルすると、検出
器の周波数成分は使用不能になり、周波数ロックの達成
を抑止するであろう。このため、シミュレートされたデ
ータ遷移は捕獲モードでは生成されず、装置は“そのま
ま”の状態にある。これは周波数／位相検出器１０の出
力でのエラー信号の状態が、実際のデータ遷移がない場
合には変化しないことを意味する。
【００３２】表２に示したように、入力＊Ｍが高レベル
にあり、データ遷移がない場合は、周波数／位相検出器
１０の出力の最後の２進値Ｆ（ｎ）と、周波数／位相検
出器１０の出力の現在の２進値Ｆ（ｎ＋１）とは排他的
ＯＲゲート３８の論理によって異なる。その結果、ＶＣ
Ｏ１２の周波数は最前の実際のデータ遷移の時点でＶＣ
Ｏの周波数の周辺を前後にトグルする。
【００３３】図７に示すように、ＶＣＯ１２は直列に接
続された奇数個の反転、可変遅延段４４，４６及び４８
を備えている。段４８の出力は２進遅延セル５０の入力
に接続され、この遅延セルによって、状態が高レベルか
低レベルかに応じて、周波数／位相検出器１０の出力で
２進エラー信号の２つの遅延のうちのいずれか一方を生
ぜしめる。このように、段４４及び４８はループにアナ
ログ遅延を生ぜしめ、セル５０は一つの値、又は別の値
の２進遅延をループ内に生ぜしめる。クロック信号とし
て機能する２進遅延セル５０の出力は、段４４の入力に
フィードバックされて、可変遅延リングを形成する。成
分器１４の出力は入力１７として機能する段４４及び４
６の遅延制御入力に供給されて、コンデンサ１６への充
電に応じてループ内にアナログ遅延を生ぜしめる。後に
詳述する温度補償回路５２は、温度に応じてループ内に
アナログ遅延を生ぜしめるために段４８の遅延制御入力
に接続されている。前述の回路は単一の集積回路チップ
上にパッケージされているので、段４４，４６及び４８
の温度は全て同一である。段４４及び４６によって誘発
された遅延が温度によって変化、例えば増大すると、段
４８によって誘発された遅延はこれを補償するために別
の方向に、すなわち減少するように変化する。その結
果、ＶＣＯ１２の周波数範囲の限界の変化は最小限に留
められる。
【００３４】図８に示したように、温度補償回路５２は
アースと電源ＶEEとの間に差動増幅器として接続された
トランジスタ５４及び５６を備えている。コレクタ抵抗
５８と、トランジスタ５４のコレクタからエミッタへの
回路と、エミッタ抵抗６０と、トランジスタ６２のコレ
クタからエミッタへの回路と、エミッタ抵抗６４とはア
ースと電源ＶEEとの間に直列接続されている。所定の温
度係数を有する抵抗７０はアースとトランジスタ５４の
ベースとの間に接続されている。トランジスタ７２のコ
レクタからエミッタへの回路と、エミッタ抵抗７４とは
トランジスタ５４のベースと電源ＶEEとの間に直列に接
続されている。ダイオード接続されたトランジスタ７６
と７８とはアースとトランジスタ５６のベースとの間に
直列接続されている。トランジスタ８０のコレクタから
エミッタへの回路と、エミッタ抵抗８２とはトランジス
タ５６のベースと電源ＶEEとの間に直列に接続されてい
る。トランジスタ６２，７２及び８０は差動トランジス
タ５４及び５６をバイアスするための一定の電源として
の役割を果たす。バイアス電圧源ＶBIASは前記トランジ
スタのベースに接続されている。出力端子ＶOPはトラン
ジスタ５４のコレクタに接続されている。出力端子ＶOM
はトランジスタ５６のコレクタに接続されている。周囲
温度が変化すると、出力端子ＶOPとＶ0Mとにかかる差動
電圧も変化する。出力端子ＶOPとＶ0Mとは段４８の差動
制御入力（第７図）に接続され、従ってこの段によって
誘発された遅延を変化させる。段４４と４６とによって
誘発された遅延が温度と共に増大するものと想定する
と、段４８によって誘発された遅延は温度と共に減少し
て、ＶＣＯ１２での同じ周波数範囲の制御状態を維持す
る。
【００３５】これまで説明してきた本発明の実施例は本
発明の構想の推奨実施例をレンジしたものであるにすぎ
ず、本発明の範囲はこのような実施例によって限定され
るものではない。本発明の趣旨と範囲を離れることなく
多様な別の構成が専門家には可能であろう。
【００３６】以上、本発明の実施例について詳述した
が、以下、本発明の各実施例毎に列挙する。
【実施例１】クロック回復装置において、データ遷移を
含む２進データの送信器と、周波数の範囲にわたって変
化するクロック信号を発生するための電圧制御発振器
と、データ遷移とクロック信号とに応動して、データ遷
移がクロック信号に先行する場合は第１の値を有する２
進エラー信号を発生し、データ遷移がクロック信号より
遅延する場合は第２の値を有する２進エラー信号を発生
する位相検出器と、２進エラー信号に応動して、クロッ
ク信号の周波数に僅かな所定の修正変更を行ってデータ
遷移へと位相同期するための装置と、２進エラー信号を
積分する装置と、積分された信号に応動してクロック信
号の周波数に大きい可変修正変更を生ぜしめる装置と、
データ遷移とクロック信号とに応動してロック外れ状態
を検知する装置と、前記検知装置に応動して周波数範囲
掃引信号を発生する装置と、周波数範囲掃引信号と積分
信号を加算して、周波数範囲全体にわたるクロック信号
の周波数を掃引することによって、ロック状態を復旧す
る装置、とから構成されたことを特徴とするクロック回
復装置。
【実施例２】前記周波数範囲掃引信号発生装置が最初に
周波数を発振器の周波数範囲の一つの限界へと調整する
のに充分な期間だけ一つの方向に周波数を掃引し、次に
周波数を発振器の周波数範囲の別の限界へと調整するの
に充分な期間だけ別の方向に周波数を掃引する周波数範
囲掃引信号を発生することを特徴とする実施例１記載の
装置。
【実施例３】前記検知装置に応動して、ロック外れ状態
がない場合には位相検出器内のデータ遷移をシミュレー
トする装置を更に備えたことを特徴とする実施例１又は
２に記載の装置。
【実施例４】前記シミュレート装置が最前に出現したデ
ータ遷移と同相のデータ遷移をシミュレートすることを
特徴とする実施例３記載の装置。
【実施例５】データが標準の周期で出現し、検知装置が
Ｄ入力と、クロック入力と、Ｑ出力とを有するＤフリッ
プフロップと、２進データをフリップフロップのクロッ
ク入力に結合し、且つクロック信号を標準周期の一部だ
け遅延したフリップフロップのＤ入力に結合して、フリ
ップフロップのＱ出力でロック外れ信号を発生する装置
とを備えたことを特徴とする実施例１、２、３又は４に
記載の装置。
【実施例６】発振器が環状に接続された複数の遅延段を
備え、前記段の一つが第１入力に供給された信号の２進
値に応じて２進遅延を生ぜしめ、別の段が第２入力に供
給された信号に応じてアナログ遅延を生ぜしめ、残りの
段が第３入力に供給された信号に応じてアナログ遅延信
号を生ぜしめ、更に、２進信号を第１入力に結合する装
置と、積分された信号を第２入力に結合する装置と、前
記残りの段によって生ぜしめられた遅延の温度に応じた
変化を補償する温度準拠信号を第２入力に供給する装
置、とを備えたことを特徴とする実施例１、２、３、４
又は５に記載の装置。
【実施例７】クロック回復装置において、データ遷移を
含む２進データの送信器と、周波数の範囲にわたって変
化するクロック信号を発生するための電圧制御発振器
と、データ遷移とクロック信号とに応動して、データ遷
移がクロック信号に先行する場合は第１の値を有する２
進エラー信号を発生し、データ遷移がクロック信号より
遅延する場合は第２の値を有する２進エラー信号を発生
する位相検出器と、２進エラー信号に応動して、クロッ
ク信号の周波数に僅かな所定の修正変更を行ってデータ
遷移へと位相同期するための装置と、２進エラー信号を
積分する装置と、積分された信号に応動してクロック信
号の周波数に大きい可変修正変更を生ぜしめる装置と、
データ遷移とクロック信号とに応動してロック外れ状態
を検知する装置と、検知装置に応動して位相検出器内の
データ遷移をシミュレートし、ロック外れ状態とデータ
遷移とがない場合は２進エラー信号の値を変更する装
置、とから構成されたことを特徴とするクロック回復装
置。
【実施例８】前記シミュレート装置が最前に出現したデ
ータ遷移と同相のデータ遷移をシミュレートすることを
特徴とする実施例７記載の装置。
【実施例９】クロック回復装置において、所定の規準周
期で出現するデータ遷移を含む２進データの送信器と、
周波数の範囲にわたって変化するクロック信号を発生す
るための電圧制御発振器と、データ遷移とクロック信号
とに応動して、データ遷移がクロック信号に先行する場
合は第１の値を有する２進エラー信号を発生し、データ
遷移がクロック信号より遅延する場合は第２の値を有す
る２進エラー信号を発生する位相検出器と、２進エラー
信号に応動して、クロック信号の周波数に僅かな所定の
修正変更を行ってデータ遷移へと位相同期するための装
置と、Ｄ入力と、クロック入力と、Ｑ出力とを有するＤ
フリップフロップと、２進データをフリップフロップの
クロック入力に結合し、且つクロック信号を標準周期の
一部だけ遅延したフリップフロップのＤ入力に結合し
て、フリップフロップのＱ出力でロック外れ信号を発生
する装置、とから構成されたことを特徴とするクロック
回復装置。
【実施例１０】クロック回復装置において、所定の規準
周期で出現するデータ遷移を含む２進データの送信器
と、周波数範囲にわたって変化可能なクロック信号を発
生するための電圧制御発振器であって、環状に接続され
た複数の遅延段を備え、前記段の一つが第１入力に供給
された信号の２進値に応じて２進遅延を生ぜしめ、別の
段が第２入力に供給された信号に応じてアナログ遅延を
生ぜしめ、残りの段が第３入力に供給された信号に応じ
てアナログ遅延信号を生ぜしめる構成の発振器と、デー
タ遷移とクロック信号とに応動して、データ遷移がクロ
ック信号に先行する場合は第１の値を有する２進エラー
信号を発生し、データ遷移がクロック信号より遅延する
場合は第２の値を有する２進エラー信号を発生する位相
検出器と、２進エラー信号を積分する装置と、２進エラ
ー信号を第１入力に結合して、クロック信号の周波数に
僅かな所定の修正変更を行ってデータ遷移へと位相同期
するための装置と、積分された信号を第３入力に結合し
て、クロック信号の周波数に大きい可変修正変更を生ぜ
しめる装置と、残りの段によって生ぜしめられた遅延の
温度に応じた変化を補償する温度準拠信号を第２入力に
供給する装置、とから構成されたことを特徴とする装
置。
【００３７】
【発明の効果】以上述べたように、本発明を用いること
により、位相ロック外れを検出してこれを復旧させるこ
とができる。
【図面の簡単な説明】
【図１】本発明の原理を採用したクロック回復装置の概
略構成図である。
【図２】図１の偽りロック検出器とワンショットの概略
回路図である。
【図３】図２の偽りロック検出器の動作を表す波形図で
ある。
【図４】図２のワンショットの動作を表す波形図であ
る。
【図５】図１の電流コンバータへの電圧の流れを示した
概略回路図である。
【図６】図１の位相／周波数検出器の一部の概略論理図
である。
【図７】図１の電圧制御発振器の概略構成図である。
【図８】図５の温度補償回路の概略回路図である。
【符号の説明】
１０：周波数／位相検出器 １２：電圧制御発振器 １４：積分器 １６：コンデンサ １８：データ・デコーダ ２０：偽りロック検出器 ２１：ワンショット ２２：コンバータ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】データ遷移を有する２進データの送信器
    と、 所定の周波数範囲にわたって変化するクロック信号を発
    生するための電圧制御発振器と、 前記データ遷移と前記クロック信号とに応答して、２進
    エラー信号を発生する位相検出器と、 前記２進エラー信号に応答して、前記クロック信号の周
    波数を僅かに変化させ、前記データ遷移と位相同期させ
    るための手段と、 前記２進エラー信号を積分する手段と、 前記積分された信号に応答して、前記クロック信号の周
    波数を大きく変える手段と、 前記データ遷移と前記クロック信号とに応答してロック
    外れ状態を検知する手段と、 前記検知装置に応答して周波数範囲掃引信号を発生する
    手段と、 前記周波数範囲掃引信号と前記積分信号を加算し、周波
    数範囲全体にわたってクロック信号の周波数を掃引する
    ことによりロック状態を復旧する手段と、 を備えて成るクロック回復装置。
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