JPH0795076A - ディジタル信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】回路規模が小さく、リンギングが生じないビッ
ト数拡張機能をもつディジタル信号処理回路を提供す
る。 【構成】アナログ信号は、ＡＤ変換器３０によりＮビッ
トのディジタル信号に変換される。ＡＤ変換器３０の出
力について、信号処理回路３１により所定の処理が行わ
れる。信号処理回路３１の出力であるＮビットの時系列
信号４１は、差分検出回路３２に入力される。差分検出
回路３２は、時系列信号４１の前後の値の差を検出し、
所定の選択信号を出力する。セレクタ３３は、当該選択
信号の種類に基づいて時系列信号４１に加算すべきＮビ
ットよりも重みの小さな補助信号４２を発生する。加算
器３５は、時系列信号４１に補助信号４２を加算し、Ｎ
＋Ｍビットの時系列信号４４を出力する。この時系列信
号４４は、信号処理回路３７を通り、ＤＡ変換器３８に
よりアナログ信号に変換される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号処理をディジ
タル的に行うディジタル信号処理回路に関する。

【０００２】

【従来の技術】近年、ディジタル信号処理技術の進歩に
伴い、映像信号処理は、ディジタル信号処理が主流とな
ってきている。しかし、全ての信号処理がディジタル的
に行われている訳ではないので、アナログディジタル変
換器（ＡＤ変換器）やディジタルアナログ変換器（ＤＡ
変換器）が必要になる。

【０００３】そして、ディジタル信号のビット数が多い
程、鮮明な映像が得られるが、回路規模や価格などによ
る制約のため、現在は、主として８ビット程度の処理が
行われている。

【０００４】特に、ＡＤ変換器は、ＤＡ変換器に比べ、
ビット数を増やすことが困難である。このため、ＡＤ変
換器のビット数は、ディジタル信号処理回路の全体のビ
ット数を制限している。

【０００５】そこで、ＮビットのＡＤ変換器の出力をＮ
＋Ｍビットに拡張し、ビット分解能による画質劣化を改
善する回路が必要となる。図９は、当該回路の一例を示
すものである。この回路は、８ビットのディジタル信号
を１０ビットのディジタル信号に拡張する回路である。
そのしくみについて簡単に説明する。

【０００６】アナログ入力信号は、ＡＤ変換器１０にお
いて８ビットのディジタル信号に変換される。８ビット
のディジタル信号は、信号処理回路１１において各種の
処理が行われる。

【０００７】そして、信号処理回路１１の出力信号２１
は、低域通過フィルタ１２において低域周波数成分が抽
出され、整数部８ビット、小数部２ビットの合計１０ビ
ットのディジタル信号２２になる。

【０００８】加算器１３において、信号処理回路１１の
出力信号２１から１０ビットのディジタル信号２２が減
算され、１０ビットの高域周波数成分が出力される。加
算器１３の出力信号２３は、コアリング回路１４に入力
される。コアリング回路１４では、１０ビットの出力信
号２３の小数部をまるめ、整数部８ビットのディジタル
信号２４が得られる。

【０００９】この信号２４は、８ビットの高域周波数成
分となっている。整数部８ビットのディジタル信号２４
は、加算器１５において低域通過フィルタ１２の出力信
号２２と加算される。

【００１０】その結果、加算器１５からは、高域周波数
成分が保持されたまま、低域周波数成分のビット数の拡
張が行われた１０ビットのディジタル信号２５が得られ
る。当該ディジタル信号２５は、信号処理回路１６にお
いて各種の処理が行われる。信号処理回路１６の出力信
号２６は、ＤＡ変換器１７においてアナログ信号に変換
される。

【００１１】しかし、上述のディジタル信号処理回路で
は、低域通過フィルタ１２の特性によって当該ディジタ
ル信号処理回路の特性が変わる。従って、実用的な特性
を得るためには、５タップ程度のフィルタとする必要が
あり、回路規模が大きくなる欠点がある。

【００１２】また、信号処理回路１１の出力信号２１の
レベルが急に変化したような場合、どうしても低域通過
フィルタ１２によってある程度のリンギング（変化点の
前後で波形が乱れる）が生じてしまう欠点がある。

【００１３】

【発明が解決しようとする課題】このように、従来のデ
ィジタル信号処理回路は、低域通過フィルタの特性によ
って当該ディジタル信号処理回路の特性が変わり、実用
的な特性を得るためには、５タップ程度のフィルタとす
る必要があり、回路規模が大きくなる欠点がある。ま
た、信号処理回路の出力信号のレベルが急に変化する
と、低域通過フィルタによってある程度のリンギングが
生じる欠点がある。

【００１４】本発明は、上記欠点を解決すべくなされた
もので、その目的は、回路規模が小さく、信号処理回路
の出力信号のレベルが急変してもリンギングが生じるこ
とがない階調改善回路、即ちビット数拡張機能をもった
ディジタル信号処理回路を提供することである。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル信号処理回路は、アナログ信号
をＮビットのディジタル信号に変換するアナログディジ
タル変換器と、前記アナログディジタル変換器の出力で
あるＮビットの時系列信号の前後の値の差を検出し、そ
の結果によって当該Ｎビットの時系列信号に加算すべき
Ｎビットよりも重みの小さな補助信号を発生させる第１
の手段と、前記Ｎビットの時系列信号に前記補助信号を
加算してＮ＋Ｍビットの信号を得るための第２の手段
と、前記第２の手段からの出力であるＮ＋Ｍビットのデ
ィジタル信号をアナログ信号に変換するディジタルアナ
ログ変換器とを備えている。

【００１６】前記第１の手段は、前記第１の信号処理回
路の出力であるＮビットの時系列信号の前後の値の差を
検出し、所定の選択信号を出力する差分検出回路と、前
記選択信号に基づいて前記Ｎビットの時系列信号に加算
すべきＮビットよりも重みの小さな補助信号を出力する
セレクタとから構成され、前記第２の手段は、前記Ｎビ
ットの時系列信号と前記補助信号のタイミングを調節す
る遅延回路と、前記Ｎビットの時系列信号に前記補助信
号を加算してＮ＋Ｍビットの時系列信号を出力する加算
器とから構成されている。

【００１７】

【作用】上記構成によれば、Ｎビットのディジタル信号
をＮ＋Ｍビットのディジタル信号に拡張し、滑らかな出
力波形を得ることができる。しかも、従来のように、デ
ィジタル時系列信号のレベルの変化点においてリンギン
グが発生することもない。また、高域周波数成分の劣化
もない。さらに、差分検出回路とセレクタは、回路規模
を大きくすることもない。

【００１８】

【実施例】以下、図面を参照しながら、本発明のディジ
タル信号処理回路ついて詳細に説明する。図１は、本発
明の第１の実施例に係わるディジタル信号処理回路を示
すものである。この回路は、８ビットのディジタル信号
を１０ビットのディジタル信号に拡張する回路である。

【００１９】アナログ入力信号は、周期Ｔのクロックで
動作するＡＤ変換器３０において、デ−タレ−ト１／Ｔ
の８ビットのディジタル時系列信号に変換される。ま
た、この８ビットのディジタル信号は、信号処理回路３
１において各種の処理が行われる。

【００２０】信号処理回路３１の出力信号４１は、差分
検出回路３２に入力される。この差分検出器３２は、以
下のような動作を行う。差分検出回路３２の入力信号４
１を時間Ｔ毎に、Ａ（０）、Ａ（１）、…Ａ（ｎ）、
（但し、Ａ（ｎ）は、時刻ｎＴでの８ビットのディジタ
ル信号であり、０から２５５の値をとる。）と変化する
ディジタル時系列信号とする。

【００２１】そして、 Ｂ（０）＝Ａ（ｎ）−Ａ（ｎ−１） …（１） Ｂ（１）＝Ａ（ｎ＋１）−Ａ（ｎ） …（２） を計算する。

【００２２】その結果、 Ｂ（０）＝ ０、Ｂ（１）＝ １ ならば、＋１／４選
択信号を出力する。 Ｂ（０）＝ １、Ｂ（１）＝ ０ ならば、−１／４選
択信号を出力する。

【００２３】 Ｂ（０）＝ ０、Ｂ（１）＝−１ ならば、−１／４選
択信号を出力する。 Ｂ（０）＝−１、Ｂ（１）＝ ０ ならば、＋１／４選
択信号を出力する。また、Ｂ（０）及びＢ（１）が、上
記４つの組み合わせ以外の他の組み合わせである場合に
は、±０選択信号を出力する。

【００２４】これら選択信号は、セレクタ３３に入力さ
れる。セレクタ３３は、選択信号の種類に応じて、８ビ
ットのディジタル時系列信号に加算すべき８ビットより
も重みの小さな補助信号を出力する。この補助信号は、
＋１／４選択信号に対しては＋１／４、−１／４選択信
号に対しては−１／４、±０選択信号に対しては±０と
なる。

【００２５】補助信号４２は、加算器３５に入力され
る。また、信号処理回路３１の出力である８ビットのデ
ィジタル時系列信号４１は、遅延回路３６を介して加算
器３５に入力される。加算器３５では、ディジタル時系
列信号（Ａ（ｎ））４１に補助信号４２が加算される。
その結果、加算器３５の出力信号４４は、１／４きざみ
の１０ビットのディジタル時系列信号となる。

【００２６】そして、加算器３５の出力信号４４は、信
号処理回路３７により各種の処理が行われる。また、信
号処理回路３７の出力信号は、ＤＡ変換器３８において
アナログ信号に変換される。

【００２７】図２及び図３を参照して、本発明の第１の
実施例に係わるディジタル信号処理回路の動作の具体例
を説明する。なお、図２は、時間とディジタル信号４１
のレベルの関係を示すものである。図３は、時間とディ
ジタル信号４４のレベルの関係を示すものである。

【００２８】ディジタル信号４１のレベルが時間Ｔ毎
に、Ａ（０）、Ａ（１）、…Ａ（７）と変化する場合を
考える。まず、ディジタル信号Ａ（１）について検討す
る。ディジタル信号Ａ（１）のレベルは４９である。ま
た、Ａ（０）のレベルは、４９、Ａ（２）のレベルは、
５０である。従って、上記（１）式及び（２）式を用い
ると、Ｂ（０）＝０、Ｂ（１）＝１が得られるので、差
分検出回路３２は、＋１／４選択信号を出力する。よっ
て、加算器３５では、ディジタル信号Ａ（１）のレベル
４９に補助信号４２のレベル＋１／４が加算され、ディ
ジタル信号４４のレベルは、４９＋１／４となる。

【００２９】次に、ディジタル信号Ａ（２）について検
討する。ディジタル信号Ａ（２）のレベルは５０であ
る。また、Ａ（１）のレベルは、４９、Ａ（３）のレベ
ルは、５０である。従って、上記（１）式及び（２）式
を用いると、Ｂ（０）＝１、Ｂ（１）＝０が得られるの
で、差分検出回路３２は、−１／４選択信号を出力す
る。よって、加算器３５では、ディジタル信号Ａ（２）
のレベル５０に補助信号４２のレベル−１／４が加算さ
れ、ディジタル信号４４のレベルは、５０−１／４とな
る。

【００３０】同様に、ディジタル信号Ａ（３）…Ａ
（６）についても所定の補助信号を加算すると、図３に
示すように、ディジタル信号４４は、１／４きざみの１
０ビットのディジタル時系列信号となり、８ビットのデ
ィジタル信号４１よりも波形が滑らかになる。

【００３１】図４及び図５は、ディジタル時系列信号の
レベルが急変する場合（２以上変動する場合）の本発明
のディジタル信号処理回路の動作を示すものである。な
お、図４は、時間とディジタル信号４１のレベルの関係
を示すものである。図５は、時間とディジタル信号４４
のレベルの関係を示すものである。

【００３２】いま、ディジタル信号４１のレベルが時間
Ｔ毎に、Ａ（１０）、Ａ（１１）、…Ａ（１４）と変化
していると仮定する。まず、ディジタル信号Ａ（１１）
について検討する。ディジタル信号Ａ（１１）のレベル
は４９である。また、Ａ（１０）のレベルは、４９、Ａ
（１２）のレベルは、５２である。従って、上記（１）
式及び（２）式を用いると、Ｂ（０）＝０、Ｂ（１）＝
３が得られるので、差分検出回路３２は、±０選択信号
を出力する。よって、加算器３５は、ディジタル信号Ａ
（１１）のレベル４９をそのまま出力する。

【００３３】次に、ディジタル信号Ａ（１２）について
検討する。ディジタル信号Ａ（１２）のレベルは５２で
ある。また、Ａ（１１）のレベルは、４９、Ａ（１３）
のレベルは、５２である。従って、上記（１）式及び
（２）式を用いると、Ｂ（０）＝３、Ｂ（１）＝０が得
られるので、差分検出回路３２は、±０選択信号を出力
する。よって、加算器３５は、ディジタル信号Ａ（１
２）のレベル５２をそのまま出力する。

【００３４】同様に、ディジタル信号Ａ（１３）につい
ては、Ｂ（０）＝０、Ｂ（１）＝−２であり、Ａ（１
４）については、Ｂ（０）＝−２、Ｂ（１）＝０であ
る。従って、補助信号は、０であり、図５に示すよう
に、ディジタル信号４４は、レベルの変化点においてリ
ンギングがなく、高域周波数成分の劣化もない時系列信
号となる。

【００３５】以上のように、本発明のディジタル信号処
理回路では、ディジタル時系列信号４１において、同じ
レベルの信号（例えば図２のＡ（２），Ａ（３））が２
つ以上続き、かつ、当該信号のレベルと当該信号に連続
する他の信号のレベルとの差が±１という条件を満たし
たときのみ、補助信号（＋１／４，−１／４）を発生し
得るような構成となっている。また、上記条件を満たさ
ない場合には、補助信号（０）を発生するため、高域周
波数成分の劣化がなく、ディジタル信号のレベルの変化
点においてリンギングも生じない。

【００３６】なお、本発明は、上記実施例に限られるも
のではなく、Ｎ（Ｎは任意の自然数）ビットのディジタ
ル信号をＮ＋Ｍ（Ｍは任意の自然数）ビットのディジタ
ル信号に拡張するディジタル信号処理回路に適用できる
ものである。そこで、本発明の他の実施例について以下
に説明する。

【００３７】図６は、本発明の第２の実施例に係わるデ
ィジタル信号処理回路を示すものである。この回路は、
８ビットのディジタル信号を９ビットのディジタル信号
に拡張する回路である。

【００３８】アナログ入力信号は、周期Ｔのクロックで
動作するＡＤ変換器３０において、デ−タレ−ト１／Ｔ
の８ビットのディジタル時系列信号に変換される。ま
た、この８ビットのディジタル信号は、信号処理回路３
１において各種の処理が行われる。

【００３９】信号処理回路３１の出力信号４１は、差分
検出回路３２に入力される。この差分検出器３２は、以
下のような動作を行う。差分検出回路３２の入力信号４
１を時間Ｔ毎に、Ａ（０）、Ａ（１）、…Ａ（ｎ）、
（但し、Ａ（ｎ）は、時刻ｎＴでの８ビットのディジタ
ル信号であり、０から２５５の値をとる。）と変化する
ディジタル時系列信号とする。

【００４０】そして、 Ｂ（ｎ）＝Ａ（ｎ＋１）−Ａ（ｎ） …（３） を計算する。

【００４１】その結果、Ｂ（ｎ）＝ １ ならば、＋１
／２選択信号を出力する。 Ｂ（ｎ）＝−１ ならば、−１／２選択信号を出力す
る。 また、Ｂ（ｎ）が、上記２つの組み合わせ以外の他の組
み合わせである場合には、±０選択信号を出力する。

【００４２】これら選択信号は、セレクタ３３に入力さ
れる。セレクタ３３は、選択信号の種類に応じて、８ビ
ットのディジタル時系列信号に加算すべき８ビットより
も重みの小さな補助信号を出力する。この補助信号は、
＋１／２選択信号に対しては＋１／２、−１／２選択信
号に対しては−１／２、±０選択信号に対しては±０と
なる。

【００４３】補助信号４２は、加算器３５に入力され
る。また、信号処理回路３１の出力である８ビットのデ
ィジタル時系列信号４１は、遅延回路３６を介して加算
器３５に入力される。加算器３５では、ディジタル時系
列信号（Ａ（ｎ））４１に補助信号４２が加算される。
その結果、加算器３５の出力信号４４は、１／２きざみ
の９ビットのディジタル時系列信号となる。

【００４４】そして、加算器３５の出力信号４４は、信
号処理回路３７により各種の処理が行われる。また、信
号処理回路３７の出力信号は、ＤＡ変換器３８において
アナログ信号に変換される。

【００４５】図７及び図８を参照して、本発明の第２の
実施例に係わるディジタル信号処理回路の動作の具体例
を説明する。なお、図７は、時間とディジタル信号４１
のレベルの関係を示すものである。図８は、時間とディ
ジタル信号４４のレベルの関係を示すものである。

【００４６】いま、ディジタル信号４１のレベルが時間
Ｔ毎に、Ａ（０）、Ａ（１）、…Ａ（７）と変化すると
仮定する。まず、ディジタル信号Ａ（３）について検討
する。ディジタル信号Ａ（３）のレベルは、５０であ
る。また、Ａ（４）のレベルは、５１である。従って、
上記（３）式を用いると、Ｂ（３）＝１が得られるの
で、差分検出回路３２は、＋１／２選択信号を出力す
る。よって、加算器３５では、ディジタル信号Ａ（３）
のレベル５０に補助信号４２のレベル＋１／２が加算さ
れ、ディジタル信号４４のレベルは、５０＋１／２とな
る。

【００４７】次に、ディジタル信号Ａ（４）について検
討する。ディジタル信号Ａ（４）のレベルは、５１であ
る。また、Ａ（５）のレベルは、５１である。従って、
上記（３）式を用いると、Ｂ（４）＝０が得られるの
で、差分検出回路３２は、±０選択信号を出力する。よ
って、加算器３５では、ディジタル信号Ａ（４）のレベ
ル５１に補助信号４２のレベル０が加算され、ディジタ
ル信号４４のレベルは、ディジタル信号４１のレベルと
同じ５１となる。

【００４８】同様に、ディジタル信号Ａ（０）…Ａ
（２）、Ａ（５），Ａ（６）についても所定の補助信号
を加算すると、図３に示すように、ディジタル信号４４
は、１／２きざみの９ビットのディジタル時系列信号と
なり、８ビットのディジタル信号４１よりも波形が滑ら
かになる。

【００４９】なお、ディジタル時系列信号のレベルが急
変する場合（２以上変動する場合）には、第１の実施例
と同様に、レベルの変化点においてリンギングがなく、
高域周波数成分の劣化もない時系列信号となる。

【００５０】そこで、図４及び図５を参照してそのしく
みを簡単に説明する。ディジタル信号４１のレベルが時
間Ｔ毎に、Ａ（１０）、Ａ（１１）、…Ａ（１４）と変
化していると仮定する。まず、ディジタル信号Ａ（１
１）について検討する。ディジタル信号Ａ（１１）のレ
ベルは４９である。また、Ａ（１２）のレベルは、５２
である。従って、上記（３）式を用いると、Ｂ（１１）
＝３が得られるので、差分検出回路３２は、±０選択信
号を出力する。よって、加算器３５は、ディジタル信号
Ａ（１１）のレベル４９をそのまま出力する。

【００５１】次に、ディジタル信号Ａ（１２）について
検討する。ディジタル信号Ａ（１２）のレベルは、５２
である。また、ディジタル信号Ａ（１３）のレベルは、
５２である。従って、上記（３）式を用いると、Ｂ（１
２）＝０が得られるので、差分検出回路３２は、±０選
択信号を出力する。よって、加算器３５は、ディジタル
信号Ａ（１２）のレベル５２をそのまま出力する。

【００５２】同様に、ディジタル信号Ａ（１３）につい
ては、Ｂ（１３）＝−２であり、Ａ（１４）について
は、Ｂ（１４）＝０である。従って、補助信号は、０で
あり、図５に示すように、ディジタル信号４４は、レベ
ルの変化点においてリンギングがなく、高域周波数成分
の劣化もない時系列信号となる。

【００５３】

【発明の効果】以上、説明したように、本発明のディジ
タル信号処理回路によれば、次のような効果を奏する。
ディジタル時系列信号において、ある信号のレベルとそ
の信号に連続する他の信号のレベルとの差が±１という
条件を満たしたときのみ、所定の補助信号を当該ディジ
タル時系列信号に加算するように構成している。

【００５４】これにより、Ｎビットのディジタル信号を
Ｎ＋Ｍビットのディジタル信号に拡張し、滑らかな出力
波形を得ることができる。しかも、従来のように、ディ
ジタル時系列信号のレベルの変化点においてリンギング
が発生することもない。また、高域周波数成分の劣化も
ない。さらに、差分検出回路とセレクタは、加算器２
個、フリップフロップ１０個、及びその他１０数ゲ−ト
程度で構成することができるため、回路規模を大きくす
ることもない。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるディジタル信号
処理回路を示すブロック図。

【図２】図１の回路の動作を説明するためのタイムチャ
−ト。

【図３】図１の回路の動作を説明するためのタイムチャ
−ト。

【図４】図１及び図６の回路の動作を説明するためのタ
イムチャ−ト。

【図５】図１及び図６の回路の動作を説明するためのタ
イムチャ−ト。

【図６】本発明の第２の実施例に係わるディジタル信号
処理回路を示すブロック図。

【図７】図６の回路の動作を説明するためのタイムチャ
−ト。

【図８】図６の回路の動作を説明するためのタイムチャ
−ト。

【図９】従来のディジタル信号処理回路を示すブロック
図。

【符号の説明】

１０，３０ …ＡＤ変換器、 １１，１６，３１，３７ …信号処理回路、 １２ …低域通過フィルタ、 １３，１５，３５ …加算器、 １４ …コアリング回路、 １７，３８ …ＤＡ変換器、 ３２ …差分検出回路、 ３３ …セレクタ、 ３６ …遅延回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をＮビットのディジタル信
   号に変換するアナログディジタル変換器と、前記アナロ
   グディジタル変換器の出力であるＮビットの時系列信号
   の前後の値の差を検出し、その結果によって当該Ｎビッ
   トの時系列信号に加算すべきＮビットよりも重みの小さ
   な補助信号を発生させる第１の手段と、前記Ｎビットの
   時系列信号に前記補助信号を加算してＮ＋Ｍビットの信
   号を得るための第２の手段と、前記第２の手段からの出
   力であるＮ＋Ｍビットのディジタル信号をアナログ信号
   に変換するディジタルアナログ変換器とを具備すること
   を特徴とするディジタル信号処理回路。
2. 【請求項２】 前記第１の手段は、前記第１の信号処理
   回路の出力であるＮビットの時系列信号の前後の値の差
   を検出し、所定の選択信号を出力する差分検出回路と、
   前記選択信号に基づいて前記Ｎビットの時系列信号に加
   算すべきＮビットよりも重みの小さな補助信号を出力す
   るセレクタとから構成され、前記第２の手段は、前記Ｎ
   ビットの時系列信号と前記補助信号のタイミングを調節
   する遅延回路と、前記Ｎビットの時系列信号に前記補助
   信号を加算してＮ＋Ｍビットの時系列信号を出力する加
   算器とから構成されていることを特徴とする請求項１に
   記載のディジタル信号処理回路。