JPH0795269B2 - 命令コードのデコード装置 - Google Patents
命令コードのデコード装置Info
- Publication number
- JPH0795269B2 JPH0795269B2 JP63279606A JP27960688A JPH0795269B2 JP H0795269 B2 JPH0795269 B2 JP H0795269B2 JP 63279606 A JP63279606 A JP 63279606A JP 27960688 A JP27960688 A JP 27960688A JP H0795269 B2 JPH0795269 B2 JP H0795269B2
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- Japan
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- data
- address
- instruction code
- signal sequence
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—Two-dimensional [2D] image generation
- G06T11/20—Drawing from basic elements
- G06T11/23—Drawing from basic elements using straight lines or curves
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Electron Beam Exposure (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 本発明の一実施例（第２〜４図） 発明の効果 〔概要〕 命令コードのデコード装置に関し、 特定の命令コードの場合に、この命令コードを与えるだ
けで、処理に必要な拡張データを順次取出せるようにし
てマイクロプロセッサの負担を軽減させることを目的と
し、 特定の命令コード列を含む外部データに従って内部アド
レス信号列S3の上位側の信号列S1を生成する上位アドレ
ス生成手段１と、該上位側の信号列S1で表現されるアド
レスを先頭若しくは後尾とするデータ格納エリアD1〜Dn
内に、前記特定の命令コード列に対応する複数の制御コ
ードを格納し、また、該データ格納エリアの先頭若しく
は後尾には、該制御コードの格納数を示すデータを格納
する記憶手段２と、該記憶手段２から読出された制御コ
ードの格納数を示すデータによって初期値がセットさ
れ、以降、該初期値をカウントアップ若しくはカウント
ダウンして内部アドレス信号列S3の下位側の信号列S2を
生成する下位アドレス生成手段３と、前記上位側の信号
列S1および下位側の信号列S2に従って内部アドレス信号
列S3を生成し、該内部アドレス信号列S3を記憶手段２の
読出し用のアドレスに供させる内部アドレス生成手段４
と、を備えて構成している。
けで、処理に必要な拡張データを順次取出せるようにし
てマイクロプロセッサの負担を軽減させることを目的と
し、 特定の命令コード列を含む外部データに従って内部アド
レス信号列S3の上位側の信号列S1を生成する上位アドレ
ス生成手段１と、該上位側の信号列S1で表現されるアド
レスを先頭若しくは後尾とするデータ格納エリアD1〜Dn
内に、前記特定の命令コード列に対応する複数の制御コ
ードを格納し、また、該データ格納エリアの先頭若しく
は後尾には、該制御コードの格納数を示すデータを格納
する記憶手段２と、該記憶手段２から読出された制御コ
ードの格納数を示すデータによって初期値がセットさ
れ、以降、該初期値をカウントアップ若しくはカウント
ダウンして内部アドレス信号列S3の下位側の信号列S2を
生成する下位アドレス生成手段３と、前記上位側の信号
列S1および下位側の信号列S2に従って内部アドレス信号
列S3を生成し、該内部アドレス信号列S3を記憶手段２の
読出し用のアドレスに供させる内部アドレス生成手段４
と、を備えて構成している。
本発明は、命令コードを実際に使用し得るデータ形態に
変換するための命令コードのデコード装置に関し、特
に、特定の命令コードに対応した一連の拡張データを連
続して取り出させるようにした命令コードのデコード装
置に関する。
変換するための命令コードのデコード装置に関し、特
に、特定の命令コードに対応した一連の拡張データを連
続して取り出させるようにした命令コードのデコード装
置に関する。
一般に、各種制御装置等における命令コードのデコード
は、マイクロプロセッサによって行われる。
は、マイクロプロセッサによって行われる。
第５図はマイクロプロセッサを示す概念図である。マイ
クロプロセッサ100は、複数のレジスタRG1、RG2、RG3、RG4
……、演算処理ユニット（ALU:arithmetic and logic u
nit）101、プログラムカウンタ102および図示しない累
算器（accumulator）などを含む演算・比較部103と、処
理に必要な複数の制御コード（いわゆる拡張データ）を
図外の外部装置等が実行し得る形態にして格納するメモ
リ部104とを備えるもので、 所定の処理を指示する命令コードやこの処理の細部を指
示するに必要な各種制御情報、例えば比較データ１、比
較データ２などが入力されると、演算・比較部103は命
令コードに対してビット単位の判別をしたり、また、比
較データ１、２を比較したりして、これらの判別結果や
比較の結果に従ってメモリ部104をアクセスし、処理に
必要な制御コードを取出して出力用ポートから図外の外
部装置等に出力するといった一連のマイクロプログラム
制御を実行している。
クロプロセッサ100は、複数のレジスタRG1、RG2、RG3、RG4
……、演算処理ユニット（ALU:arithmetic and logic u
nit）101、プログラムカウンタ102および図示しない累
算器（accumulator）などを含む演算・比較部103と、処
理に必要な複数の制御コード（いわゆる拡張データ）を
図外の外部装置等が実行し得る形態にして格納するメモ
リ部104とを備えるもので、 所定の処理を指示する命令コードやこの処理の細部を指
示するに必要な各種制御情報、例えば比較データ１、比
較データ２などが入力されると、演算・比較部103は命
令コードに対してビット単位の判別をしたり、また、比
較データ１、２を比較したりして、これらの判別結果や
比較の結果に従ってメモリ部104をアクセスし、処理に
必要な制御コードを取出して出力用ポートから図外の外
部装置等に出力するといった一連のマイクロプログラム
制御を実行している。
〔発明が解決しようとする課題〕 しかしながら、このような従来のマイクロプロセッサを
用いたものにあっては、その処理方法がマイクロプログ
ラム制御方式であったため、例えば、命令コードのビッ
ト判定で条件判定が多い場合には命令実行サイクルも多
くなって実行時間が増加し、また、データ比較を行う場
合には比較のための演算処理を実行する必要から、比較
のためのデータをその都度累算器やレジスタを経由させ
なければならず、それだけメモリアクセスが遅くなると
いった問題点があった。
用いたものにあっては、その処理方法がマイクロプログ
ラム制御方式であったため、例えば、命令コードのビッ
ト判定で条件判定が多い場合には命令実行サイクルも多
くなって実行時間が増加し、また、データ比較を行う場
合には比較のための演算処理を実行する必要から、比較
のためのデータをその都度累算器やレジスタを経由させ
なければならず、それだけメモリアクセスが遅くなると
いった問題点があった。
そこで、本発明は、特定の命令コードの場合に、この命
令コードを与えるだけで、処理に必要な拡張データを順
次取出せるようにしてマイクロプロセッサの負担を軽減
させることを目的としている。
令コードを与えるだけで、処理に必要な拡張データを順
次取出せるようにしてマイクロプロセッサの負担を軽減
させることを目的としている。
本発明の命令コードのデコーダ装置は上記目的を達成す
るために第１図にその原理ブロック図を示すように、特
定の命令コード列を含む外部データに従って内部アドレ
ス信号列S3の上位側の信号列S1を生成する上位アドレス
生成手段１と、該上位側の信号列S1で表現されるアドレ
スを先頭若しくは後尾とするデータ格納エリアD1〜Dn内
に、前記特定の命令コード列に対応する複数の制御コー
ドを格納し、また、該データ格納エリアの先頭若しくは
後尾には、該制御コードの格納数を示すデータを格納す
る記憶手段２と、該記憶手段２から読出された制御コー
ドの格納数を示すデータによって初期値がセットされ、
以降、該初期値をカウントアップ若しくはカウントダウ
ンして内部アドレス信号列S3の下位側の信号列S2を生成
する下位アドレス生成手段３と、前記上位側の信号列S1
および下位側の信号列S2に従って内部アドレス信号列S3
を生成し、該内部アドレス信号列S3を記憶手段２の読出
し用のアドレスに供させる内部アドレス生成手段４と、
を備えて構成している。
るために第１図にその原理ブロック図を示すように、特
定の命令コード列を含む外部データに従って内部アドレ
ス信号列S3の上位側の信号列S1を生成する上位アドレス
生成手段１と、該上位側の信号列S1で表現されるアドレ
スを先頭若しくは後尾とするデータ格納エリアD1〜Dn内
に、前記特定の命令コード列に対応する複数の制御コー
ドを格納し、また、該データ格納エリアの先頭若しくは
後尾には、該制御コードの格納数を示すデータを格納す
る記憶手段２と、該記憶手段２から読出された制御コー
ドの格納数を示すデータによって初期値がセットされ、
以降、該初期値をカウントアップ若しくはカウントダウ
ンして内部アドレス信号列S3の下位側の信号列S2を生成
する下位アドレス生成手段３と、前記上位側の信号列S1
および下位側の信号列S2に従って内部アドレス信号列S3
を生成し、該内部アドレス信号列S3を記憶手段２の読出
し用のアドレスに供させる内部アドレス生成手段４と、
を備えて構成している。
本発明では、記憶手段２はS3によってアクセスされ、こ
のS3はS1を上位側、S2を下位側として作られている。す
なわち、特定の命令コードを与えると、まず、S1によっ
てS3が作られ、このS3によって記憶手段２がアクセスさ
れる結果、記憶手段２からは制御コードの格納数が読出
され、下位アドレス生成手段３は読出された格納数によ
ってその初期値がセットされる。次に、下位アドレス生
成手段３は、その初期値を順次変化させてS2を発生し、
内部アドレス生成手段４はS2およびS1の両者に従ってS3
を作り、記憶手段２からはS3の変化すなわちS2の変化に
応じて順次制御コードが読出される。したがって、特定
の命令コードを与えるだけで、処理に必要な複数の制御
コード（拡張データ）を順次取出せるといった作用が得
られる。
のS3はS1を上位側、S2を下位側として作られている。す
なわち、特定の命令コードを与えると、まず、S1によっ
てS3が作られ、このS3によって記憶手段２がアクセスさ
れる結果、記憶手段２からは制御コードの格納数が読出
され、下位アドレス生成手段３は読出された格納数によ
ってその初期値がセットされる。次に、下位アドレス生
成手段３は、その初期値を順次変化させてS2を発生し、
内部アドレス生成手段４はS2およびS1の両者に従ってS3
を作り、記憶手段２からはS3の変化すなわちS2の変化に
応じて順次制御コードが読出される。したがって、特定
の命令コードを与えるだけで、処理に必要な複数の制御
コード（拡張データ）を順次取出せるといった作用が得
られる。
以下、本発明を図面に基づいて説明する。
第２〜４図は本発明に係る命令コードのデコード装置の
一実施例を示す図であり、電子ビーム露光装置に適用し
た例である。
一実施例を示す図であり、電子ビーム露光装置に適用し
た例である。
第１図において、10は電子ビーム露光装置に付加された
命令コードのデコード装置であり、命令コードのデコー
ド装置10は第１のラッチ11、第２のラッチ12、第３のラ
ッチ13からなる上位アドレス生成手段１と、メモリアド
レスデコード信号R/W切換回路（以下、単にセレクタ）1
4および比較器群15からなる内部アドレス生成手段４
と、記憶手段２としてのランダムアクセスメモリ16と、
下位アドレス生成手段３としてのアップダウンカウンタ
17と、を有する他、アドレスカウンタ18、リードオンリ
ーメモリ19、アンドゲート20を有している。第１のラッ
チ11、第２のラッチ12および第３のラッチ13は夫々、第
１〜第３ラッチコントロール信号LT1、LT2、LT3のタイミ
ングで外部のホストコンピュータ等からの命令コードOC
や比較データCD1、CD2を取込んでラッチし、第１のラッ
チ11からは４ビットアドレスデータAD4a、第２のラッチ
12からは16ビットアドレスデータAD16a、第３のラッチ1
3からは16ビットアドレスデータAD16bが取出される。比
較器群15は夫々４ビットの比較器15a〜15dと２つのオア
ゲート15e、15fを有し、AD16aとAD16bとを比較し、その
比較結果に応じた２ビットアドレスデータAD2aを出力す
る。セレクタ14はAD4a、AD2aおよび後述の４ビットアド
レスデータAD4bの合計10ビットのデータをＡ入力群に受
け、また、Ｂ入力群には後述の10ビットアドレスデータ
AD10aを受けてこれらのＡ、Ｂ入力群をセレクト入力端
子SELに加えられた信号に従って切換えるもので、RAM書
込サイクル（後述する）等においてはＢ入力群を選択す
る。セレクタ14からは10ビットの内部アドレスデータAD
1がデータされる。
命令コードのデコード装置であり、命令コードのデコー
ド装置10は第１のラッチ11、第２のラッチ12、第３のラ
ッチ13からなる上位アドレス生成手段１と、メモリアド
レスデコード信号R/W切換回路（以下、単にセレクタ）1
4および比較器群15からなる内部アドレス生成手段４
と、記憶手段２としてのランダムアクセスメモリ16と、
下位アドレス生成手段３としてのアップダウンカウンタ
17と、を有する他、アドレスカウンタ18、リードオンリ
ーメモリ19、アンドゲート20を有している。第１のラッ
チ11、第２のラッチ12および第３のラッチ13は夫々、第
１〜第３ラッチコントロール信号LT1、LT2、LT3のタイミ
ングで外部のホストコンピュータ等からの命令コードOC
や比較データCD1、CD2を取込んでラッチし、第１のラッ
チ11からは４ビットアドレスデータAD4a、第２のラッチ
12からは16ビットアドレスデータAD16a、第３のラッチ1
3からは16ビットアドレスデータAD16bが取出される。比
較器群15は夫々４ビットの比較器15a〜15dと２つのオア
ゲート15e、15fを有し、AD16aとAD16bとを比較し、その
比較結果に応じた２ビットアドレスデータAD2aを出力す
る。セレクタ14はAD4a、AD2aおよび後述の４ビットアド
レスデータAD4bの合計10ビットのデータをＡ入力群に受
け、また、Ｂ入力群には後述の10ビットアドレスデータ
AD10aを受けてこれらのＡ、Ｂ入力群をセレクト入力端
子SELに加えられた信号に従って切換えるもので、RAM書
込サイクル（後述する）等においてはＢ入力群を選択す
る。セレクタ14からは10ビットの内部アドレスデータAD
1がデータされる。
ランダムアクセスメモリ16は10ビットアドレスの読出し
／書込みメモリで、このランダムアクセスメモリ16内に
はRAM書込サイクル等においてリードオンリーメモリ19
からのデータがデータバス21を介して書込まれ、あるい
はデータバス22を介して入力される図外のホストコンピ
ュータ等からのデータが書込まれる。リードオンリーメ
モリ19にはあらかじめ所定のフォーマットでデータが格
納されており、このデータフォーマットは例えば、特定
の命令コードに対応する実行可能な制御コードを複数配
列して１つのブロックとするとともに、当該ブロックの
先頭（若しくはブロック後尾）に制御コード数すなわち
ブロック内の格納数を示すデータを付加して形成してい
る。なお、上記ブロックは、特定の命令コードの種類に
対応して複数ブロックとなることは勿論であるが、ここ
では説明の便宜上単一のブロックとする。
／書込みメモリで、このランダムアクセスメモリ16内に
はRAM書込サイクル等においてリードオンリーメモリ19
からのデータがデータバス21を介して書込まれ、あるい
はデータバス22を介して入力される図外のホストコンピ
ュータ等からのデータが書込まれる。リードオンリーメ
モリ19にはあらかじめ所定のフォーマットでデータが格
納されており、このデータフォーマットは例えば、特定
の命令コードに対応する実行可能な制御コードを複数配
列して１つのブロックとするとともに、当該ブロックの
先頭（若しくはブロック後尾）に制御コード数すなわち
ブロック内の格納数を示すデータを付加して形成してい
る。なお、上記ブロックは、特定の命令コードの種類に
対応して複数ブロックとなることは勿論であるが、ここ
では説明の便宜上単一のブロックとする。
アドレスカウンタ18はRAM書込サイクル等においてカウ
ントゼロから順次カウントアップされる10ビットアドレ
スデータAD10aを発生し、リードオンリーメモリ19内の
ブロックデータはこのAD10aに従って順次アクセスさ
れ、ランダムアクセスメモリ16に転送されて書込まれ
る。アップダウンカウンタ17はランダムアクセスメモリ
16に書込まれたブロックデータのうち、データバス23を
介して読出されたブロック内の制御コード数を示すデー
タによって初期値がセットされ、以降、この初期値をカ
ウントアップ（若しくはカウントダウン）してAD4bを発
生する。なお、ブロック内の他のデータすなわち特定の
命令コードに対応する実行可能な複数の制御コードはデ
ータバス24を介して読出され、例えば図外の出力用ポー
トから外部制御部に出力される。なお、図中の略号CS1、
CS2はチップセレクト信号、CLRはクリア信号、CLKはク
ロック信号、LDはロード信号、DOはデータ出力、DIはデ
ータ入力を表わす。
ントゼロから順次カウントアップされる10ビットアドレ
スデータAD10aを発生し、リードオンリーメモリ19内の
ブロックデータはこのAD10aに従って順次アクセスさ
れ、ランダムアクセスメモリ16に転送されて書込まれ
る。アップダウンカウンタ17はランダムアクセスメモリ
16に書込まれたブロックデータのうち、データバス23を
介して読出されたブロック内の制御コード数を示すデー
タによって初期値がセットされ、以降、この初期値をカ
ウントアップ（若しくはカウントダウン）してAD4bを発
生する。なお、ブロック内の他のデータすなわち特定の
命令コードに対応する実行可能な複数の制御コードはデ
ータバス24を介して読出され、例えば図外の出力用ポー
トから外部制御部に出力される。なお、図中の略号CS1、
CS2はチップセレクト信号、CLRはクリア信号、CLKはク
ロック信号、LDはロード信号、DOはデータ出力、DIはデ
ータ入力を表わす。
次に、第３図のタイミングチャートおよび第４図の動作
概念図を参照しながら本実施例の作用を説明する。第３
図において、本実施例の動作タイミングは３つのサイク
ル、すなわち、データ設定サイクル、RAM書込サイ
クル、拡張コード順次読出しサイクルから成る。これ
らのサイクルは各種制御信号、LT1、LT2、LT3、CS1、CS2、C
LR、CLK、LDなどによりタイミングが制御される。の
サイクルでは、LT1、LT2、LT3に従ってOC（命令コー
ド）、CD1、CD2（比較データ１、２）が夫々、第１のラ
ッチ11、第２のラッチ12、第３のラッチ13にラッチされ
る。のサイクルではランダムアクセスメモリ16に所要
のブロックデータが書込まれる。
概念図を参照しながら本実施例の作用を説明する。第３
図において、本実施例の動作タイミングは３つのサイク
ル、すなわち、データ設定サイクル、RAM書込サイ
クル、拡張コード順次読出しサイクルから成る。これ
らのサイクルは各種制御信号、LT1、LT2、LT3、CS1、CS2、C
LR、CLK、LDなどによりタイミングが制御される。の
サイクルでは、LT1、LT2、LT3に従ってOC（命令コー
ド）、CD1、CD2（比較データ１、２）が夫々、第１のラ
ッチ11、第２のラッチ12、第３のラッチ13にラッチされ
る。のサイクルではランダムアクセスメモリ16に所要
のブロックデータが書込まれる。
第４図において、所要のブロックデータはリードオンリ
ーメモリ19に予め記憶されていたもの、あるいは外部か
ら転送されたものの何れかである。ここではリードオン
リーメモリ19に記憶されていたものを例とする。リード
オンリーメモリ19内には、例えば任意のアドレス＋０番
地にデータ“0003(16)”が記憶されており、この“0003
(16)”はブロック内のデータ数が３個であることを表わ
している。すなわち、任意のアドレス＋１番地〜任意の
アドレス＋３番地に格納された例えば“0088(16)”、
“1020(16)”、“0002(16)”の３つのデータであり、こ
れらの３つのデータは、実行可能なデータの形態を取
り、かつ、特定の命令に対応したものである。なお、言
うまでもないがデータの個数は上述例の３つに限定され
るものではない。
ーメモリ19に予め記憶されていたもの、あるいは外部か
ら転送されたものの何れかである。ここではリードオン
リーメモリ19に記憶されていたものを例とする。リード
オンリーメモリ19内には、例えば任意のアドレス＋０番
地にデータ“0003(16)”が記憶されており、この“0003
(16)”はブロック内のデータ数が３個であることを表わ
している。すなわち、任意のアドレス＋１番地〜任意の
アドレス＋３番地に格納された例えば“0088(16)”、
“1020(16)”、“0002(16)”の３つのデータであり、こ
れらの３つのデータは、実行可能なデータの形態を取
り、かつ、特定の命令に対応したものである。なお、言
うまでもないがデータの個数は上述例の３つに限定され
るものではない。
のサイクルにおいて、リードオンリーメモリ19内のデ
ータはランダムアクセスメモリ16に直接転送され、格納
される。この転送には第３図に示すようにCS1、CS2およ
びCLKが関与する。すなわち、アドレスカウンタ18はCLK
に従って順次AD10aを発生し、リードオンリーメモリ19
内のデータはこのAD10aに従って読出され、データバス2
1上に乗せられる。一方、セレクタ14はCS1、CS2によって
Ｂ入力群を選択しており、Ｂ入力群に加えられたAD10a
はこのセレクタ14を介してランダムアクセスメモリ16に
加えられ、ランダムアクセスメモリ16はデータバス21上
のデータ、すなわちリードオンリーメモリ19から読出さ
れたデータを取込んで格納する。その結果、ランダムア
クセスメモリ16にはリードオンリーメモリ19と同一のフ
ォーマットのデータが書込まれる。
ータはランダムアクセスメモリ16に直接転送され、格納
される。この転送には第３図に示すようにCS1、CS2およ
びCLKが関与する。すなわち、アドレスカウンタ18はCLK
に従って順次AD10aを発生し、リードオンリーメモリ19
内のデータはこのAD10aに従って読出され、データバス2
1上に乗せられる。一方、セレクタ14はCS1、CS2によって
Ｂ入力群を選択しており、Ｂ入力群に加えられたAD10a
はこのセレクタ14を介してランダムアクセスメモリ16に
加えられ、ランダムアクセスメモリ16はデータバス21上
のデータ、すなわちリードオンリーメモリ19から読出さ
れたデータを取込んで格納する。その結果、ランダムア
クセスメモリ16にはリードオンリーメモリ19と同一のフ
ォーマットのデータが書込まれる。
のサイクルにおいて、CLR＝“L"によってそのカウン
ト値をゼロにされたアップダウンカウンタ17は、LD＝
“L"を受けてそのときのデータバス23上のデータを取込
み、初期値をセットする。ここで、のサイクルにおい
ては、CS1、CS2がのサイクルの逆論理となっており、
セレクタ14はＡ入力群を選択している。このときのラン
ダムアクセスメモリ16のアドレス入力は、Ａ入力群に加
えられたAD4a、AD2a,AD4bであり、AD4aはOCに対応し、AD
2aはCD1とCD2の比較結果に対応し、そして、AD4bはアッ
プダウンカウンタ17のカウント出力に対応している。但
し、アップダウンカウンタ17のカウント出力はまだゼロ
である。
ト値をゼロにされたアップダウンカウンタ17は、LD＝
“L"を受けてそのときのデータバス23上のデータを取込
み、初期値をセットする。ここで、のサイクルにおい
ては、CS1、CS2がのサイクルの逆論理となっており、
セレクタ14はＡ入力群を選択している。このときのラン
ダムアクセスメモリ16のアドレス入力は、Ａ入力群に加
えられたAD4a、AD2a,AD4bであり、AD4aはOCに対応し、AD
2aはCD1とCD2の比較結果に対応し、そして、AD4bはアッ
プダウンカウンタ17のカウント出力に対応している。但
し、アップダウンカウンタ17のカウント出力はまだゼロ
である。
ここで、AD4aは上位、AD2aは中位、そして、AD4bは下位
に重み付けされている。今、AD4bはゼロであるから、ラ
ンダムアクセスメモリ16はAD4aとAD2aとによってアドレ
ス指定され、このときのアドレス指定値をリードオンリ
ーメモリ19の任意のアドレス＋０番地に一致させておけ
ば、この場合、AD4aとAD2aとによってランダムアクセス
メモリ16内の“0003(16)”が読出されることとなる。す
なわち、ブロック内のデータ個数がデータバス23に乗せ
られ、アップダウンカウンタ17はこのブロック内のデー
タ個数によって初期値がセットされる。
に重み付けされている。今、AD4bはゼロであるから、ラ
ンダムアクセスメモリ16はAD4aとAD2aとによってアドレ
ス指定され、このときのアドレス指定値をリードオンリ
ーメモリ19の任意のアドレス＋０番地に一致させておけ
ば、この場合、AD4aとAD2aとによってランダムアクセス
メモリ16内の“0003(16)”が読出されることとなる。す
なわち、ブロック内のデータ個数がデータバス23に乗せ
られ、アップダウンカウンタ17はこのブロック内のデー
タ個数によって初期値がセットされる。
このようにブロック内のデータ個数を表わす先頭データ
（若しくは後尾データ）がアップダウンカウンタ17にロ
ードされると、以降、アップダウンカウンタ17はCLKに
従ってそのカウント値をカウントアップ（若しくはカウ
ントダウン）していく。これにより、AD4bが発生し、ラ
ンダムアクセスメモリ16のアドレス指定値は１つづつ順
次更新され、ランダムアクセスメモリ16内の３つのデー
タ“0088(16)”、“1020(16)”、“0002(16)”が順次ア
ドレス順に読出されてデータバス24に乗せられる。
（若しくは後尾データ）がアップダウンカウンタ17にロ
ードされると、以降、アップダウンカウンタ17はCLKに
従ってそのカウント値をカウントアップ（若しくはカウ
ントダウン）していく。これにより、AD4bが発生し、ラ
ンダムアクセスメモリ16のアドレス指定値は１つづつ順
次更新され、ランダムアクセスメモリ16内の３つのデー
タ“0088(16)”、“1020(16)”、“0002(16)”が順次ア
ドレス順に読出されてデータバス24に乗せられる。
以上のように、本実施例では、OCに対応し上位に重み付
けされたAD4aを発生するとともに、CD1、CD2の比較結果
に対応し中位に重み付けされたAD2aを発生し、さらに、
ランダムアクセスメモリ16から読出された先頭データを
初期値として順次更新される下位に重み付けされたAD4b
を発生するようにしている。したがって、ランダムアク
セスメモリ16内部に特定の命令コード（OC）に対応した
複数の制御コードをアドレス順に配列するとともに、そ
の先頭（または後尾）には制御コードの格納数を表すデ
ータを格納しておくだけで、OC、CD1、CD2を与えた場合
に、AD4a、AD2a、AD4dに従って順次制御コードを読出すこ
とができ、この制御コードを拡張コードとして実行に供
させることができる。すなわち、特定の命令コードを与
えるだけで、この命令コードを実行するに必要な一連の
拡張コードが取出せるので、例えば、マイクロプロセッ
サの負担を軽減させることができるといった効果が得ら
れる。また、本実施例ではランダムアクセスメモリ16内
の拡張データを必要に応じて外部からも書込むことが可
能なように構成されており、システムフレキシビリティ
の面で好ましい。
けされたAD4aを発生するとともに、CD1、CD2の比較結果
に対応し中位に重み付けされたAD2aを発生し、さらに、
ランダムアクセスメモリ16から読出された先頭データを
初期値として順次更新される下位に重み付けされたAD4b
を発生するようにしている。したがって、ランダムアク
セスメモリ16内部に特定の命令コード（OC）に対応した
複数の制御コードをアドレス順に配列するとともに、そ
の先頭（または後尾）には制御コードの格納数を表すデ
ータを格納しておくだけで、OC、CD1、CD2を与えた場合
に、AD4a、AD2a、AD4dに従って順次制御コードを読出すこ
とができ、この制御コードを拡張コードとして実行に供
させることができる。すなわち、特定の命令コードを与
えるだけで、この命令コードを実行するに必要な一連の
拡張コードが取出せるので、例えば、マイクロプロセッ
サの負担を軽減させることができるといった効果が得ら
れる。また、本実施例ではランダムアクセスメモリ16内
の拡張データを必要に応じて外部からも書込むことが可
能なように構成されており、システムフレキシビリティ
の面で好ましい。
なお、本実施例では電子ビーム露光装置に適用したもの
を示したが、これに限らず、特定の命令コードに対応し
て一連の制御コードを得ようとするようなシステムであ
れば、全てに適用が可能である。
を示したが、これに限らず、特定の命令コードに対応し
て一連の制御コードを得ようとするようなシステムであ
れば、全てに適用が可能である。
因に、上記実施例を拘束TTLおよびアクセスタイム55ns
のSRAMを用いて回路を形成した場合で、例えば、第１の
ラッチ11、第２のラッチ12および第３のラッチ13に「F5
73」、比較器15a〜15dに「S85」、アップダウンカウン
タ17に「F193」、ランダムアクセスメモリ16に「81C86-
55」を使用すると、データ設定サイクル（のサイク
ル）に200ns（最小）、拡張コード順次読出サイクル
（のサイクル）に220ns（最小）の高速動作となり、
仮に、１サイクル100nsの高速マイクロプロセッサで同
一の処理を実行した場合には3.6μsec（最小）であるか
ら、およそ12倍もの高速処理が可能となる。
のSRAMを用いて回路を形成した場合で、例えば、第１の
ラッチ11、第２のラッチ12および第３のラッチ13に「F5
73」、比較器15a〜15dに「S85」、アップダウンカウン
タ17に「F193」、ランダムアクセスメモリ16に「81C86-
55」を使用すると、データ設定サイクル（のサイク
ル）に200ns（最小）、拡張コード順次読出サイクル
（のサイクル）に220ns（最小）の高速動作となり、
仮に、１サイクル100nsの高速マイクロプロセッサで同
一の処理を実行した場合には3.6μsec（最小）であるか
ら、およそ12倍もの高速処理が可能となる。
本発明によれば、特定の命令コードの場合に、この命令
コードを与えるだけで、処理に必要な拡張データを順次
取出すことができるようになり、したがって、マイクロ
プロセッサの負担を軽減させることができる。
コードを与えるだけで、処理に必要な拡張データを順次
取出すことができるようになり、したがって、マイクロ
プロセッサの負担を軽減させることができる。
第１図は本発明の原理ブロック図、 第２〜４図は本発明に係る命令コードのデコード装置の
一実施例を示す図であり、 第２図はその構成図、 第３図はそのタイミングチャート、 第４図はその動作概念図、 第５図は従来例の概念図である。 １……上位アドレス生成手段、２……記憶手段、３……
下位アドレス生成手段、４……内部アドレス生成手段、
16……ランダムアクセスメモリ（記憶手段）、17……ア
ップダウンカウンタ（下位アドレス生成手段）。
一実施例を示す図であり、 第２図はその構成図、 第３図はそのタイミングチャート、 第４図はその動作概念図、 第５図は従来例の概念図である。 １……上位アドレス生成手段、２……記憶手段、３……
下位アドレス生成手段、４……内部アドレス生成手段、
16……ランダムアクセスメモリ（記憶手段）、17……ア
ップダウンカウンタ（下位アドレス生成手段）。
Claims (1)
- 【請求項１】特定の命令コード列を含む外部データに従
って内部アドレス信号列（S3）の上位側の信号列（S1）
を生成する上位アドレス生成手段（１）と、 該上位側の信号列（S1）で表現されるアドレスを先頭若
しくは後尾とするデータ格納エリア（D1〜Dn）内に、前
記特定の命令コード列に対応する複数の制御コードを格
納し、また、該データ格納エリアの先頭若しくは後尾に
は、該制御コードの格納数を示すデータを格納する記憶
手段（２）と、 該記憶手段（２）から読出された制御コードの格納数を
示すデータによって初期値がセットされ、以降、該初期
値をカウントアップ若しくはカウントダウンして内部ア
ドレス信号列（S3）の下位側の信号列（S2）を生成する
下位アドレス生成手段（３）と、 前記上位側の信号列（S1）および下位側の信号列（S2）
に従って内部アドレス信号列（S3）を生成し、該内部ア
ドレス信号列（S3）を記憶手段（２）の読出し用のアド
レスに供させる内部アドレス生成手段（４）と、を備え
たことを特徴とする命令コードのデコード装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279606A JPH0795269B2 (ja) | 1988-11-04 | 1988-11-04 | 命令コードのデコード装置 |
| EP89403038A EP0367683B1 (en) | 1988-11-04 | 1989-11-03 | Device for decoding instruction code |
| DE68928575T DE68928575T2 (de) | 1988-11-04 | 1989-11-03 | Gerät zur Dekodierung eines Befehlskodes |
| US08/194,802 US5500930A (en) | 1988-11-04 | 1994-02-14 | System to decode instructions indicating the addresses of control codes and providing patterns to direct an electron beam exposure apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279606A JPH0795269B2 (ja) | 1988-11-04 | 1988-11-04 | 命令コードのデコード装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126321A JPH02126321A (ja) | 1990-05-15 |
| JPH0795269B2 true JPH0795269B2 (ja) | 1995-10-11 |
Family
ID=17613329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279606A Expired - Fee Related JPH0795269B2 (ja) | 1988-11-04 | 1988-11-04 | 命令コードのデコード装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5500930A (ja) |
| EP (1) | EP0367683B1 (ja) |
| JP (1) | JPH0795269B2 (ja) |
| DE (1) | DE68928575T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2677719B2 (ja) * | 1991-05-08 | 1997-11-17 | 富士通株式会社 | 情報処理装置 |
| JPH07191199A (ja) * | 1993-12-27 | 1995-07-28 | Fujitsu Ltd | 荷電粒子ビーム露光システム及び露光方法 |
| US5528048A (en) * | 1994-03-15 | 1996-06-18 | Fujitsu Limited | Charged particle beam exposure system and method |
| AU756026B2 (en) | 1998-01-31 | 2003-01-02 | Nec Corporation | Communication system capable of displaying addresser information and method for displaying addresser-related information |
| TW466406B (en) * | 2000-04-27 | 2001-12-01 | Welkin Technologies Inc | I/O register programming system and method using transmission setup value |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3675212A (en) * | 1970-08-10 | 1972-07-04 | Ibm | Data compaction using variable-length coding |
| US4032896A (en) * | 1974-10-30 | 1977-06-28 | Motorola, Inc. | Microprocessor having index register coupled to serial-coupled address bus sections and to data bus |
| US4079455A (en) * | 1976-12-13 | 1978-03-14 | Rca Corporation | Microprocessor architecture |
| US4195339A (en) * | 1977-08-04 | 1980-03-25 | Ncr Corporation | Sequential control system |
| US4188669A (en) * | 1978-01-13 | 1980-02-12 | Ncr Corporation | Decoder for variable-length codes |
| US4280186A (en) * | 1978-07-07 | 1981-07-21 | Tokyo Shibaura Denki Kabushiki Kaisha | Exposure apparatus using electron beams |
| JPS56152049A (en) * | 1980-04-25 | 1981-11-25 | Toshiba Corp | Microprogram control system |
| US4387433A (en) * | 1980-12-24 | 1983-06-07 | International Business Machines Corporation | High speed data interface buffer for digitally controlled electron beam exposure system |
| JPS57204125A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Electron-ray drawing device |
| US4780808A (en) * | 1981-11-27 | 1988-10-25 | Storage Technology Corporation | Control of cache buffer for memory subsystem |
| JPS5952487A (ja) * | 1982-09-16 | 1984-03-27 | Hitachi Ltd | 磁気バブル記憶素子の高速アクセス方法 |
| JPS6085691A (ja) * | 1983-10-17 | 1985-05-15 | Fanuc Ltd | デイジタル画像信号の処理装置 |
| FR2561429B1 (fr) * | 1984-03-13 | 1986-09-19 | Trt Telecom Radio Electr | Dispositif d'adressage pour fournir a une memoire des codes d'adresse |
| DE3535215A1 (de) * | 1985-10-02 | 1987-04-02 | Nixdorf Computer Ag | Verfahren und schaltungsanordnung zum lesen von daten aus dem speicher einer datenverarbeitungsanlage |
| JPS62164133A (ja) * | 1986-01-16 | 1987-07-20 | Toshiba Corp | マイクロプログラム制御装置 |
| US5034914A (en) * | 1986-05-15 | 1991-07-23 | Aquidneck Systems International, Inc. | Optical disk data storage method and apparatus with buffered interface |
| US4805094A (en) * | 1986-08-27 | 1989-02-14 | American Telephone & Telegraph Company | Multi-channel memory access circuit |
| JPS63197057A (ja) * | 1987-02-12 | 1988-08-15 | Hitachi Ltd | 情報記録方法 |
| US4975835A (en) * | 1987-10-30 | 1990-12-04 | Casio Computer Co., Ltd. | Variable length data processing apparatus for consecutively processing variable-length data responsive to one instruction |
| KR0152979B1 (ko) * | 1988-07-15 | 1998-11-16 | 가시오 가즈오 | 가변길이 데이터 처리장치 |
-
1988
- 1988-11-04 JP JP63279606A patent/JPH0795269B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-03 DE DE68928575T patent/DE68928575T2/de not_active Expired - Fee Related
- 1989-11-03 EP EP89403038A patent/EP0367683B1/en not_active Expired - Lifetime
-
1994
- 1994-02-14 US US08/194,802 patent/US5500930A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68928575T2 (de) | 1998-05-20 |
| US5500930A (en) | 1996-03-19 |
| DE68928575D1 (de) | 1998-03-12 |
| EP0367683B1 (en) | 1998-02-04 |
| JPH02126321A (ja) | 1990-05-15 |
| EP0367683A3 (en) | 1992-04-22 |
| EP0367683A2 (en) | 1990-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |