JPH0797128B2 - 回路試験方法及びその装置 - Google Patents
回路試験方法及びその装置Info
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- JPH0797128B2 JPH0797128B2 JP1046729A JP4672989A JPH0797128B2 JP H0797128 B2 JPH0797128 B2 JP H0797128B2 JP 1046729 A JP1046729 A JP 1046729A JP 4672989 A JP4672989 A JP 4672989A JP H0797128 B2 JPH0797128 B2 JP H0797128B2
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Classifications
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- G—PHYSICS
- G04—HOROLOGY
- G04D—APPARATUS OR TOOLS SPECIALLY DESIGNED FOR MAKING OR MAINTAINING CLOCKS OR WATCHES
- G04D7/00—Measuring, counting, calibrating, testing or regulating apparatus
- G04D7/002—Electrical measuring and testing apparatus
- G04D7/003—Electrical measuring and testing apparatus for electric or electronic clocks
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2806—Apparatus therefor, e.g. test stations, drivers, analysers, conveyors
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、プリント回路基板を作製するための方法に関
し、特に、基板との間で通信される信号の伝播遅を補償
するように調節されたテスト機械を用いてプリント回路
基板をテストする方法に関する。
し、特に、基板との間で通信される信号の伝播遅を補償
するように調節されたテスト機械を用いてプリント回路
基板をテストする方法に関する。
［従来技術の説明］ プリント回路基板は、一般には、電子素子の各々のリー
ドを、FR−４等の絶縁体基板の主表面上の、複数の、選
択的に接続された金属領域のうちの対応する１つにハン
ダ付けすることによって作製される。各々の回路基板が
正しく機能することを確認するために、各基板は、素子
リードのハンダ付けの後にルーチン的にテストされる。
通常、当該テスト作業は、同軸ケーブル等の伝送線によ
って当該回路基板へテスト信号パルスを注入するように
機能する自動試験器を用いて実行される。ひとたびテス
ト信号が注入されると、当該試験器は当該回路基板をモ
ニターして、各々のテスト信号に応じて当該回路基板か
ら戻ってくる各々の信号の位相及び振幅を検出する。各
々の応答信号の位相は、対応するテスト信号に対する当
該応答信号の遅延時間の量に従って測定される。当該応
答信号の位相及び振幅をモニターすることにより、当該
試験器は、回路基板が、正しく機能しているか否かを決
定する。
ドを、FR−４等の絶縁体基板の主表面上の、複数の、選
択的に接続された金属領域のうちの対応する１つにハン
ダ付けすることによって作製される。各々の回路基板が
正しく機能することを確認するために、各基板は、素子
リードのハンダ付けの後にルーチン的にテストされる。
通常、当該テスト作業は、同軸ケーブル等の伝送線によ
って当該回路基板へテスト信号パルスを注入するように
機能する自動試験器を用いて実行される。ひとたびテス
ト信号が注入されると、当該試験器は当該回路基板をモ
ニターして、各々のテスト信号に応じて当該回路基板か
ら戻ってくる各々の信号の位相及び振幅を検出する。各
々の応答信号の位相は、対応するテスト信号に対する当
該応答信号の遅延時間の量に従って測定される。当該応
答信号の位相及び振幅をモニターすることにより、当該
試験器は、回路基板が、正しく機能しているか否かを決
定する。
現在、より高い回路基板動作周波数を可能とする、より
高い素子動作周波数への志向が存在する。回路基板の動
作周波数が高くなるにつれて、当該回路基板の当該動作
周波数での試験を保証するために、当該動作周波数を有
するテスト信号が注入されなければならない。非常に高
い周波数においては、試験器と被試験回路基板との間を
伝播する信号の伝播遅延は、テスト中における主要なエ
ラー源である。ゆえに、当該試験器を、この種の伝播遅
延に対して補償することが望ましい。
高い素子動作周波数への志向が存在する。回路基板の動
作周波数が高くなるにつれて、当該回路基板の当該動作
周波数での試験を保証するために、当該動作周波数を有
するテスト信号が注入されなければならない。非常に高
い周波数においては、試験器と被試験回路基板との間を
伝播する信号の伝播遅延は、テスト中における主要なエ
ラー源である。ゆえに、当該試験器を、この種の伝播遅
延に対して補償することが望ましい。
正確に前記伝播遅延を補正するためには、この種の遅延
の程度（大きさ）を知らなければならない。過去におい
ては、この種の伝播遅延は、回路経路の一端に注入され
た信号が、当該経路の他端が開放すなわち未接続な場合
には、当該他端より反射されるという原理に基づいた、
時間ドメイン反射技法によって測定される。しかしなが
ら、従来技法による校正技法は、一般に非常に複雑でか
つ、非常に高い周波数における伝播遅延を測定するため
に必要な高精度は有していなかった。
の程度（大きさ）を知らなければならない。過去におい
ては、この種の伝播遅延は、回路経路の一端に注入され
た信号が、当該経路の他端が開放すなわち未接続な場合
には、当該他端より反射されるという原理に基づいた、
時間ドメイン反射技法によって測定される。しかしなが
ら、従来技法による校正技法は、一般に非常に複雑でか
つ、非常に高い周波数における伝播遅延を測定するため
に必要な高精度は有していなかった。
それゆえ、信号が回路経路に沿って伝播することによっ
て生じる伝播遅延を、時間ドメイン反射技法によって高
精度に測定するための技術に対する要求が存在する。
て生じる伝播遅延を、時間ドメイン反射技法によって高
精度に測定するための技術に対する要求が存在する。
（発明の概要） 本発明によれば、回路経路を伝播する信号によって生ず
る伝播遅延が、他端が開放すなわち未接続の経路の一端
に第１パルスを注入することによって自動的に非常に正
確に測定される。同時に、第２パルスが、調節可能な正
確な時間間隔だけ当該第２パルスが他端に達するのを遅
延させる、プログラマブル遅延線の一端に注入される。
その後、当該第２パルスが当該遅延線の端部に、前記第
１パルスが前記回路経路の第１端に反射されて戻ってく
るのと同時に到達したか否かがチェックされる。この第
１と第２パルスが一致しない場合には、前記プログラマ
ブル遅延線の遅延時間が所定の量だけ調節される。その
後、（ａ）第１パルスを注入する段階、（ｂ）第２パル
スを注入する段階、（ｃ）当該第１パルスが当該第２パ
ルスと同一の時間間隔遅延させられているか否かをチェ
ックする段階，及び、（ｄ）当該遅延線の遅延時間量を
増加させる段階、が、双方のパルスが同一時間遅延され
るようになるまで反福される。当該第１及び第２パルス
が同一時間遅延される場合には、前記プログラマブル遅
延線による時間遅延は、当該回路経路による伝播遅延の
２倍に等しい。
る伝播遅延が、他端が開放すなわち未接続の経路の一端
に第１パルスを注入することによって自動的に非常に正
確に測定される。同時に、第２パルスが、調節可能な正
確な時間間隔だけ当該第２パルスが他端に達するのを遅
延させる、プログラマブル遅延線の一端に注入される。
その後、当該第２パルスが当該遅延線の端部に、前記第
１パルスが前記回路経路の第１端に反射されて戻ってく
るのと同時に到達したか否かがチェックされる。この第
１と第２パルスが一致しない場合には、前記プログラマ
ブル遅延線の遅延時間が所定の量だけ調節される。その
後、（ａ）第１パルスを注入する段階、（ｂ）第２パル
スを注入する段階、（ｃ）当該第１パルスが当該第２パ
ルスと同一の時間間隔遅延させられているか否かをチェ
ックする段階，及び、（ｄ）当該遅延線の遅延時間量を
増加させる段階、が、双方のパルスが同一時間遅延され
るようになるまで反福される。当該第１及び第２パルス
が同一時間遅延される場合には、前記プログラマブル遅
延線による時間遅延は、当該回路経路による伝播遅延の
２倍に等しい。
本発明に係る上述の方法は、自動試験器内の相異なった
回路経路による伝播遅延を測定するために用いられると
有効である。当該伝播遅延が測定されていると、当該試
験器に対してこの種の遅延を補正するための適切な調整
がなされうる。
回路経路による伝播遅延を測定するために用いられると
有効である。当該伝播遅延が測定されていると、当該試
験器に対してこの種の遅延を補正するための適切な調整
がなされうる。
（実施例の説明） 第１図は、本発明に係る、ある長さの伝送線等の回路経
路12を伝播する信号の伝播遅延を測定する装置10を模式
的に示したブロック図である。当該装置10は、第１パル
ス列を、他端が未接続の伝送線12の一端に供給するパル
ス発生器14を有している。当該パルス発生器14は、同時
に第２パルス列を、パルスがその出力に達するのをデジ
タル制御信号入力の値に従って変化する時間間隔だけ遅
延させる、プログラマブル遅延線16の入力へ供給する。
当該プログラマブル遅延線16は、100ピコ秒のオーダー
の分解能を有する、エンジニアードコンポーネント（En
gineered Components）社（カルフォルニア州サン．ル
イス．オビスポ）製のSPECLDL298型プログラマブル遅延
線等である。
路12を伝播する信号の伝播遅延を測定する装置10を模式
的に示したブロック図である。当該装置10は、第１パル
ス列を、他端が未接続の伝送線12の一端に供給するパル
ス発生器14を有している。当該パルス発生器14は、同時
に第２パルス列を、パルスがその出力に達するのをデジ
タル制御信号入力の値に従って変化する時間間隔だけ遅
延させる、プログラマブル遅延線16の入力へ供給する。
当該プログラマブル遅延線16は、100ピコ秒のオーダー
の分解能を有する、エンジニアードコンポーネント（En
gineered Components）社（カルフォルニア州サン．ル
イス．オビスポ）製のSPECLDL298型プログラマブル遅延
線等である。
遅延線16の出力は、２入力ANDゲート18の第１入力に接
続されている。当該ANDゲート18の第２入力は、伝送線1
2の、パルス発生器14に接続されているのと同一端に接
続されている。当該ANDゲートの出力は、高速Ｄフリッ
プフロップ20のクロック入力に接続されている。当該Ｄ
フリップフロップのＤ入力には論理“高（Ｈ）”レベル
の信号Ｈが与えられている。通常マイクロプロセッサの
形態をとるプロセッサ22が、当該フリップフロップ20の
リセット入力（Ｒ）及びＱ出力、及び前記プログラマブ
ル遅延線16に接続されている。与該プロセッサ22は、前
記プログラマブル遅延線16に対して、前記フリップフロ
ップ20のＱ出力のレベルに従って、当該遅延線によって
生成される時間遅延量を制御する制御信号を与える。さ
らに、プロセッサ22は、以下に記述されるように、フリ
ップフロップ20がセットされた場合に当該フリップフロ
ップをリセットするように機能する。
続されている。当該ANDゲート18の第２入力は、伝送線1
2の、パルス発生器14に接続されているのと同一端に接
続されている。当該ANDゲートの出力は、高速Ｄフリッ
プフロップ20のクロック入力に接続されている。当該Ｄ
フリップフロップのＤ入力には論理“高（Ｈ）”レベル
の信号Ｈが与えられている。通常マイクロプロセッサの
形態をとるプロセッサ22が、当該フリップフロップ20の
リセット入力（Ｒ）及びＱ出力、及び前記プログラマブ
ル遅延線16に接続されている。与該プロセッサ22は、前
記プログラマブル遅延線16に対して、前記フリップフロ
ップ20のＱ出力のレベルに従って、当該遅延線によって
生成される時間遅延量を制御する制御信号を与える。さ
らに、プロセッサ22は、以下に記述されるように、フリ
ップフロップ20がセットされた場合に当該フリップフロ
ップをリセットするように機能する。
本発明に係る装置10の動作の開始時には、まず、プロセ
ッサ22によってプログラマブル遅延線16が、通過するパ
ルスに対して実質的に時間遅延を生成しないようにセッ
トされる。その後、パルス発生器14が、第１パルス列を
伝送線12の第１端へ、及び第２パルス列をプログラマブ
ル遅延線16の入力へ、同時に供給する。プログラマブル
遅延線16は時間遅延を生成しないように初期化されてい
るため、第２パルスは各々実質的に時間遅延なしに遅延
線16を通過し、ほぼ瞬時にANDゲート18の第２入力に現
れる。第１パルスは各々伝送線12を開放端に達するまで
伝播し、そこで反射されて第１端へ、そしてANDゲート1
8の第１入力へ達する。各第１パルスが伝送線12の開放
端まで往復するのに必要な時間間隔は、伝送線による時
間遅延の２倍である。
ッサ22によってプログラマブル遅延線16が、通過するパ
ルスに対して実質的に時間遅延を生成しないようにセッ
トされる。その後、パルス発生器14が、第１パルス列を
伝送線12の第１端へ、及び第２パルス列をプログラマブ
ル遅延線16の入力へ、同時に供給する。プログラマブル
遅延線16は時間遅延を生成しないように初期化されてい
るため、第２パルスは各々実質的に時間遅延なしに遅延
線16を通過し、ほぼ瞬時にANDゲート18の第２入力に現
れる。第１パルスは各々伝送線12を開放端に達するまで
伝播し、そこで反射されて第１端へ、そしてANDゲート1
8の第１入力へ達する。各第１パルスが伝送線12の開放
端まで往復するのに必要な時間間隔は、伝送線による時
間遅延の２倍である。
第１パルスの各々が伝送線12の開放端まで往復するのに
必要な時間が、第２パルスの各々が遅延線16を通過する
のに必要な時間を越えると、ANDゲート18の出力は論
理”低（Ｌ）”レベルのままとなる。よって、フリップ
フロップ20のＱ出力は論理“L"のままとなる。当該条件
下において、プロセッサ22は、遅延線16に対して、当該
遅延線を通過する第１パルスの各々を、さらに、通常の
0.1ナノ秒の時間間隔だけ更に長い時間遅延させるよう
に機能し、同時に遅延線による時間遅延の総和を記録す
る。
必要な時間が、第２パルスの各々が遅延線16を通過する
のに必要な時間を越えると、ANDゲート18の出力は論
理”低（Ｌ）”レベルのままとなる。よって、フリップ
フロップ20のＱ出力は論理“L"のままとなる。当該条件
下において、プロセッサ22は、遅延線16に対して、当該
遅延線を通過する第１パルスの各々を、さらに、通常の
0.1ナノ秒の時間間隔だけ更に長い時間遅延させるよう
に機能し、同時に遅延線による時間遅延の総和を記録す
る。
（１）遅延線16による遅延時間を増加させる段階；及
び、（２）当該２つのパルスが同一時間間隔遅延された
か否かをチェックする段階が、第１パルス及び第２パル
スの各々がANDゲート18に同時に現れるように、第２パ
ルスの各々が第１パルスの各々と同じ時間間隔だけ遅延
されるまで、連続して反復される。前述の状況が達成さ
れると、ANDゲート18は論理“H"レベルのパルスを生成
し、当該パルスがフリップフロップ20を１クロック進ま
せる。フリップフロップ20が１クロック進められると、
当該フリップフロップのＱ出力信号が“H"レベルに変化
する。その結果、プロセッサ22は、遅延線16による遅延
時間を増加させることを停止する。この時点における遅
延線による遅延時間は、伝送線12の伝播遅延の２倍であ
る。遅延線16の遅延時間を２で除することにより、伝送
線12の伝播遅延がプロセッサ22によって決定される。ひ
とたび遅延時間が計算されると、フリップフロップ20は
リセットされる。
び、（２）当該２つのパルスが同一時間間隔遅延された
か否かをチェックする段階が、第１パルス及び第２パル
スの各々がANDゲート18に同時に現れるように、第２パ
ルスの各々が第１パルスの各々と同じ時間間隔だけ遅延
されるまで、連続して反復される。前述の状況が達成さ
れると、ANDゲート18は論理“H"レベルのパルスを生成
し、当該パルスがフリップフロップ20を１クロック進ま
せる。フリップフロップ20が１クロック進められると、
当該フリップフロップのＱ出力信号が“H"レベルに変化
する。その結果、プロセッサ22は、遅延線16による遅延
時間を増加させることを停止する。この時点における遅
延線による遅延時間は、伝送線12の伝播遅延の２倍であ
る。遅延線16の遅延時間を２で除することにより、伝送
線12の伝播遅延がプロセッサ22によって決定される。ひ
とたび遅延時間が計算されると、フリップフロップ20は
リセットされる。
伝送線12における伝播遅延の測定の精度は、遅延線16の
分解能に部分的に依存している遅延線16が高分解能（約
100ピコ秒）を有しているために、非常に正確な伝播遅
延測定が本発明に係る装置10によってなされうる。さら
に、フリップフロップ20を用いて、１クロック進められ
たか否かを検出し、かつ、当該フリップフロップが１ク
ロック進められない間に遅延線16の遅延時間を増加させ
ることにより、この種の測定が自動的になされうる。
分解能に部分的に依存している遅延線16が高分解能（約
100ピコ秒）を有しているために、非常に正確な伝播遅
延測定が本発明に係る装置10によってなされうる。さら
に、フリップフロップ20を用いて、１クロック進められ
たか否かを検出し、かつ、当該フリップフロップが１ク
ロック進められない間に遅延線16の遅延時間を増加させ
ることにより、この種の測定が自動的になされうる。
第２図及び第３図（第４図に示されるように見る）にお
いては、本発明に係る装置10が、プリント回路基板26を
試験するために用いられる、従来技術に係る自動試験器
24を較正するために用いられている。通常、この種の試
験は、回路基板26上の各素子30の各リード線28が、基板
上の複数の金属化領域すなわちノード32−１、32−２、
…、32−Ｎ（Ｎは整数）のうちの個別の１つにハンダ付
けされた後に行われる。試験器26は、通常、複数のチャ
ネル34−１、34−２、…、34−Ｎを有している。各チャ
ネル34−１、34−２、…、34−Ｎは、複数の伝送線36−
１、36−２、…、36−Ｎのうちの個別の１本の第１端
（ノードＦ）に接続されており、当該伝送線の第２端
（ノードＧ）は、各々、前記プリント回路基板26の個別
のノード32−１、32−２…、32−Ｎに接続されている。
いては、本発明に係る装置10が、プリント回路基板26を
試験するために用いられる、従来技術に係る自動試験器
24を較正するために用いられている。通常、この種の試
験は、回路基板26上の各素子30の各リード線28が、基板
上の複数の金属化領域すなわちノード32−１、32−２、
…、32−Ｎ（Ｎは整数）のうちの個別の１つにハンダ付
けされた後に行われる。試験器26は、通常、複数のチャ
ネル34−１、34−２、…、34−Ｎを有している。各チャ
ネル34−１、34−２、…、34−Ｎは、複数の伝送線36−
１、36−２、…、36−Ｎのうちの個別の１本の第１端
（ノードＦ）に接続されており、当該伝送線の第２端
（ノードＧ）は、各々、前記プリント回路基板26の個別
のノード32−１、32−２…、32−Ｎに接続されている。
前記チャネル34−１、34−２、…、34−Ｎは同一である
ため、チャネル34−１についてのみ詳細に記述する。チ
ャネル34−１は、各々前記遅延線16と同様の一対のプロ
グラマブル遅延線42−１及び42−２に接続された一対の
論理ゲート40−１及び40−２を含むタイミング発生器38
を有している。当該論理ゲート40−１及び40−２は、ク
ロック入力（それぞれノードＲ及びＳ）を有し、当該ク
ロック入力が単一のケーブル44によって、全てのチャネ
ル34−１、34−２…、34−Ｎの論理ゲートを単一のスイ
ッチ48へ接続するように機能する分配マトリックス46へ
接続されている。当該スイッチ48は、前記分配マトリッ
クス46の入力を、マスタークロック50の出力（ノード
Ａ）あるいはケーブル52の一端（ノードＢ）へ選択的に
接続する。当該ケーブル52の他端は、本発明に係る測定
装置10のパルス発生器14の出力（ノードＬ）に接続され
ている。
ため、チャネル34−１についてのみ詳細に記述する。チ
ャネル34−１は、各々前記遅延線16と同様の一対のプロ
グラマブル遅延線42−１及び42−２に接続された一対の
論理ゲート40−１及び40−２を含むタイミング発生器38
を有している。当該論理ゲート40−１及び40−２は、ク
ロック入力（それぞれノードＲ及びＳ）を有し、当該ク
ロック入力が単一のケーブル44によって、全てのチャネ
ル34−１、34−２…、34−Ｎの論理ゲートを単一のスイ
ッチ48へ接続するように機能する分配マトリックス46へ
接続されている。当該スイッチ48は、前記分配マトリッ
クス46の入力を、マスタークロック50の出力（ノード
Ａ）あるいはケーブル52の一端（ノードＢ）へ選択的に
接続する。当該ケーブル52の他端は、本発明に係る測定
装置10のパルス発生器14の出力（ノードＬ）に接続され
ている。
マスタークロック50は、論理ゲート40−１及び40−２
へ、周期的にタイミングパルスを供給するように機能す
る。マスタークロック50からのタイミングパルスが供給
されると、論理ゲート40−１は、遅延線42−１によって
遅延させられた信号を生成する。遅延線42−１からの信
号は、試験信号パルス列を生成するフォーマッタ回路54
に与えられる。フォーマッタ回路54からの試験信号パル
スは、増幅器56及び直列に接続された一対のスイッチ58
及び60を通じてケーブル36−１の一端（ノードＦ）に導
かれる。ケーブル36−１の他端（ノードＧ）は、回路基
板26のノード32−１に接続されている。
へ、周期的にタイミングパルスを供給するように機能す
る。マスタークロック50からのタイミングパルスが供給
されると、論理ゲート40−１は、遅延線42−１によって
遅延させられた信号を生成する。遅延線42−１からの信
号は、試験信号パルス列を生成するフォーマッタ回路54
に与えられる。フォーマッタ回路54からの試験信号パル
スは、増幅器56及び直列に接続された一対のスイッチ58
及び60を通じてケーブル36−１の一端（ノードＦ）に導
かれる。ケーブル36−１の他端（ノードＧ）は、回路基
板26のノード32−１に接続されている。
論理ゲート40−１と同様に、論理ゲート40−２は、マス
タークロック50から与えられたパルスに従って、論理信
号を生成する。論理ゲート40−２からの論理信号は、検
出回路62に与えられる前に、遅延回路42−２によって遅
延させられる。検出回路62は、当該検出回路がストロー
ブされる毎に、すなわち、当該回路該が自身のストロー
ブ入力（ノードＵ）において遅延線42−２からの信号を
受信する毎に、自身の信号入力（ノードＩ）における信
号を検出するように機能する。検出回路62の信号入力
（ノードＩ）は、増幅器64を介して単極双投スイッチ66
の第１固定接点（ノードＤ）に接続されており、当該ス
イッチ66の接触子は、スイッチ58及び60間の接続点（ノ
ードＣ）に接続されている。当該スイッチ66の第２固定
接点（ノードＥ）は、複数のケーブル68−１、68−２、
…、68−Ｎのうちの個別の一本に接続されている。ケー
ブル68−１、68−２、…、68−Ｎの他端は、分配マトリ
ックス70を介して、パルス発生器14及びANDゲート18の
接続点（ノードＫ）に接続されている。
タークロック50から与えられたパルスに従って、論理信
号を生成する。論理ゲート40−２からの論理信号は、検
出回路62に与えられる前に、遅延回路42−２によって遅
延させられる。検出回路62は、当該検出回路がストロー
ブされる毎に、すなわち、当該回路該が自身のストロー
ブ入力（ノードＵ）において遅延線42−２からの信号を
受信する毎に、自身の信号入力（ノードＩ）における信
号を検出するように機能する。検出回路62の信号入力
（ノードＩ）は、増幅器64を介して単極双投スイッチ66
の第１固定接点（ノードＤ）に接続されており、当該ス
イッチ66の接触子は、スイッチ58及び60間の接続点（ノ
ードＣ）に接続されている。当該スイッチ66の第２固定
接点（ノードＥ）は、複数のケーブル68−１、68−２、
…、68−Ｎのうちの個別の一本に接続されている。ケー
ブル68−１、68−２、…、68−Ｎの他端は、分配マトリ
ックス70を介して、パルス発生器14及びANDゲート18の
接続点（ノードＫ）に接続されている。
前記試験器24の通常の動作は、スイッチ58及び60を閉
じ、スイッチ48及び66を、マスタークロック50をチャネ
ル34−１、34−２、…、34−Ｎの各々へ、及び、スイッ
チ58及び60の接続点（ノードＣ）を増幅器64へ、それぞ
れ接続するように動かすことによって実施される。こう
して、各チャネル34−１、34−２、…、34−Ｎのフォー
マッタ回路54からの試験信号パルスは、ケーブル36−
１、36−２、…、36−Ｎのうちの対応するケーブルを介
して、回路基板26上のノード32−1,32−2,32−Ｎのうち
の個別のノードに伝播する。当該試験信号に応答して回
路基板26によって生成された応答信号は、ケーブル36−
１、36−２、…、36−Ｎの各々によってチャネル34−
１、34−２、…、34−Ｎのうちの個々のチャネルに伝達
され、対応する検出回路66によって捕捉される。
じ、スイッチ48及び66を、マスタークロック50をチャネ
ル34−１、34−２、…、34−Ｎの各々へ、及び、スイッ
チ58及び60の接続点（ノードＣ）を増幅器64へ、それぞ
れ接続するように動かすことによって実施される。こう
して、各チャネル34−１、34−２、…、34−Ｎのフォー
マッタ回路54からの試験信号パルスは、ケーブル36−
１、36−２、…、36−Ｎのうちの対応するケーブルを介
して、回路基板26上のノード32−1,32−2,32−Ｎのうち
の個別のノードに伝播する。当該試験信号に応答して回
路基板26によって生成された応答信号は、ケーブル36−
１、36−２、…、36−Ｎの各々によってチャネル34−
１、34−２、…、34−Ｎのうちの個々のチャネルに伝達
され、対応する検出回路66によって捕捉される。
当該試験器24の動作を妨害する主要なエラーには２つの
相異なる型がある“駆動位相チャネル間スキュー”と呼
称される第１の型のエラーが発生するのは、チャネル34
−１、34−２、…、34−Ｎのうち相異なったチャネルに
よって生成される試験信号間に位相差がある場合であ
る。“駆動検出間スキュー”と呼称される第２の型のエ
ラーが発生するのは、検出回路66が、ケーブル36−１、
36−２、…、36−Ｎのうちの対応するケーブルによって
誘起された伝播遅延のために、マスタークロック50から
の連続したクロック信号間の期間内に応答信号を検出で
きない場合である。上記２種類のエラーは、本発明に係
る装置10を用いて、チャネル34−１、34−２、34−Ｎの
各々におけるプログラマブル遅延線42−１及び42−２を
それぞれ個別に調節することにより、実質的に除去され
うる。
相異なる型がある“駆動位相チャネル間スキュー”と呼
称される第１の型のエラーが発生するのは、チャネル34
−１、34−２、…、34−Ｎのうち相異なったチャネルに
よって生成される試験信号間に位相差がある場合であ
る。“駆動検出間スキュー”と呼称される第２の型のエ
ラーが発生するのは、検出回路66が、ケーブル36−１、
36−２、…、36−Ｎのうちの対応するケーブルによって
誘起された伝播遅延のために、マスタークロック50から
の連続したクロック信号間の期間内に応答信号を検出で
きない場合である。上記２種類のエラーは、本発明に係
る装置10を用いて、チャネル34−１、34−２、34−Ｎの
各々におけるプログラマブル遅延線42−１及び42−２を
それぞれ個別に調節することにより、実質的に除去され
うる。
駆動位相チャネル間スキューは、チャネル34−１、34−
２、…、34−Ｎの各遅延線42−１を調節して、各チャネ
ルにおいて、信号がノードＬ、Ｂ、Ｒ、Ｃ、Ｆ及びＧを
接続する経路を伝播する時間TLBRCFGを同一にすること
により、最小にされる。ここでは、ノードＣ及びＦが非
常に近接しており、それらの間の伝播遅延は無視できる
と仮定されている。各々の遅延線42−１を適切に調整す
るためには、チャネル34−１、34−２、34−Ｎの対応す
るチャネルに対するTLBRCFGの実際の値が知られていな
ければならない。TLBRCFGの実際の値はTFGと、TLBRCEK
及びTKECFの差との和より決定されうる。ここで、T
FGは、信号がノードＦ及びＧを接続している経路を伝播
するめに要する時間;TLBRCEKは、信号がノードＬ、Ｂ、
Ｒ、Ｃ、Ｅ及びＫを接続している経路を伝播するために
要する時間；及びTKECFは、信号がノードＫ、Ｅ、Ｃ及
びＦを接続している経路とを伝播するために要する時間
である。
２、…、34−Ｎの各遅延線42−１を調節して、各チャネ
ルにおいて、信号がノードＬ、Ｂ、Ｒ、Ｃ、Ｆ及びＧを
接続する経路を伝播する時間TLBRCFGを同一にすること
により、最小にされる。ここでは、ノードＣ及びＦが非
常に近接しており、それらの間の伝播遅延は無視できる
と仮定されている。各々の遅延線42−１を適切に調整す
るためには、チャネル34−１、34−２、34−Ｎの対応す
るチャネルに対するTLBRCFGの実際の値が知られていな
ければならない。TLBRCFGの実際の値はTFGと、TLBRCEK
及びTKECFの差との和より決定されうる。ここで、T
FGは、信号がノードＦ及びＧを接続している経路を伝播
するめに要する時間;TLBRCEKは、信号がノードＬ、Ｂ、
Ｒ、Ｃ、Ｅ及びＫを接続している経路を伝播するために
要する時間；及びTKECFは、信号がノードＫ、Ｅ、Ｃ及
びＦを接続している経路とを伝播するために要する時間
である。
TKCEFの値は、TKCEFG及びTFGの差より決定されうる。こ
こで、TKCEFGは、信号がノードＫ、Ｃ、Ｅ、Ｆ及びＧを
接続している経路に沿って伝播するために要する時間で
ある。当該時間間隔TKCEFGは、本発明に係る測定装置10
によって、以下に示すような時間ドメイン反射測定法を
用いて非常に正確に測定されうる。
こで、TKCEFGは、信号がノードＫ、Ｃ、Ｅ、Ｆ及びＧを
接続している経路に沿って伝播するために要する時間で
ある。当該時間間隔TKCEFGは、本発明に係る測定装置10
によって、以下に示すような時間ドメイン反射測定法を
用いて非常に正確に測定されうる。
チャネル34−１より始めると、スイッチ58及び60は、そ
れぞれ開及び閉である。スイッチ66は、ケーブル68−１
の端部をケーブル36−１の第１端（ノードＦ）に接続す
る。時間間隔TKECFGを測定するために、パルス発生器14
は、プログラマブル遅延線16及びケーブル68−１に対し
て、それぞれ第１及び第２周期パルス列を注入する。第
１及び第２パルス列がそれぞれプログラマブル遅延線16
及びケーブル68−１を伝播する間、プロセッサ22は、フ
リップフロップ20の状態を連続してモニターする。
れぞれ開及び閉である。スイッチ66は、ケーブル68−１
の端部をケーブル36−１の第１端（ノードＦ）に接続す
る。時間間隔TKECFGを測定するために、パルス発生器14
は、プログラマブル遅延線16及びケーブル68−１に対し
て、それぞれ第１及び第２周期パルス列を注入する。第
１及び第２パルス列がそれぞれプログラマブル遅延線16
及びケーブル68−１を伝播する間、プロセッサ22は、フ
リップフロップ20の状態を連続してモニターする。
フリップフロップ20が未だ１クロック進められていない
状態においては、プロセッサ22は遅延線16の遅延時間設
定を増加し続ける。第１パルス列中の１つのパルスがAN
Dゲート18の第１入力に、第２パルス列中の１パルスが
当該ANDゲートの第２入力に反射されてくるのと同時
に、到達すると、フリップフロップ20は１クロック進め
られる。フリップフロップ20が１クロック進められた後
にはプロセッサ22は遅延線16の遅延時間を増加させな
い。なぜなら、現時間における遅延線の設定がTKECFGの
２倍に等しいからである。そしてフリップフロップ20は
プロセッサ22によりリセットされる。
状態においては、プロセッサ22は遅延線16の遅延時間設
定を増加し続ける。第１パルス列中の１つのパルスがAN
Dゲート18の第１入力に、第２パルス列中の１パルスが
当該ANDゲートの第２入力に反射されてくるのと同時
に、到達すると、フリップフロップ20は１クロック進め
られる。フリップフロップ20が１クロック進められた後
にはプロセッサ22は遅延線16の遅延時間を増加させな
い。なぜなら、現時間における遅延線の設定がTKECFGの
２倍に等しいからである。そしてフリップフロップ20は
プロセッサ22によりリセットされる。
TKECFGが決定されると、時間間隔TKECF（パルスがノー
ドＫ、Ｅ、Ｃ及びＦを接続している経路に沿って伝播す
るために要する時間）が、 TKECF＝TKECFG−TFC という関係式より決定される。ここで、TFGは、ケーブ
ル36−１の伝播遅延である。ケーブル36−１の伝播遅延
36−１は通常既知である。しかしながら、TFGの値が未
知である場合には、その値は、本発明に係る装置10を用
いて、第１図に関して記述された方法で容易に測定され
うる。
ドＫ、Ｅ、Ｃ及びＦを接続している経路に沿って伝播す
るために要する時間）が、 TKECF＝TKECFG−TFC という関係式より決定される。ここで、TFGは、ケーブ
ル36−１の伝播遅延である。ケーブル36−１の伝播遅延
36−１は通常既知である。しかしながら、TFGの値が未
知である場合には、その値は、本発明に係る装置10を用
いて、第１図に関して記述された方法で容易に測定され
うる。
TKECFを決定した後、スイッチ58及び60は、それぞれ閉
と開となり、スイッチ48がノードＡをノードＢに接続す
る。その後、時間間隔TLBRCEKが、本発明に係る測定装
置10を用いて測定される。TLBRCEKを測定するために
は、時間ドメイン反射測定の原理ではなく、僅かに異な
った技法が用いられる。第１及び第２周期的パルス列
が、パルス発生器14によって、それぞれケーブル52及び
プログラマブル遅延線16に注入される。第１パルス列の
各パルスは、ノードＬ、Ｂ、Ｒ、Ｃ、Ｅ及びＫを接続し
ている経路すなわちループを伝播する。ここで、最後の
ノードＫは、ANDゲート18の一対の入力のうちの一方で
ある。第２パルス列中の各パルスは、遅延線16を介して
ANDゲート18の一対の入力のうちの他方に伝播する。第
１及び第２パルス列中のパルスが各経路を伝播する間、
プロセッサ22は、フリップフロップ20が１クロック進め
られたか否かをチェックするため当該フリップフロップ
をモニターする。このフリップフロップ20は、第１パル
ス列中の１パルスが第２パルス列中の１パルスと同時に
ANDゲート18に達した場合にのみ、１クロック進められ
る。フリップフロップ20が１クロック進められるまで、
プロセッサ22は、遅延線16の遅延量を増加し続ける。フ
リップフロップ20が１クロック進められた時点におい
て、遅延線16の遅延量の設定はTLBRCEKと等しい。
と開となり、スイッチ48がノードＡをノードＢに接続す
る。その後、時間間隔TLBRCEKが、本発明に係る測定装
置10を用いて測定される。TLBRCEKを測定するために
は、時間ドメイン反射測定の原理ではなく、僅かに異な
った技法が用いられる。第１及び第２周期的パルス列
が、パルス発生器14によって、それぞれケーブル52及び
プログラマブル遅延線16に注入される。第１パルス列の
各パルスは、ノードＬ、Ｂ、Ｒ、Ｃ、Ｅ及びＫを接続し
ている経路すなわちループを伝播する。ここで、最後の
ノードＫは、ANDゲート18の一対の入力のうちの一方で
ある。第２パルス列中の各パルスは、遅延線16を介して
ANDゲート18の一対の入力のうちの他方に伝播する。第
１及び第２パルス列中のパルスが各経路を伝播する間、
プロセッサ22は、フリップフロップ20が１クロック進め
られたか否かをチェックするため当該フリップフロップ
をモニターする。このフリップフロップ20は、第１パル
ス列中の１パルスが第２パルス列中の１パルスと同時に
ANDゲート18に達した場合にのみ、１クロック進められ
る。フリップフロップ20が１クロック進められるまで、
プロセッサ22は、遅延線16の遅延量を増加し続ける。フ
リップフロップ20が１クロック進められた時点におい
て、遅延線16の遅延量の設定はTLBRCEKと等しい。
TLBRCEKが決定されると、時間間隔TLBRCFGは TLBRCFG＝TLBRCEK−TKECF＋TFG という関係式より計算されうる。TLBRCFGの実際の値を
知ることにより、遅延線42−１がTLBRCFGを所定の値に
設定するように調節される。当該手続きは、他のチャネ
ル34−２、…、34−Ｎの各々が各々のTLBRCFGを設定す
るように反復される。
知ることにより、遅延線42−１がTLBRCFGを所定の値に
設定するように調節される。当該手続きは、他のチャネ
ル34−２、…、34−Ｎの各々が各々のTLBRCFGを設定す
るように反復される。
駆動検出間スキューエラーは、チャネル34−１、34−
２、…、34−Ｎの各遅延線42−２を、ケーブル36−１、
36−２、…、36−Ｎのうちの対応するケーブルの伝播遅
延による、各々のチャネル内での検出回路62によって捕
捉された信号の時間のずれを補正するように調節するこ
とによって最小にされる。ケーブル伝播遅延を適切に補
正するために、まず、信号がノードＲ、Ｃ、Ｄ、Ｉ及び
Ｕを接続している経路を伝播するのに要する時間間隔T
RCDIUを知る必要がある。言い換えれば、時間間隔T
RCDIUは、パルスが論理ゲート38−１の入力（ノード
Ｒ）と検出回路62のストローブ入力（ノードＵ）との間
を伝播するのに必要な時間である。
２、…、34−Ｎの各遅延線42−２を、ケーブル36−１、
36−２、…、36−Ｎのうちの対応するケーブルの伝播遅
延による、各々のチャネル内での検出回路62によって捕
捉された信号の時間のずれを補正するように調節するこ
とによって最小にされる。ケーブル伝播遅延を適切に補
正するために、まず、信号がノードＲ、Ｃ、Ｄ、Ｉ及び
Ｕを接続している経路を伝播するのに要する時間間隔T
RCDIUを知る必要がある。言い換えれば、時間間隔T
RCDIUは、パルスが論理ゲート38−１の入力（ノード
Ｒ）と検出回路62のストローブ入力（ノードＵ）との間
を伝播するのに必要な時間である。
時間間隔TRCDIUを測定するために、スイッチ58が閉じら
れ、スイッチ66がノードＣをノードＤに接続させ、スイ
ッチ48がパルス発生器14を分配マトリックス46に接続さ
せる。その後、パルス発生器は14は、連続パルス列を論
理ゲート40−１及び40−２の入力（ノードＲ及びＳ）へ
同時に供給する。検出回路62が各々のパルスのリーディ
ングエッジ（立ち上がり）を検出するまで遅延線42−２
が調節される。調節後のプログラマブル遅延線42−２の
遅延時間設定は、TRCDIUの値を表わしている。ケーブル
36−１を伝播する試験及び応答信号によって生じた伝播
遅延を補正するために、遅延線42−２の遅延時間設定を
TFGの値の２倍だけ増加させることが必要となる。チャ
ネル34−１の遅延線42−２が調節されると、チャネル34
−２、…、34−Ｎ内の各々の内部の対応する遅延線が同
様に調節される。
れ、スイッチ66がノードＣをノードＤに接続させ、スイ
ッチ48がパルス発生器14を分配マトリックス46に接続さ
せる。その後、パルス発生器は14は、連続パルス列を論
理ゲート40−１及び40−２の入力（ノードＲ及びＳ）へ
同時に供給する。検出回路62が各々のパルスのリーディ
ングエッジ（立ち上がり）を検出するまで遅延線42−２
が調節される。調節後のプログラマブル遅延線42−２の
遅延時間設定は、TRCDIUの値を表わしている。ケーブル
36−１を伝播する試験及び応答信号によって生じた伝播
遅延を補正するために、遅延線42−２の遅延時間設定を
TFGの値の２倍だけ増加させることが必要となる。チャ
ネル34−１の遅延線42−２が調節されると、チャネル34
−２、…、34−Ｎ内の各々の内部の対応する遅延線が同
様に調節される。
以上に述べたように、本発明に係る測定装置105は試験
器24の２種類の主要なエラーを較正するために用いられ
る。この種の較正は、プロセッサ22あるいは他のプロセ
ッサに、チャネル34−１、34−２、…、34−Ｎの各々に
おける遅延線42−１及び42−２を、各々上述の方法で自
動的に調節されることにより、自動的に実行されうる。
器24の２種類の主要なエラーを較正するために用いられ
る。この種の較正は、プロセッサ22あるいは他のプロセ
ッサに、チャネル34−１、34−２、…、34−Ｎの各々に
おける遅延線42−１及び42−２を、各々上述の方法で自
動的に調節されることにより、自動的に実行されうる。
上述の具体例は、本発明の原理を例示するためのものに
過ぎないこのに留意されたい。種々の修正及び変更が当
業者によってなされうるが、それらは本発明の原理を具
体化したものであり、本発明の精神及びその範疇に属す
るものである。
過ぎないこのに留意されたい。種々の修正及び変更が当
業者によってなされうるが、それらは本発明の原理を具
体化したものであり、本発明の精神及びその範疇に属す
るものである。
第１図は、本発明に係る、回路経路に沿って伝播する信
号の伝播遅延を測定する装置のブロック図； 第２図及び第３図は、双方で第１図の本発明に係る測定
装置によって較正される、従来技術に係る自動試験器を
示すブロック図；及び 第４図は、第２図及び第３図の見方を示した図である。
号の伝播遅延を測定する装置のブロック図； 第２図及び第３図は、双方で第１図の本発明に係る測定
装置によって較正される、従来技術に係る自動試験器を
示すブロック図；及び 第４図は、第２図及び第３図の見方を示した図である。
Claims (11)
- 【請求項１】試験器からの少なくとも１つの試験信号を
回路基板の回路経路に沿って注入するステップと、 当該試験器において、前記信号に応じて、当該回路基板
によって生成され、当該試験器に対して当該回路経路に
沿って伝達されてきた各々の、伝播した当該回路経路の
少なくとも一部分によって誘起された伝播遅延を有する
応答信号を解析するステップとを有する回路試験方法に
おいて、 当該伝播遅延が、 （ａ）第１パルスを当該回路経路の第１端に注入し、当
該第１パルスを当該経路上のある特定ノードに伝播させ
るステップと、 （ｂ）同時に第２パルスを、当該第２パルスがその第２
端に到達するものを調節可能な時間間隔遅延させるよう
に機能するプログラマブル遅延線の第１端に注入するス
テップと、 （ｃ）当該第２パルスが当該遅延線の第２端に、前記第
１パルスが前記ある特定ノードに到達するのと実質的に
同時に到達したか否かをチェックし、到達していない場
合には、前記遅延線による遅延量を所定の量だけ調節す
るステップと、 （ｄ）ステップ（ａ）から（ｃ）を、前記第２パルス
が、前記第１パルスが前記のある特定ノードに到達する
のと同時に、前記遅延線の前記第２端に到達するまで、
反復するステップと、 によって測定されることを特徴とする回路試験方法。 - 【請求項２】（ａ）前記試験器が複数の試験信号を複数
の回路経路の個別の１つを介して前記回路基板へ注入
し、 （ｂ）前記試験器が、当該試験信号が相異なった回路経
路を伝播することによって生ずる伝播遅延の差を、 各試験信号が対応する回路経路を伝播することによって
生じる伝播遅延を測定するステップと、 各回路経路による伝播遅延を、すべての回路経路が同一
の遅延を有するようになるまで調節するステップと によって補正することを特徴とする請求項１の方法。 - 【請求項３】前記試験器が、前期試験信号および応答信
号間の位相に関するあらゆるエラーを、 （ａ）前期試験信号が前記回路経路に沿って前記回路基
板へ伝播することによって生じる伝播遅延を測定するス
テップと、 （ｂ）前記応答信号を、前期試験信号の当該測定された
伝播遅延と少なくとも等しい量だけ遅延させるステップ
とによって補正することを特徴とする請求項１の方法。 - 【請求項４】前記回路経路の第２端が開放されており、
そのために、前記第１パルスが当該回路経路の当該第２
端へ伝播し、その後当該回路経路の第１端へ反射される
ことを特徴とする請求項１の方法。 - 【請求項５】前記第１パルスが、前記回路経路の第１端
に、当該回路経路の反対側の端部に伝播するように注入
されることを特徴とする請求項１の方法。 - 【請求項６】回路経路の少なくとも一部分を伝播する信
号の伝播遅延を測定する回路試験装置において、 通過信号を調節可能な量だけ遅延させる手段と、 第１パルス列を、当該第１パルス列中の各パルスが前記
回路経路上のある特定ノードに伝播していくようにする
ために、前記回路経路の第１端へ、かつ、第２パルス列
を前記信号遅延手段へ、それぞれ同時に供給する手段
と、 前記第２パルスのうちのいずれかが、前記信号遅延手段
によって、前記第１パルスのうちのあるものが前記回路
経路の前記第２端まで伝播するのに要する時間と等しい
時間間隔だけ遅延させられたか否かを検出する手段と、 前記検出手段に応じて、前記第２パルスのうちのあるも
のが、前記第１パルスのうちのあるものが前記回路経路
の第２端まで伝播するのに要する時間と等しいだけ遅延
させられるまで、前記信号遅延手段による遅延量を増加
させる手段とを有することを特徴とする回路試験装置。 - 【請求項７】前記信号遅延手段が遅延線よりなることを
特徴とする請求項６の装置。 - 【請求項８】前記検出手段が、 第１入力が前記信号遅延手段に接続され、第２入力が前
記回路経路に接続された２入力１出力ANDゲートと、 クロック入力が前記ANDゲートの出力に接続され、その
Ｑ出力において、前記第１パルスのうちのあるものが前
記第２パルスのうちのあるものと同一時間間隔遅延させ
られたか否かを表す論理状態を表す信号を生成するＤ型
フリップフロップとを有することを特徴とする請求項６
の装置。 - 【請求項９】複数のチャンネルを有し、 当該チャンネルの各々が、伝達媒体を介して回路基板へ
伝達される試験信号を生成する機能を有し、 当該回路基板が、当該試験信号に応じて、当該伝播媒体
を通じて当該チャンネルに対して当該チャンネルにおけ
る解析のために伝達される応答信号を生成する試験器と
組合わせ、 前記伝達媒体を介して伝播する信号の伝播遅延を、前記
各々のチャンネルが当該伝播遅延に関して補正されるよ
う、測定する回路試験装置において、 通過信号を調節可能な量だけ遅延させる手段と、 第１パルス列を、前記第１パルス列の各々のパルスが前
記伝達媒体の前記開放端へ伝播し、当該端より前記第１
端へ反射されるように、他端が開放されている前記回路
経路の第１端へ、かつ、第２パルス列を前記信号遅延手
段へ、それぞれ同時に供給する手段と、 前記第２パルスのうちのいずれかが、前記信号遅延手段
によって、前記第１パルスのうちのあるものが前記伝達
媒体の前記開放端まで往復するのに要する時間と等しい
時間間隔だけ遅延させられたか否かを検出する手段と、 前記検出手段に応じて、前記第２パルスのうちのあるも
のが、前記第１パルスのうちのあるものが前記伝達媒体
の前記開放端まで往復するのに要する時間と等しいだけ
遅延させられるまで、前記信号遅延手段による遅延量を
増加させる手段とを有することを特徴とする回路試験装
置。 - 【請求項１０】前記遅延手段が遅延線であることを特徴
とする請求項９記載の装置。 - 【請求項１１】前記検出手段が、 第１入力が前記信号遅延手段に接続され、第２入力が前
記伝達媒体の前記第１端に接続された２入力１出力AND
ゲートと、 クロック入力が前記ANDゲートの出力に接続され、その
Ｑ出力において、前記第１パルスのうちのあるものが前
記第２パルスのうちのあるものと同一時間間隔遅延させ
られたか否かを反映する論理状態を表す信号を生成する
Ｄ型フリップフロップとを有することを特徴とする請求
項９の装置。
Applications Claiming Priority (2)
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Family Applications (1)
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