JPH0797352B2 - コンピュータ・システム及び入出力コントローラ - Google Patents
コンピュータ・システム及び入出力コントローラInfo
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- JPH0797352B2 JPH0797352B2 JP4175398A JP17539892A JPH0797352B2 JP H0797352 B2 JPH0797352 B2 JP H0797352B2 JP 4175398 A JP4175398 A JP 4175398A JP 17539892 A JP17539892 A JP 17539892A JP H0797352 B2 JPH0797352 B2 JP H0797352B2
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- resource
- cache
- access
- address
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
- G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】この発明はキャッシュ・メモリを
具備するコンピュータ・システムに関し、とくに主メモ
リとキャッシュ・メモリとのデータの一致性を効率よく
保つようにしたものである。
具備するコンピュータ・システムに関し、とくに主メモ
リとキャッシュ・メモリとのデータの一致性を効率よく
保つようにしたものである。
【０００２】
【従来の技術】近年、マイクロプロセッサの速度向上に
伴い、主メモリとの速度ギャップを埋めるため、キャッ
シュ・メモリの採用が一般化している。キャッシュ・メ
モリはマイクロプロセッサ内部に設けられたり(オンチ
ップ・キャッシュ)、マイクロプロセッサとシステムバ
スの間に置かれたりする(オフチップ・キャッシュ)。
伴い、主メモリとの速度ギャップを埋めるため、キャッ
シュ・メモリの採用が一般化している。キャッシュ・メ
モリはマイクロプロセッサ内部に設けられたり(オンチ
ップ・キャッシュ)、マイクロプロセッサとシステムバ
スの間に置かれたりする(オフチップ・キャッシュ)。
【０００３】キャッシュ・メモリを設けた場合、一番の
問題となるのが、キャッシュ・コンシステンシ（キャッ
シュの一致性）である。これを簡単に説明すると、キャ
ッシュ・メモリの中に含まれるデータが常に最新のもの
であるかどうかという問題である。外部から新しいデー
タが主記憶に書き込まれたときに、キャッシュ・メモリ
中に古いデータが残存していると、マイクロプロセッサ
はその古いデータを読んでしまい、正常な動作ができな
くなる。図１のような標準的なパーソナル・コンピュー
タの構成を考えてみる。プロセッサ１はキャッシュ・メ
モリ２を通してプロセッサ・バス３に接続されている。
そのプロセッサ・バス３には主メモリ４、ＤＭＡコント
ローラ５、種々の入出力装置（Ｉ／Ｏデバイス６）が同
じように接続されている。なお７は入出力コントローラ
であり、８はＩ／Ｏバスである。
問題となるのが、キャッシュ・コンシステンシ（キャッ
シュの一致性）である。これを簡単に説明すると、キャ
ッシュ・メモリの中に含まれるデータが常に最新のもの
であるかどうかという問題である。外部から新しいデー
タが主記憶に書き込まれたときに、キャッシュ・メモリ
中に古いデータが残存していると、マイクロプロセッサ
はその古いデータを読んでしまい、正常な動作ができな
くなる。図１のような標準的なパーソナル・コンピュー
タの構成を考えてみる。プロセッサ１はキャッシュ・メ
モリ２を通してプロセッサ・バス３に接続されている。
そのプロセッサ・バス３には主メモリ４、ＤＭＡコント
ローラ５、種々の入出力装置（Ｉ／Ｏデバイス６）が同
じように接続されている。なお７は入出力コントローラ
であり、８はＩ／Ｏバスである。
【０００４】入出力コントローラ７は主メモリ４のメモ
リ制御機能と、プロセッサ・バス３とＩ／Ｏバス８との
間のバス・インターフェース機能とを実現するものであ
る。メモリ制御用には、入出力コントローラ７と主メモ
リ４との間で、Ｒｅａｄ／Ｗｒｉｔｅ， Ａｄｄｒｅｓ
ｓ， ｄａｔａ， Ｂｙｔｅ−ｅｎａｂｌｅ， Ａｃｃ
ｅｓｓ−ｓｔｒｏｂｅ（ＲＡＳ／ＣＡＳ）等がやり取り
され、また入出力コントローラ７と入出力装置６との間
でＲｅａｄ／Ｗｒｉｔｅ， Ａｄｄｒｅｓｓ，ｄａｔ
ａ， Ｂｙｔｅ−ｅｎａｂｌｅ， Ａｃｃｅｓｓ−ｓｔ
ｒｏｂｅ， Ｒｅａｄｙ等がやり取りされる。またバス
・インターフェース機能は、プロセッサ・バス３と入出
力バス８との信号線の相違を吸収するものである。
リ制御機能と、プロセッサ・バス３とＩ／Ｏバス８との
間のバス・インターフェース機能とを実現するものであ
る。メモリ制御用には、入出力コントローラ７と主メモ
リ４との間で、Ｒｅａｄ／Ｗｒｉｔｅ， Ａｄｄｒｅｓ
ｓ， ｄａｔａ， Ｂｙｔｅ−ｅｎａｂｌｅ， Ａｃｃ
ｅｓｓ−ｓｔｒｏｂｅ（ＲＡＳ／ＣＡＳ）等がやり取り
され、また入出力コントローラ７と入出力装置６との間
でＲｅａｄ／Ｗｒｉｔｅ， Ａｄｄｒｅｓｓ，ｄａｔ
ａ， Ｂｙｔｅ−ｅｎａｂｌｅ， Ａｃｃｅｓｓ−ｓｔ
ｒｏｂｅ， Ｒｅａｄｙ等がやり取りされる。またバス
・インターフェース機能は、プロセッサ・バス３と入出
力バス８との信号線の相違を吸収するものである。
【０００５】プロセッサ１が主メモリ４からデータを読
み込むとそのデータはプロセッサ１に供給されると同時
にキャッシュ・メモリ２にも記憶される。一度キャッシ
ュ・メモリ２に記憶されたデータならば、再びプロセッ
サ１が読み込みを行ったとしても，主メモリ４にまで取
りに行かずにキャッシュ・メモリ２からそのデータを供
給すればよい。キャッシュ・メモリ２は主メモリ４と比
べて小容量ながらも非常に高速なメモリ・デバイスで実
現されているので、データ読み込みに必要な時間は大幅
に短縮される。また、キャッシュ・メモリ２に記憶され
ているデータに対して、プロセッサ１が書き込みを行っ
たときでも、主メモリ４に書き込まれずにキャッシュ・
メモリ２内のデータのみ書き替えられればよいので、読
み込みに加えて書き込みに関しても速度向上が実現され
る。
み込むとそのデータはプロセッサ１に供給されると同時
にキャッシュ・メモリ２にも記憶される。一度キャッシ
ュ・メモリ２に記憶されたデータならば、再びプロセッ
サ１が読み込みを行ったとしても，主メモリ４にまで取
りに行かずにキャッシュ・メモリ２からそのデータを供
給すればよい。キャッシュ・メモリ２は主メモリ４と比
べて小容量ながらも非常に高速なメモリ・デバイスで実
現されているので、データ読み込みに必要な時間は大幅
に短縮される。また、キャッシュ・メモリ２に記憶され
ているデータに対して、プロセッサ１が書き込みを行っ
たときでも、主メモリ４に書き込まれずにキャッシュ・
メモリ２内のデータのみ書き替えられればよいので、読
み込みに加えて書き込みに関しても速度向上が実現され
る。
【０００６】このようにキャッシュ・メモリ２を用いる
と、メモリ・アクセス速度を向上させることによって、
プロセッサ１の性能を引き上げることができる。しかし
ながら、ここにひとつの問題が発生してくる。キャッシ
ュ・メモリ２がない場合は主メモリ４が唯一のデータを
記憶する装置だったが、キャッシュ・メモリ２を導入す
ると当然のことながらキャッシュ・メモリ２もデータを
記憶している。そして、忘れてはならないのが主メモリ
４にアクセスするのはプロセッサ１だけではないという
こと、つまりＤＭＡコントローラ５や入出力装置６の一
部も主メモリ４にアクセスにいくということである。
と、メモリ・アクセス速度を向上させることによって、
プロセッサ１の性能を引き上げることができる。しかし
ながら、ここにひとつの問題が発生してくる。キャッシ
ュ・メモリ２がない場合は主メモリ４が唯一のデータを
記憶する装置だったが、キャッシュ・メモリ２を導入す
ると当然のことながらキャッシュ・メモリ２もデータを
記憶している。そして、忘れてはならないのが主メモリ
４にアクセスするのはプロセッサ１だけではないという
こと、つまりＤＭＡコントローラ５や入出力装置６の一
部も主メモリ４にアクセスにいくということである。
【０００７】いま、アドレスＡ番地のデータがキャッシ
ュ・メモリ２に記憶されているとしよう。ＤＭＡコント
ローラ５が新しいデータを入出力装置６から読み、主メ
モリ４のアドレスＡ番地に書き込んだとする。ここでキ
ャッシュ・メモリ２に記憶されているデータをそのまま
にしておくとプロセッサ１はいつまでたっても昔の古い
データを読み続けることになり、ＤＭＡコントローラ５
によってもたらされた最新のデータを読み取ることがで
きない。
ュ・メモリ２に記憶されているとしよう。ＤＭＡコント
ローラ５が新しいデータを入出力装置６から読み、主メ
モリ４のアドレスＡ番地に書き込んだとする。ここでキ
ャッシュ・メモリ２に記憶されているデータをそのまま
にしておくとプロセッサ１はいつまでたっても昔の古い
データを読み続けることになり、ＤＭＡコントローラ５
によってもたらされた最新のデータを読み取ることがで
きない。
【０００８】逆の場合もやはり同様に問題となる。プロ
セッサ１がアドレスＡ番地のデータを書き替えたとしよ
う。書き替えられたデータはキャッシュ・メモリ２の中
だけであり、すぐに主メモリ４に反映されていない。Ｄ
ＭＡコントローラ５が主メモリ４からアドレスＡ番地の
データを読み出し、入出力装置６に送り出したとして
も、キャッシュ・メモリ４内の最新のデータはそこに残
ったままである。ＤＭＡコントローラ５は最新のデータ
がキャッシュ・メモリ２から主メモリ４に書き戻されな
い限り古いデータを読み出してしまう。
セッサ１がアドレスＡ番地のデータを書き替えたとしよ
う。書き替えられたデータはキャッシュ・メモリ２の中
だけであり、すぐに主メモリ４に反映されていない。Ｄ
ＭＡコントローラ５が主メモリ４からアドレスＡ番地の
データを読み出し、入出力装置６に送り出したとして
も、キャッシュ・メモリ４内の最新のデータはそこに残
ったままである。ＤＭＡコントローラ５は最新のデータ
がキャッシュ・メモリ２から主メモリ４に書き戻されな
い限り古いデータを読み出してしまう。
【０００９】従来の計算機ではキャッシュ・コンシステ
ンシ問題を以下のようにして解決していた。 （１）プロセッサが書き込みを行ったときは必ず主メモ
リも書き換える。この方式をライト・スルー方式と呼
ぶ。こうすることによって、プロセッサが与える最新の
データはキャッシュ・メモリに記録されると同時に主メ
モリにも必ず記録かれるので、ＤＭＡコントローラはキ
ャッシュ・メモリの内容を気にすることなく、いつも主
メモリから読みだせばよい。ライト・スルー方式はプロ
セッサが書き込みを行うとキャッシュ・メモリのみなら
ず、主メモリにも書き込みにいくので、つぎに述べるラ
イト・バック方式より性能的に劣る。
ンシ問題を以下のようにして解決していた。 （１）プロセッサが書き込みを行ったときは必ず主メモ
リも書き換える。この方式をライト・スルー方式と呼
ぶ。こうすることによって、プロセッサが与える最新の
データはキャッシュ・メモリに記録されると同時に主メ
モリにも必ず記録かれるので、ＤＭＡコントローラはキ
ャッシュ・メモリの内容を気にすることなく、いつも主
メモリから読みだせばよい。ライト・スルー方式はプロ
セッサが書き込みを行うとキャッシュ・メモリのみなら
ず、主メモリにも書き込みにいくので、つぎに述べるラ
イト・バック方式より性能的に劣る。
【００１０】（２）（１）の方式とは違い、プロセッサ
が書き込みを行ったときはキャッシュ・メモリの中のデ
ータのみ書き替える。この方式はライト・バック方式と
呼ばれる。主メモリとキャッシュ・メモリの内容が一致
していない可能性があるので、ＤＭＡコントローラが主
メモリを読みに行ったときには、同時にキャッシュ・メ
モリ内も検索し（スヌープ）、もし最新のデータがキャ
ッシュ・メモリにだけ格納されていたならば、それをキ
ャッシュ・メモリから供給する。なお、キャッシュ・メ
モリに格納されているデータが主メモリ中のものと異な
る場合、キャッシュ・メモリ中のデータはＤＩＲＴＹも
しくはＭＯＤＩＦＩＥＤの状態にあると表現される。ラ
イト・バック方式は、プロセッサが書き込みを行って
も、キャッシュ・メモリ中にデータがあればそこにだけ
書き込んで主記憶は更新しない。そのため、性能的に見
るとライト・スルー方式よりライト・バック方式が望ま
しい。
が書き込みを行ったときはキャッシュ・メモリの中のデ
ータのみ書き替える。この方式はライト・バック方式と
呼ばれる。主メモリとキャッシュ・メモリの内容が一致
していない可能性があるので、ＤＭＡコントローラが主
メモリを読みに行ったときには、同時にキャッシュ・メ
モリ内も検索し（スヌープ）、もし最新のデータがキャ
ッシュ・メモリにだけ格納されていたならば、それをキ
ャッシュ・メモリから供給する。なお、キャッシュ・メ
モリに格納されているデータが主メモリ中のものと異な
る場合、キャッシュ・メモリ中のデータはＤＩＲＴＹも
しくはＭＯＤＩＦＩＥＤの状態にあると表現される。ラ
イト・バック方式は、プロセッサが書き込みを行って
も、キャッシュ・メモリ中にデータがあればそこにだけ
書き込んで主記憶は更新しない。そのため、性能的に見
るとライト・スルー方式よりライト・バック方式が望ま
しい。
【００１１】（３）ＤＭＡコントローラが主メモリにデ
ータを書き込むとき、もし同じ番地のデータがキャッシ
ュ・メモリにも記憶されている場合はこれを消し去る
（無効化する）。そのあと、プロセッサが同じ番地を読
みに行っても、もはやデータがキャッシュ・メモリに存
在しないので、主メモリに最新のデータを読みに行くと
いう訳である。注意しなければならないのは、もし
（２）に示したようなライト・バック方式を採用する
と、最新のデータがキャッシュ・メモリにのみ存在する
可能性があるため、無条件にキャッシュ・メモリ内のデ
ータを無効化するわけにはいかないという点である。す
なわち、所定のキャッシュ・ライン（たとえば３２バイ
ト）に相当するデータの一部（４バイト）をＤＭＡコン
トローラから主メモリに書き込むときにキャッシュ・メ
モリの対応するキャッシュ・ラインを無効にすると、当
該キャッシュ・ラインの残りの最新データ（２８バイ
ト）が消失してしまう。このためキャッシュ・メモリ内
のデータがＤＩＲＴＹの状態にある場合は、それをまず
主メモリに書き戻したあとで無効化する。
ータを書き込むとき、もし同じ番地のデータがキャッシ
ュ・メモリにも記憶されている場合はこれを消し去る
（無効化する）。そのあと、プロセッサが同じ番地を読
みに行っても、もはやデータがキャッシュ・メモリに存
在しないので、主メモリに最新のデータを読みに行くと
いう訳である。注意しなければならないのは、もし
（２）に示したようなライト・バック方式を採用する
と、最新のデータがキャッシュ・メモリにのみ存在する
可能性があるため、無条件にキャッシュ・メモリ内のデ
ータを無効化するわけにはいかないという点である。す
なわち、所定のキャッシュ・ライン（たとえば３２バイ
ト）に相当するデータの一部（４バイト）をＤＭＡコン
トローラから主メモリに書き込むときにキャッシュ・メ
モリの対応するキャッシュ・ラインを無効にすると、当
該キャッシュ・ラインの残りの最新データ（２８バイ
ト）が消失してしまう。このためキャッシュ・メモリ内
のデータがＤＩＲＴＹの状態にある場合は、それをまず
主メモリに書き戻したあとで無効化する。
【００１２】ここではＤＭＡコントローラのアクセスを
例として用いたが、実際のシステムではＤＭＡコントロ
ーラだけでなく、入出力装置が直接主メモリにアクセス
する場合もある。
例として用いたが、実際のシステムではＤＭＡコントロ
ーラだけでなく、入出力装置が直接主メモリにアクセス
する場合もある。
【００１３】なおこの発明と関連のある文献としては、
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｅｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ， Ｖｏｌ．３２， Ｎｏ．８Ｂ，
ｐｐ２８８−２９０， "ＳＹＳＴＥＭ ＢＵＳ ＴＡ
Ｇ ＲＡＭ"がある。この文献では、バス・マスタのメ
モリへの書き込みごとに、スヌープを行って、無効化す
るとオーバーヘッドが大きくなるので、キャッシュ・メ
モリがコピーを有するかどうかを表すタグ・メモリを設
け、タグ・メモリにより指定される場合のみ、スヌープ
を行うようにしている。しかしながらこの文献には一連
のデータの特性を利用してオーバーヘッドを削減するこ
とについてはなんら記載がない。
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｅｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ， Ｖｏｌ．３２， Ｎｏ．８Ｂ，
ｐｐ２８８−２９０， "ＳＹＳＴＥＭ ＢＵＳ ＴＡ
Ｇ ＲＡＭ"がある。この文献では、バス・マスタのメ
モリへの書き込みごとに、スヌープを行って、無効化す
るとオーバーヘッドが大きくなるので、キャッシュ・メ
モリがコピーを有するかどうかを表すタグ・メモリを設
け、タグ・メモリにより指定される場合のみ、スヌープ
を行うようにしている。しかしながらこの文献には一連
のデータの特性を利用してオーバーヘッドを削減するこ
とについてはなんら記載がない。
【００１４】
【発明が解決しようとする課題】従来の方式には次に示
すような欠点がある。 （１）ライト・バック方式を用いると、ＤＭＡコントロ
ーラを含む入出力装置が主メモリを読みに行く場合に、
１アクセス毎にキャッシュ・メモリの内容を検索し、キ
ャッシュ・メモリにデータがＤＩＲＴＹ状態で記憶され
ているかどうか調べなければならない。 （２）ＤＭＡコントローラを含む入出力装置が主メモリ
に書きに行く場合に、１アクセスごとにキャッシュ・メ
モリの内容を検索し、キャッシュ・メモリにデータがＤ
ＩＲＴＹでない状態で記憶されていればそれをそのまま
無効化し、ＤＩＲＴＹの状態で記憶されていればそれを
主メモリに書き戻した後に無効化する。そして主メモリ
内のデータを書き替える。
すような欠点がある。 （１）ライト・バック方式を用いると、ＤＭＡコントロ
ーラを含む入出力装置が主メモリを読みに行く場合に、
１アクセス毎にキャッシュ・メモリの内容を検索し、キ
ャッシュ・メモリにデータがＤＩＲＴＹ状態で記憶され
ているかどうか調べなければならない。 （２）ＤＭＡコントローラを含む入出力装置が主メモリ
に書きに行く場合に、１アクセスごとにキャッシュ・メ
モリの内容を検索し、キャッシュ・メモリにデータがＤ
ＩＲＴＹでない状態で記憶されていればそれをそのまま
無効化し、ＤＩＲＴＹの状態で記憶されていればそれを
主メモリに書き戻した後に無効化する。そして主メモリ
内のデータを書き替える。
【００１５】従って、入出力装置が主メモリに対して読
み書きを行うたびに必ずキャッシュ・メモリの内容を検
索し、ＤＩＲＴＹな状態にあるかないかを見極めた後で
はじめて主メモリにアクセスするということである。こ
れは入出力装置のメモリ・アクセス速度を著しく低下さ
せる。さらに、入出力装置のアクセスが発生する度にキ
ャッシュ・メモリを検索するので、その検索中キャッシ
ュ・メモリはマイクロプロセッサからのアクセスに対し
て応答することができない。マイクロプロセッサの性能
にも大きな影響を与える。以上からわかるように、入出
力装置からのアクセス全部に対してキャッシュ・メモリ
を検索する（スヌープする）のは効率がよくない。本発
明では入出力装置アクセスに対して必要とするキャッシ
ュ・メモリの検索回数（スヌープ回数）を減少させる方
式を提供する。
み書きを行うたびに必ずキャッシュ・メモリの内容を検
索し、ＤＩＲＴＹな状態にあるかないかを見極めた後で
はじめて主メモリにアクセスするということである。こ
れは入出力装置のメモリ・アクセス速度を著しく低下さ
せる。さらに、入出力装置のアクセスが発生する度にキ
ャッシュ・メモリを検索するので、その検索中キャッシ
ュ・メモリはマイクロプロセッサからのアクセスに対し
て応答することができない。マイクロプロセッサの性能
にも大きな影響を与える。以上からわかるように、入出
力装置からのアクセス全部に対してキャッシュ・メモリ
を検索する（スヌープする）のは効率がよくない。本発
明では入出力装置アクセスに対して必要とするキャッシ
ュ・メモリの検索回数（スヌープ回数）を減少させる方
式を提供する。
【００１６】
【課題を解決するための手段】この発明では、以上の目
的を達成するために、アドレス・バッファとアドレス比
較器を設けて、入出力装置等のアクセスに対し必要最小
限のキャッシュ・メモリ検索（スヌープ）でキャッシュ
・コンシステンシを保つメカニズムを実現する。なおこ
の発明はキャッシュ・メモリがライト・スルーでもライ
ト・バックでもかまわない。
的を達成するために、アドレス・バッファとアドレス比
較器を設けて、入出力装置等のアクセスに対し必要最小
限のキャッシュ・メモリ検索（スヌープ）でキャッシュ
・コンシステンシを保つメカニズムを実現する。なおこ
の発明はキャッシュ・メモリがライト・スルーでもライ
ト・バックでもかまわない。
【００１７】
【実施例】以下この発明の実施例について２図以降の図
面を参照して説明する。なお図２において図１と対応す
る箇所には対応する番号を付す。図２はマイクロプロセ
ッサ１、キャッシュ・メモリ２、入出力コントローラ
７、入出力装置６からなるシステムを示す。図２におい
て、入出力コントローラ７は内部にアドレス・バッファ
９を持ち、入出力装置６からのメモリ・アクセスのアド
レスを保持できるようになっている。
面を参照して説明する。なお図２において図１と対応す
る箇所には対応する番号を付す。図２はマイクロプロセ
ッサ１、キャッシュ・メモリ２、入出力コントローラ
７、入出力装置６からなるシステムを示す。図２におい
て、入出力コントローラ７は内部にアドレス・バッファ
９を持ち、入出力装置６からのメモリ・アクセスのアド
レスを保持できるようになっている。
【００１８】また、キャッシュ・メモリ２に対して、２
本の制御信号線ＳＮＰ、ＩＮＶが与えられるようになっ
ている。この２本の制御線でキャッシュ・メモリ２の検
索を制御する。ＳＮＰが０のとき、キャッシュ・メモリ
２はなにもしない。ＳＮＰが１のとき、キャッシュ・メ
モリ２は入出力コントローラ７から与えられるアドレス
（入出力装置６のアクセスのアドレス）を使って、キャ
ッシュ・メモリ２内を検索する（スヌープする）。それ
にともない、ＩＮＶが１で同じアドレスのデータがキャ
ッシュ・メモリ２内にあればそれを無効化（インバリデ
ート）する。一方、キャッシュ・メモリ２から入出力コ
ントローラ７へＳＨという信号が与えられる。これはキ
ャッシュ・メモリ２がスヌープしたときに、同じアドレ
スのデータを持っている場合に１になり、持っていなか
った場合には０になる。なお、このＳＨ信号を用意でき
ない場合でも有効な実現方法も別途示す。
本の制御信号線ＳＮＰ、ＩＮＶが与えられるようになっ
ている。この２本の制御線でキャッシュ・メモリ２の検
索を制御する。ＳＮＰが０のとき、キャッシュ・メモリ
２はなにもしない。ＳＮＰが１のとき、キャッシュ・メ
モリ２は入出力コントローラ７から与えられるアドレス
（入出力装置６のアクセスのアドレス）を使って、キャ
ッシュ・メモリ２内を検索する（スヌープする）。それ
にともない、ＩＮＶが１で同じアドレスのデータがキャ
ッシュ・メモリ２内にあればそれを無効化（インバリデ
ート）する。一方、キャッシュ・メモリ２から入出力コ
ントローラ７へＳＨという信号が与えられる。これはキ
ャッシュ・メモリ２がスヌープしたときに、同じアドレ
スのデータを持っている場合に１になり、持っていなか
った場合には０になる。なお、このＳＨ信号を用意でき
ない場合でも有効な実現方法も別途示す。
【００１９】入出力コントローラ７は１個のアドレス・
バッファ９とＶＡＬＩＤ、ＳＨＡＲＥＤの２ビットのフ
ラグ１０を持っている。キャッシュ・メモリ２とは異な
り、データは持っていない。フラグ１０のビット値の組
み合わせで表現される状態は図３に示すように３通りあ
り、ＩＮＶＡＬＩＤ，ＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥ
Ｄ，ＶＡＬＩＤ−ＳＨＡＲＥＤである。
バッファ９とＶＡＬＩＤ、ＳＨＡＲＥＤの２ビットのフ
ラグ１０を持っている。キャッシュ・メモリ２とは異な
り、データは持っていない。フラグ１０のビット値の組
み合わせで表現される状態は図３に示すように３通りあ
り、ＩＮＶＡＬＩＤ，ＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥ
Ｄ，ＶＡＬＩＤ−ＳＨＡＲＥＤである。
【００２０】システム初期化時には両方のフラグは０
（リセット）である。アドレス部分はマイクロプロセッ
サ１の出力するアドレスの上位Ｎビットからなる。Ｎは
マイクロプロセッサ１のもつアドレス線の数をキャッシ
ュ・メモリのライン・サイズで割ったものである。例え
ばマイクロプロセッサ１の出力するアドレスが３２ビッ
トで、キャッシュ・メモリ２のライン・サイズが３２
（＝２5）バイトなら、Ｎ＝３２−５＝２７である。本
発明の実現のために入出力コントローラ７に追加すべき
ハードウェアはこのアドレス・バッファと２ビットのフ
ラグの合計Ｎ＋２ビットのレジスタだけである。
（リセット）である。アドレス部分はマイクロプロセッ
サ１の出力するアドレスの上位Ｎビットからなる。Ｎは
マイクロプロセッサ１のもつアドレス線の数をキャッシ
ュ・メモリのライン・サイズで割ったものである。例え
ばマイクロプロセッサ１の出力するアドレスが３２ビッ
トで、キャッシュ・メモリ２のライン・サイズが３２
（＝２5）バイトなら、Ｎ＝３２−５＝２７である。本
発明の実現のために入出力コントローラ７に追加すべき
ハードウェアはこのアドレス・バッファと２ビットのフ
ラグの合計Ｎ＋２ビットのレジスタだけである。
【００２１】以下に本発明の動作の詳細を示す。以後、
本文中で使う言葉を定義しておく。マイクロプロセッサ
１または入出力装置６が発生するアクセスのアドレス
が、入出力コントローラ７のなかのアドレス・バッファ
と一致した場合をＨＩＴとよび、一致しなかった場合を
ＭＩＳＳと呼ぶ。ＶＡＬＩＤフラグが０すなわちＩＮＶ
ＡＬＩＤ状態の時はいつもＭＩＳＳである。主メモリ４
を読みに行ってＨＩＴした場合をＲｅａｄ−Ｈｉｔ、Ｍ
ＩＳＳした場合をＲｅａｄ−Ｍｉｓｓという。書き込み
の場合も同様にＷｒｉｔｅ−Ｈｉｔ／Ｗｒｉｔｅ−Ｍｉ
ｓｓという。さらに、マイクロプロセッサ１からのアク
セスと入出力装置６からのアクセスを区別するために、
マイクロプロセッサ１からのアクセスで生起したものに
はＣＰＵ、入出力装置６からのアクセスで生起したもの
にはＩ／Ｏとつけて呼ぶことにする。まとめると次のよ
うに表される。
本文中で使う言葉を定義しておく。マイクロプロセッサ
１または入出力装置６が発生するアクセスのアドレス
が、入出力コントローラ７のなかのアドレス・バッファ
と一致した場合をＨＩＴとよび、一致しなかった場合を
ＭＩＳＳと呼ぶ。ＶＡＬＩＤフラグが０すなわちＩＮＶ
ＡＬＩＤ状態の時はいつもＭＩＳＳである。主メモリ４
を読みに行ってＨＩＴした場合をＲｅａｄ−Ｈｉｔ、Ｍ
ＩＳＳした場合をＲｅａｄ−Ｍｉｓｓという。書き込み
の場合も同様にＷｒｉｔｅ−Ｈｉｔ／Ｗｒｉｔｅ−Ｍｉ
ｓｓという。さらに、マイクロプロセッサ１からのアク
セスと入出力装置６からのアクセスを区別するために、
マイクロプロセッサ１からのアクセスで生起したものに
はＣＰＵ、入出力装置６からのアクセスで生起したもの
にはＩ／Ｏとつけて呼ぶことにする。まとめると次のよ
うに表される。
【００２２】 ＣＰＵ−Ｒｅａｄ−Ｈｉｔ マイクロプロセッサがＲｅａｄ、アドレス・ バッファ中のアドレスにＨＩＴした ＣＰＵ−Ｒｅａｄ−Ｍｉｓｓ マイクロプロセッサがＲｅａｄ、アドレス・ バッファ中のアドレスにＨＩＴしなかった ＣＰＵ−Ｗｒｉｔｅ−Ｈｉｔ マイクロプロセッサがＷｒｉｔｅ、アドレ ス・バッファ中のアドレスにＨＩＴした ＣＰＵ−Ｗｒｉｔｅ−Ｍｉｓｓ マイクロプロセッサがＷｒｉｔｅ、アドレ ス・バッファ中のアドレスにＨＩＴしなか った Ｉ／Ｏ−Ｒｅａｄ−Ｈｉｔ 入出力装置がＲｅａｄ、アドレス・バッファ 中のアドレスにＨＩＴした Ｉ／Ｏ−Ｒｅａｄ−Ｍｉｓｓ 入出力装置がＲｅａｄ、アドレス・バッファ 中のアドレスにＨＩＴしなかった Ｉ／Ｏ−Ｗｒｉｔｅ−Ｈｉｔ 入出力装置がＷｒｉｔｅ、アドレス・バッ ファ中のアドレスにＨＩＴした Ｉ／Ｏ−Ｗｒｉｔｅ−Ｍｉｓｓ 入出力装置がＷｒｉｔｅ、アドレス・バッ ファ中のアドレスにＨＩＴしなかった
【００２３】ここではまずキャッシュ・メモリ２からＳ
Ｈ信号が有る場合、すなわちキャッシュ・メモリ２探索
時にＨＩＴしたかどうかを入出力コントローラ７が判断
できる場合について説明する。ＳＨが無い場合での実現
例は後に述べる。図４に状態遷移図を示す。図４の遷移
のうち網がかかっているものはキャッシュ・メモリ２の
スヌープ（検索）を必要とする。
Ｈ信号が有る場合、すなわちキャッシュ・メモリ２探索
時にＨＩＴしたかどうかを入出力コントローラ７が判断
できる場合について説明する。ＳＨが無い場合での実現
例は後に述べる。図４に状態遷移図を示す。図４の遷移
のうち網がかかっているものはキャッシュ・メモリ２の
スヌープ（検索）を必要とする。
【００２４】（１）入出力装置６のアクセス i）Ｉ／Ｏ−Ｒｅａｄ−Ｍｉｓｓ。ＳＮＰ信号を１に、
ＩＮＶ信号を０にしてキャッシュ・メモリにスヌープさ
せる。その結果、キャッシュ・メモリからＳＨが返って
きたとき（ＳＨ＝１）は状態をＶＡＬＩＤ−ＳＨＡＲＥ
Ｄに変化させる。図４では遷移Ｔｒ１、Ｔｒ２、Ｔｒ７
に相当する。現状態がＩＮＶＡＬＩＤのときは遷移Ｔｒ
１に従ってＶＡＬＩＤ−ＳＨＡＲＥＤへ、ＶＡＬＩＤ−
ＳＨＡＲＥＤのときは遷移Ｔｒ２に従ってそのままＶＡ
ＬＩＤ−ＳＨＡＲＥＤへ、ＶＡＬＩＤ−ＮＯＴ＿ＳＨＡ
ＲＥＤのときは遷移Ｔｒ７に従ってＶＡＬＩＤ−ＳＨＡ
ＲＥＤへ遷移する。一方、ＳＨが返ってこなかったとき
（ＳＨ＝０）はＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤに変
化させる。図４では遷移Ｔｒ５、Ｔｒ６、Ｔｒ８に相当
する。現状態がＩＮＶＡＬＩＤのときは遷移Ｔｒ５に従
ってＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤへ、ＶＡＬＩＤ
−ＳＨＡＲＥＤのときは遷移Ｔｒ６に従ってＶＡＬＩＤ
−ＮＯＴ＿ＳＨＡＲＥＤへ、ＶＡＬＩＤ−ＮＯＴ＿ＳＨ
ＡＲＥＤのときは遷移Ｔｒ８に従ってＶＡＬＩＤ−ＮＯ
Ｔ＿ＳＨＡＲＥＤへ遷移する。なお、図４ではＳＨが１
であることを（ＳＨ）で、ＳＨが０であることを（！Ｓ
Ｈ）で表現している。アドレス・バッファ９を入出力装
置６が出したアドレスで更新する。ＩＮＶ信号が０なの
でキャッシュ・メモリの中のデータは無効化されない。
ＩＮＶ信号を０にしてキャッシュ・メモリにスヌープさ
せる。その結果、キャッシュ・メモリからＳＨが返って
きたとき（ＳＨ＝１）は状態をＶＡＬＩＤ−ＳＨＡＲＥ
Ｄに変化させる。図４では遷移Ｔｒ１、Ｔｒ２、Ｔｒ７
に相当する。現状態がＩＮＶＡＬＩＤのときは遷移Ｔｒ
１に従ってＶＡＬＩＤ−ＳＨＡＲＥＤへ、ＶＡＬＩＤ−
ＳＨＡＲＥＤのときは遷移Ｔｒ２に従ってそのままＶＡ
ＬＩＤ−ＳＨＡＲＥＤへ、ＶＡＬＩＤ−ＮＯＴ＿ＳＨＡ
ＲＥＤのときは遷移Ｔｒ７に従ってＶＡＬＩＤ−ＳＨＡ
ＲＥＤへ遷移する。一方、ＳＨが返ってこなかったとき
（ＳＨ＝０）はＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤに変
化させる。図４では遷移Ｔｒ５、Ｔｒ６、Ｔｒ８に相当
する。現状態がＩＮＶＡＬＩＤのときは遷移Ｔｒ５に従
ってＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤへ、ＶＡＬＩＤ
−ＳＨＡＲＥＤのときは遷移Ｔｒ６に従ってＶＡＬＩＤ
−ＮＯＴ＿ＳＨＡＲＥＤへ、ＶＡＬＩＤ−ＮＯＴ＿ＳＨ
ＡＲＥＤのときは遷移Ｔｒ８に従ってＶＡＬＩＤ−ＮＯ
Ｔ＿ＳＨＡＲＥＤへ遷移する。なお、図４ではＳＨが１
であることを（ＳＨ）で、ＳＨが０であることを（！Ｓ
Ｈ）で表現している。アドレス・バッファ９を入出力装
置６が出したアドレスで更新する。ＩＮＶ信号が０なの
でキャッシュ・メモリの中のデータは無効化されない。
【００２５】ii）Ｉ／Ｏ−Ｗｒｉｔｅ−Ｍｉｓｓ。ＳＮ
Ｐ信号を１に、ＩＮＶ信号を１にしてキャッシュ・メモ
リにスヌープさせる。状態をＶＡＬＩＤ−ＮＯＴ＿ＳＨ
ＡＲＥＤに変化させる。現状態がＩＮＶＡＬＩＤのとき
は遷移Ｔｒ５に従ってＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥ
Ｄへ、ＶＡＬＩＤ−ＳＨＡＲＥＤのときは遷移Ｔｒ６に
従ってＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤへ、ＶＡＬＩ
Ｄ−ＮＯＴ＿ＳＨＡＲＥＤのときは遷移Ｔｒ８に従って
ＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤへ遷移する。
Ｐ信号を１に、ＩＮＶ信号を１にしてキャッシュ・メモ
リにスヌープさせる。状態をＶＡＬＩＤ−ＮＯＴ＿ＳＨ
ＡＲＥＤに変化させる。現状態がＩＮＶＡＬＩＤのとき
は遷移Ｔｒ５に従ってＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥ
Ｄへ、ＶＡＬＩＤ−ＳＨＡＲＥＤのときは遷移Ｔｒ６に
従ってＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤへ、ＶＡＬＩ
Ｄ−ＮＯＴ＿ＳＨＡＲＥＤのときは遷移Ｔｒ８に従って
ＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤへ遷移する。
【００２６】iii）Ｉ／Ｏ−Ｒｅａｄ−Ｈｉｔ。スヌー
プは必要ない。ＳＮＰ信号もＩＮＶ信号も０のまま。デ
ータは主メモリから得られる。図４では遷移Ｔｒ２、Ｔ
ｒ８に相当し、状態は変化しない。
プは必要ない。ＳＮＰ信号もＩＮＶ信号も０のまま。デ
ータは主メモリから得られる。図４では遷移Ｔｒ２、Ｔ
ｒ８に相当し、状態は変化しない。
【００２７】iv）Ｉ／Ｏ−Ｗｒｉｔｅ−Ｈｉｔ。状態が
ＶＡＬＩＤ−ＳＨＡＲＥＤならば、ＳＮＰ信号を１に、
ＩＮＶ信号を１にしてキャッシュ・メモリにスヌープさ
せる。キャッシュ・メモリが同じアドレスのデータを保
持していたならばそれを無効化する。この動作は図４の
遷移Ｔｒ６に相当し、状態はＶＡＬＩＤ−ＳＨＡＲＥＤ
からＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤに変化する。状
態がＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤならばスヌープ
は必要ない。図４では遷移Ｔｒ８に相当し、状態もＶＡ
ＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤのままである。
ＶＡＬＩＤ−ＳＨＡＲＥＤならば、ＳＮＰ信号を１に、
ＩＮＶ信号を１にしてキャッシュ・メモリにスヌープさ
せる。キャッシュ・メモリが同じアドレスのデータを保
持していたならばそれを無効化する。この動作は図４の
遷移Ｔｒ６に相当し、状態はＶＡＬＩＤ−ＳＨＡＲＥＤ
からＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤに変化する。状
態がＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤならばスヌープ
は必要ない。図４では遷移Ｔｒ８に相当し、状態もＶＡ
ＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤのままである。
【００２８】（２）マイクロプロセッサのアクセス i）ＣＰＵ−Ｒｅａｄ−Ｍｉｓｓ。変化なし。 ii）ＣＰＵ−Ｗｒｉｔｅ−Ｍｉｓｓ。変化なし。 iii）ＣＰＵ−Ｒｅａｄ−Ｈｉｔ。状態をＶＡＬＩＤ−
ＳＨＡＲＥＤに変化させる。現状態がＶＡＬＩＤ−ＳＨ
ＡＲＥＤのときは、図４の遷移Ｔｒ２に相当し、そのま
まＶＡＬＩＤ−ＳＨＡＲＥＤに残る。現状態がＶＡＬＩ
Ｄ−ＮＯＴ＿ＳＨＡＲＥＤのときは、図４の遷移Ｔｒ７
に相当しＶＡＬＩＤ−ＳＨＡＲＥＤに移る。 iv）ＣＰＵ−Ｗｒｉｔｅ−Ｈｉｔ。状態をＩＮＶＡＬＩ
Ｄに変化させる。現状態がＶＡＬＩＤ−ＳＨＡＲＥＤの
ときは、図４の遷移３Ｔｒに相当し、ＩＮＶＡＬＩＤに
移る。現状態がＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤのと
きは、図４の遷移Ｔｒ４に相当しＩＮＶＡＬＩＤに移
る。
ＳＨＡＲＥＤに変化させる。現状態がＶＡＬＩＤ−ＳＨ
ＡＲＥＤのときは、図４の遷移Ｔｒ２に相当し、そのま
まＶＡＬＩＤ−ＳＨＡＲＥＤに残る。現状態がＶＡＬＩ
Ｄ−ＮＯＴ＿ＳＨＡＲＥＤのときは、図４の遷移Ｔｒ７
に相当しＶＡＬＩＤ−ＳＨＡＲＥＤに移る。 iv）ＣＰＵ−Ｗｒｉｔｅ−Ｈｉｔ。状態をＩＮＶＡＬＩ
Ｄに変化させる。現状態がＶＡＬＩＤ−ＳＨＡＲＥＤの
ときは、図４の遷移３Ｔｒに相当し、ＩＮＶＡＬＩＤに
移る。現状態がＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤのと
きは、図４の遷移Ｔｒ４に相当しＩＮＶＡＬＩＤに移
る。
【００２９】この実施例の有効性を示す。いまキャッシ
ュ・メモリ２のライン・サイズを３２バイトとする。ま
た、入出力装置６のデータ転送幅を４バイトとし、３２
バイトの連続したデータを主メモリ４から読むものとす
る。この状況では入出力装置６は８回（３２バイト／４
バイト＝８回）のメモリ読み込みアクセスを発生する。
従来の方式では、入出力コントローラ７が入出力装置６
がアクセスを発生するたびに合計８回のスヌープを行わ
なければならない。しかし、この実施例のメカニズムを
用いると、８回の読み込みアクセスのうち、最初の１回
にだけスヌープを行えばよい。たとえば、入出力装置６
がアクセスを発生する前は、ＩＮＶＡＬＩＤ状態にあっ
たとする。図４に示す通り、最初のＩ／Ｏ−Ｒｅａｄ−
ｍｉｓｓでＳＨが１ならばＶＡＬＩＤ−ＳＨＡＲＥＤへ
（遷移Ｔｒ１）、ＳＨが０ならばＶＡＬＩＤ−ＮＯＴ＿
ＳＨＡＲＥＤへ遷移する（遷移Ｔｒ５）。そのとき、ス
ヌープを行う。しかし、一度ＶＡＬＩＤ−ＳＨＡＲＥＤ
もしくはＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤへ遷移して
しまうと、残るあとの７回のアクセスはＩ／Ｏ−Ｒｅａ
ｄ−Ｈｉｔであるから、スヌープを必要としない。スヌ
ープの回数は８回から１回に大きく減少する。
ュ・メモリ２のライン・サイズを３２バイトとする。ま
た、入出力装置６のデータ転送幅を４バイトとし、３２
バイトの連続したデータを主メモリ４から読むものとす
る。この状況では入出力装置６は８回（３２バイト／４
バイト＝８回）のメモリ読み込みアクセスを発生する。
従来の方式では、入出力コントローラ７が入出力装置６
がアクセスを発生するたびに合計８回のスヌープを行わ
なければならない。しかし、この実施例のメカニズムを
用いると、８回の読み込みアクセスのうち、最初の１回
にだけスヌープを行えばよい。たとえば、入出力装置６
がアクセスを発生する前は、ＩＮＶＡＬＩＤ状態にあっ
たとする。図４に示す通り、最初のＩ／Ｏ−Ｒｅａｄ−
ｍｉｓｓでＳＨが１ならばＶＡＬＩＤ−ＳＨＡＲＥＤへ
（遷移Ｔｒ１）、ＳＨが０ならばＶＡＬＩＤ−ＮＯＴ＿
ＳＨＡＲＥＤへ遷移する（遷移Ｔｒ５）。そのとき、ス
ヌープを行う。しかし、一度ＶＡＬＩＤ−ＳＨＡＲＥＤ
もしくはＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤへ遷移して
しまうと、残るあとの７回のアクセスはＩ／Ｏ−Ｒｅａ
ｄ−Ｈｉｔであるから、スヌープを必要としない。スヌ
ープの回数は８回から１回に大きく減少する。
【００３０】同じように、入出力装置６が３２バイトの
連続したデータを主メモリ４に書き込む場合を考える。
やはり８回のアクセスを発生するが、この実施例のメカ
ニズムを用いることによって８回のスヌープを１回に減
らすことができる。入出力装置６がアクセスする前はＩ
ＮＶＡＬＩＤ状態にあったとする。最初のＩ／Ｏ−Ｗｒ
ｉｔｅ−ｍｉｓｓでＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤ
へ遷移する（遷移Ｔｒ５）。残る７回の書き込みアクセ
スはすべてＩ／Ｏ−Ｗｒｉｔｅ−Ｈｉｔになるのでスヌ
ープを必要としない（遷移Ｔｒ８）。
連続したデータを主メモリ４に書き込む場合を考える。
やはり８回のアクセスを発生するが、この実施例のメカ
ニズムを用いることによって８回のスヌープを１回に減
らすことができる。入出力装置６がアクセスする前はＩ
ＮＶＡＬＩＤ状態にあったとする。最初のＩ／Ｏ−Ｗｒ
ｉｔｅ−ｍｉｓｓでＶＡＬＩＤ−ＮＯＴ＿ＳＨＡＲＥＤ
へ遷移する（遷移Ｔｒ５）。残る７回の書き込みアクセ
スはすべてＩ／Ｏ−Ｗｒｉｔｅ−Ｈｉｔになるのでスヌ
ープを必要としない（遷移Ｔｒ８）。
【００３１】つぎにキャッシュ・メモリ２のキャッシュ
・コントローラからＳＨ信号が得られない場合の変更例
を示す。状態遷移図を図５に示す。先の実施例と異なる
動作は２ヵ所ある。（１）先の実施例ではＩ／Ｏ−Ｒｅ
ａｄ−Ｍｉｓｓが発生するとＳＨ信号を参照して、ＶＡ
ＬＩＤ−ＳＨＡＲＥＤもしくはＶＡＬＩＤ−ＮＯＴ＿Ｓ
ＨＡＲＥＤへ変化していたが、この変更例ではいつもＶ
ＡＬＩＤ−ＳＨＡＲＥＤへ変化する。（２）先の実施例
ではＣＰＵ−Ｒｅａｄ−ＨｉｔでＶＡＬＩＤ−ＳＨＡＲ
ＥＤへ変化していたものが、ＩＮＶＡＬＩＤへ変化す
る。ＣＰＵ−Ｒｅａｄ−ＭｉｓｓでいつもＩＮＶＡＬＩ
Ｄへ変化するので、Ｉ／Ｏ−Ｒｅａｄ−ＭｉｓｓとＩ／
Ｏ−Ｗｒｉｔｅ−Ｍｉｓｓの発生する確率が増えるが、
これは大きな欠点とはならない。なぜなら、この状態が
発生するのは、入出力装置６が同じキャッシュ・ライン
に対して２回以上のアクセスを行っている間にプロセッ
サ１がＣＰＵ−Ｒｅａｄ−Ｍｉｓｓを起こした場合に限
られるからである。
・コントローラからＳＨ信号が得られない場合の変更例
を示す。状態遷移図を図５に示す。先の実施例と異なる
動作は２ヵ所ある。（１）先の実施例ではＩ／Ｏ−Ｒｅ
ａｄ−Ｍｉｓｓが発生するとＳＨ信号を参照して、ＶＡ
ＬＩＤ−ＳＨＡＲＥＤもしくはＶＡＬＩＤ−ＮＯＴ＿Ｓ
ＨＡＲＥＤへ変化していたが、この変更例ではいつもＶ
ＡＬＩＤ−ＳＨＡＲＥＤへ変化する。（２）先の実施例
ではＣＰＵ−Ｒｅａｄ−ＨｉｔでＶＡＬＩＤ−ＳＨＡＲ
ＥＤへ変化していたものが、ＩＮＶＡＬＩＤへ変化す
る。ＣＰＵ−Ｒｅａｄ−ＭｉｓｓでいつもＩＮＶＡＬＩ
Ｄへ変化するので、Ｉ／Ｏ−Ｒｅａｄ−ＭｉｓｓとＩ／
Ｏ−Ｗｒｉｔｅ−Ｍｉｓｓの発生する確率が増えるが、
これは大きな欠点とはならない。なぜなら、この状態が
発生するのは、入出力装置６が同じキャッシュ・ライン
に対して２回以上のアクセスを行っている間にプロセッ
サ１がＣＰＵ−Ｒｅａｄ−Ｍｉｓｓを起こした場合に限
られるからである。
【００３２】
【発明の効果】以上説明したようにこの発明によれば入
出力装置が主メモリをアクセスする際のキャッシュ・コ
ンシステンシの処理を大幅に削減したので、メモリ・ア
クセスの高速化を図ることができる。
出力装置が主メモリをアクセスする際のキャッシュ・コ
ンシステンシの処理を大幅に削減したので、メモリ・ア
クセスの高速化を図ることができる。
【図１】 従来のコンピュータ・システムを説明するブ
ロック図である。
ロック図である。
【図２】 この発明の実施例の構成を説明するブロック
図である。
図である。
【図３】 上述の実施例の動作を説明する図である。
【図４】 上述の実施例の動作を説明する状態遷移図で
ある。
ある。
【図５】 上述実施例の変形例を説明する状態遷移図で
ある。
ある。
【符号の説明】 １・・・マイクロプロセッサ、２・・・キャッシュ・メ
モリ、６・・・入出力装置、７・・・入出力コントロー
ラ、９・・・アドレス・バッファ。
モリ、６・・・入出力装置、７・・・入出力コントロー
ラ、９・・・アドレス・バッファ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−195375（ＪＰ，Ａ)
Claims (6)
- 【請求項１】プロセッサと、このプロセッサのキャッシ
ュ・メモリと、主メモリと、この主メモリを直接アクセ
ス可能なリソースとを有し、上記キャッシュ・メモリと
上記主メモリとの間のデータの一致性を保持する処理を
上記リソースによる上記主メモリのアクセスの際に実行
可能なコンピュータ・システムにおいて、 上記リソースの上記主メモリへの読み出しアクセスが同
一のアドレス・ブロック内で連続して起こるときに、一
回目のアクセス以外では上記一致性を保持する処理を実
行しないようにしたことを特徴とするコンピュータ・シ
ステム。 - 【請求項２】プロセッサと、このプロセッサのキャッシ
ュ・メモリと、主メモリと、この主メモリを直接アクセ
ス可能なリソースとを有し、上記キャッシュ・メモリと
上記主メモリとの間のデータの一致性を保持する処理を
上記リソースによる上記主メモリのアクセスの際に実行
可能なコンピュータ・システムにおいて、 上記リソースの上記主メモリへの読み出しアクセスが同
一のアドレス・ブロック内で連続して起こるときに、一
回目のアクセス以外では、上記一致性を保持する処理で
ある、上記主メモリへの当該読み出しアクセスに係わる
データを上記キャッシュ・メモリ内の最新のデータ・コ
ピーで更新する処理を実行しないようにしたことを特徴
とするコンピュータ・システム。 - 【請求項３】プロセッサと、このプロセッサのキャッシ
ュ・メモリと、主メモリと、この主メモリを直接アクセ
ス可能なリソースとを有し、上記キャッシュ・メモリと
上記主メモリとの間のデータの一致性を保持する処理を
上記リソースによる上記主メモリのアクセスの際に実行
可能なコンピュータ・システムにおいて、 上記リソースの上記主メモリへの書き込みアクセスが同
一のアドレス・ブロック内で連続して起こるときに、一
回目のアクセス以外では、上記一致性を保持する処理で
ある、上記主メモリへの当該書き込みアクセスに係わる
キャッシュ・ライン分のデータを上記キャッシュ・メモ
リ内の最新のデータ・コピーで更新し、上記キャッシュ
・メモリ内の当該データ・コピーのキャッシュ・ライン
を無効化する処理を実行しないようにしたことを特徴と
するコンピュータ・システム。 - 【請求項４】プロセッサと、このプロセッサのキャッシ
ュ・メモリと、主メモリと、この主メモリを直接アクセ
ス可能なリソースとを有し、上記キャッシュ・メモリと
上記主メモリとの間のデータの一致性を保持する処理を
上記リソースによる上記主メモリのアクセスの際に実行
可能なコンピュータ・システムに用いられ、上記主メモ
リへのアクセスを制御する入出力コントローラにおい
て、 上記リソースの上記主メモリへのアクセスごとに当該ア
クセスのアドレスの所定の上位ビットを一時記憶するレ
ジスタと、 上記リソースの主メモリに対する新たな読み出しアクセ
スのアドレスの上記所定の上位ビットが上記レジスタの
値と一致するときに、上記一致性を保持する処理を実行
しないようする手段とを有することを特徴とする入出力
コントローラ。 - 【請求項５】 プロセッサと、このプロセッサのキャッ
シュ・メモリと、主メモリと、この主メモリを直接アク
セス可能なリソースとを有し、上記キャッシュ・メモリ
と上記主メモリとの間のデータの一致性を保持する処理
を上記リソースによる上記主メモリのアクセスの際に実
行可能なコンピュータ・システムに用いられ、上記主メ
モリへのアクセスを制御する入出力コントローラにおい
て、 上記キャッシュは、上記入出力コントローラからのアド
レスでスヌープした時の結果を上記入出力コントローラ
に出力し、 上記リソースの上記主メモリへのアクセスごとに当該ア
クセスのアドレスの所定の上位ビットを一時記憶するレ
ジスタと、 上記プロセッサと上記リソースが上記主メモリにアクセ
スするごとに、当該アクセスのアドレスごとのアクセス
結果及び上記キャッシュによるスヌープ結果により、キ
ャッシュの内容が無効であるか、キャッシュの内容は有
効であるが主メモリと共有していないか、キャッシュの
内容が有効で主メモリと共有されているか、を示すよう
にするフラグと、 上記リソースが上記主メモリにアクセスするアドレスで
上記レジスタ及び上記フラグにアクセスして、（１）上
記リソースによる読み出しアクセスであって、上記レジ
スタに上記アドレスが記憶されていない場合、（２）上
記リソースによる書き込みアクセスであって、上記レジ
スタに上記アドレスが記憶されていない場合、（３）上
記リソースによる書き込みアクセスであって、上記レジ
スタに上記アドレスが記憶されており、前回のアクセス
の結果を示すフラグがキャッシュの内容が有効で主メモ
リと共有されていること示している場合、上記アドレス
で上記キャッシュがスヌープを行うようにする手段とを
有する入出力コントローラ。 - 【請求項６】 プロセッサと、このプロセッサのキャッ
シュ・メモリと、主メモリと、この主メモリを直接アク
セス可能なリソースとを有し、上記キャッシュ・メモリ
と上記主メモリとの間のデータの一致性を保持する処理
を上記リソースによる上記主メモリのアクセスの際に実
行可能なコンピュータ・システムに用いられ、上記主メ
モリへのアクセスを制御する入出力コントローラにおい
て、 上記リソースの上記主メモリへのアクセスごとに当該ア
クセスのアドレスの所定の上位ビットを一時記憶するレ
ジスタと、 上記プロセッサと上記リソースが上記主メモリにアクセ
スするごとに、当該アクセスのアドレスごとのアクセス
結果により、キャッシュの内容が無効であるか、キャッ
シュの内容は有効であるが主メモリと共有していない
か、キャッシュの内容が有効で主メモリと共有されてい
るか、を示すようにするフラグと、 上記リソースが上記主メモリにアクセスするアドレスで
上記レジスタ及び上記フラグにアクセスして、（１）上
記リソースによる読み出しアクセスであって、上記レジ
スタに上記アドレスが記憶されていない場合、（２）上
記リソースによる書き込みアクセスであって、上記レジ
スタに上記アドレスが記憶されていない場合、（３）上
記リソースによる書き込みアクセスであって、上記レジ
スタに上記アドレスが記憶されており、前回のアクセス
の結果を示すフラグがキャッシュの内容が有効で主メモ
リと共有されていること示している場合、上記アドレス
で上記キャッシュがスヌープを行うようにする手段とを
有する入出力コントローラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175398A JPH0797352B2 (ja) | 1992-07-02 | 1992-07-02 | コンピュータ・システム及び入出力コントローラ |
| EP93305156A EP0579418A3 (en) | 1992-07-02 | 1993-07-01 | Information processing system allowing to maintain the coherence of the data between the memory and the main memory. |
| US08/550,545 US5694575A (en) | 1992-07-02 | 1995-11-07 | Direct I/O control system with processor, main memory, and cache employing data consistency retaining scheme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175398A JPH0797352B2 (ja) | 1992-07-02 | 1992-07-02 | コンピュータ・システム及び入出力コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659974A JPH0659974A (ja) | 1994-03-04 |
| JPH0797352B2 true JPH0797352B2 (ja) | 1995-10-18 |
Family
ID=15995401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175398A Expired - Lifetime JPH0797352B2 (ja) | 1992-07-02 | 1992-07-02 | コンピュータ・システム及び入出力コントローラ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5694575A (ja) |
| EP (1) | EP0579418A3 (ja) |
| JP (1) | JPH0797352B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5586297A (en) * | 1994-03-24 | 1996-12-17 | Hewlett-Packard Company | Partial cache line write transactions in a computing system with a write back cache |
| US5539895A (en) * | 1994-05-12 | 1996-07-23 | International Business Machines Corporation | Hierarchical computer cache system |
| US6002883A (en) * | 1996-07-18 | 1999-12-14 | International Business Machines Corporation | System with intersystem information links for intersystem traffic having I/O traffic being transmitted to and from processor bus via processor means |
| GB2317722B (en) * | 1996-09-30 | 2001-07-18 | Nokia Mobile Phones Ltd | Memory device |
| US5923898A (en) * | 1997-05-14 | 1999-07-13 | International Business Machines Corporation | System for executing I/O request when an I/O request queue entry matches a snoop table entry or executing snoop when not matched |
| US6460119B1 (en) * | 1997-12-29 | 2002-10-01 | Intel Corporation | Snoop blocking for cache coherency |
| US6389527B1 (en) * | 1999-02-08 | 2002-05-14 | Kabushiki Kaisha Toshiba | Microprocessor allowing simultaneous instruction execution and DMA transfer |
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