JPH079754B2 - Power supply voltage conversion circuit - Google Patents
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は電源供給電圧変換回路に係るもので、特に高集
積の半導体メモリ装置に使用するための電源供給電圧変
換回路に係るものである。The present invention relates to a power supply voltage conversion circuit, and more particularly to a power supply voltage conversion circuit for use in a highly integrated semiconductor memory device.
＜従来の技術と解決しようとする課題＞ 近年の半導体メモリ装置はかなりの高速動作を達成して
おり、そのために１μｍ以下の実効チャネル長さと同じ
長さの短いチャネルを持つMOSトランジスタを使用して
回路配置の密度を増加させている。このようなMOSトラ
ンジスタのサイズ縮小は一方で、ホットエレクトロン
（hot electron）による信頼性の低下を招いている。<Prior Art and Problems to Be Solved> Recent semiconductor memory devices have achieved a considerably high speed operation, and therefore, a MOS transistor having a short channel with an effective channel length of 1 μm or less is used. Increasing the density of circuit layout. On the other hand, such a size reduction of the MOS transistor causes a decrease in reliability due to hot electrons.
そこで、チャネルパンチスルー（channel punch throug
h）のようなMOSトランジスタの信頼性低下を防止するた
めに、標準電源電圧又は外部電源電圧として現在使用さ
れている５ボルトの電源電圧より低い内部電源電圧で内
部回路を動作させる必要性が生まれている。So, channel punch throug
In order to prevent the reliability deterioration of MOS transistors such as h), it is necessary to operate the internal circuit with the internal power supply voltage lower than the standard power supply voltage or the 5V power supply voltage currently used as the external power supply voltage. ing.
一般にDRAMにおいて、短いチャネル長さを持つMOSトラ
ンジスタは、ビットライン、センスアンプ、ビットライ
ンプリチャージ回路、及びモメリセルを含むメモリアレ
イ回路ばかりでなく、その周辺回路にも使用されてい
る。また、DRAMのメモリアレイ回路内にあるビットライ
ンがプリチャージされるときに多くの瞬間電流がメモリ
アレイ回路に流れ、この電流によって惹起される電源電
圧の変動が周辺回路に影響を与えることも知られてい
る。Generally, in a DRAM, a MOS transistor having a short channel length is used not only in a memory array circuit including a bit line, a sense amplifier, a bit line precharge circuit, and a memory cell, but also in its peripheral circuits. It is also known that when a bit line in the DRAM memory array circuit is precharged, a large amount of instantaneous current flows in the memory array circuit, and the fluctuation of the power supply voltage caused by this current affects peripheral circuits. Has been.
このような理由から、通常、メモリアレイ回路のための
電源供給電圧変換回路と、周辺回路のためのもう一つ別
の独立した電源供給電圧変換回路が、同一チップ内に設
けられている。ただし、出力バッファだけはTTL出力レ
ベルを十分に保障するため、外部電源電圧（５ボルト）
によって直接駆動されている。For this reason, a power supply voltage conversion circuit for the memory array circuit and another independent power supply voltage conversion circuit for the peripheral circuits are usually provided in the same chip. However, only the output buffer guarantees the TTL output level, so the external power supply voltage (5 V)
Is directly driven by.
その電源供給電圧変換回路に係る従来の技術として、19
87年６月刊行のIEEE Journal of Solid−State Circuit
s,VOL.SC−22,No.3 PP437〜440に開示されているもの
がある。この技術では、メモリアレイ回路用と周辺回路
用の二つの電源供給電圧変換回路は同一の構成となって
いる。As a conventional technique related to the power supply voltage conversion circuit, 19
IEEE Journal of Solid-State Circuit published in June 1987
s, VOL.SC-22, No. 3 PP437 to 440. In this technique, the two power supply voltage conversion circuits for the memory array circuit and the peripheral circuit have the same configuration.
すなわち、第４図に示すように、メモリアレイ回路の電
源供給電圧回路は、外部電源電圧V1から一定の基準電圧
を発生する基準電圧発生回路10と、メモリアレイ回路に
基準電圧と同じレベルの内部電源電圧V2を提供するため
のパワーMOSトランジスタQ1と、基準電圧と内部電源電
圧を比較し、内部電源電圧が基準電圧と同一になるよう
にパワーMOSトランジスタQ1のコンダクタンスを制御す
るためのカレントミラー差動増幅器12と、から構成され
ている。That is, as shown in FIG. 4, the power supply voltage circuit of the memory array circuit includes a reference voltage generation circuit 10 for generating a constant reference voltage from the external power supply voltage V 1 and a memory array circuit of the same level as the reference voltage. To control the conductance of the power MOS transistor Q 1 so that the internal power supply voltage is the same as the reference voltage by comparing the reference voltage with the power MOS transistor Q 1 for providing the internal power supply voltage V 2. The current mirror differential amplifier 12 of FIG.
差動増幅器12は、ビットラインをプリチャージするとき
にパルスφによって活性化される負荷トランジスタQ
3と、この負荷トランジスタQ3と並列に接続され、常に
動作している負荷トランジスタQ2とを持っている。ビッ
トラインがチャージされるとき、パワーMOSトランジス
タQ1を通じて流れる電流は急激に変化し得るので、これ
に対し迅速に応答するために差動増幅器12を通じて流れ
る電流を増加させることで対応している。したがって、
負荷トランジスタQ3のサイズ（チャネル幅対チャネル長
さの比）は負荷トランジスタQ2よりも大きくされる。The differential amplifier 12 includes a load transistor Q activated by a pulse φ when precharging the bit line.
3 and a load transistor Q 2 connected in parallel with the load transistor Q 3 and always operating. When the bit line is charged, the current flowing through the power MOS transistor Q 1 may change abruptly, so that the current flowing through the differential amplifier 12 may be increased in order to respond to this rapidly. Therefore,
The size of the load transistor Q 3 (channel width to channel length ratio) is made larger than the load transistor Q 2 .
一方、負荷トランジスタQ2は導通状態を維持するので、
待機状態における電流消費を最小化するためのそのサイ
ズを小さくすることが要求される。ところが、差動増幅
器12の利得を向上させるためにトランジスタQ4〜Q7は飽
和領域で動作することが必要で、したがってトランジス
タQ4〜Q7は、多くの電流を消費するビットラインの充電
時にターンオンされる負荷トランジスタQ3のサイズを考
慮したサイズで設計される。このため、負荷トランジス
タQ2のサイズについてはトランジスタQ4〜Q7のサイズを
考慮しなければならず、勝手に小さくすることはできな
い。On the other hand, since the load transistor Q 2 remains conductive,
It is required to reduce its size in order to minimize the current consumption in the standby state. However, in order to improve the gain of the differential amplifier 12, the transistors Q 4 to Q 7 need to operate in the saturation region, and therefore, the transistors Q 4 to Q 7 are required to charge a bit line that consumes a large amount of current. It is designed with the size of the load transistor Q 3 being turned on taken into consideration. Therefore, it is necessary to consider the size of the transistor Q 4 to Q 7 is about the size of the load transistor Q 2, can not be arbitrarily small.
その結果、待機状態において負荷トランジスタQ2を通じ
て流れる電流が多くなり電流消費を抑制しきれないとい
う問題が発生している。また一方では、負荷トランジス
タQ2のサイズを小さくすることは待機状態での反応速度
を遅くしてしまうという問題を招くことになる。As a result, a large amount of current flows through the load transistor Q 2 in the standby state, which causes a problem that the current consumption cannot be suppressed. On the other hand, reducing the size of the load transistor Q 2 causes a problem of slowing down the reaction speed in the standby state.
したがって本発明の目的は、電流消費を最少化する一方
で高速反応を可能とする電源供給電圧変換回路を提供す
ることにある。Therefore, it is an object of the present invention to provide a power supply voltage conversion circuit which enables a high speed reaction while minimizing current consumption.
また、本発明の他の目的は、内部電源電圧の変動を最少
化できる電源供給電圧変換回路を提供することにある。Another object of the present invention is to provide a power supply voltage conversion circuit capable of minimizing the fluctuation of the internal power supply voltage.
＜課題を解決するための手段＞ 上記のような目的を達成するために、本発明に係る電源
供給電圧変換回路は、一定の基準電圧を発生するための
基準電圧発生器と、基準電圧を基して外部電源電圧を降
下させて周辺回路に内部電源電圧として供給する周辺電
源回路と、基準電圧を基にして外部電源電圧を降下させ
てメモリアレイ回路に内部電源電圧として供給するアレ
イ電源回路と、を備える電源供給電圧変換回路であっ
て、周辺電源回路を、出力される内部電源電圧に比例す
る比例電圧を発生する除算器と、周辺回路の活性に伴っ
て活性化され、比例電圧と基準電圧を比較してその差分
に応じた電圧を出力するメイン差動増幅器と、メイン差
動増幅器の出力に従い外部電源電圧を降下させて内部電
源電圧として出力する電流駆動能力の比較的大きいメイ
ンパワー素子と、を備えたメイン電源部、及び、出力さ
れる内部電源電圧に比例する比例電圧を発生する除算器
と、常時活性化され、比例電圧と基準電圧を比較してそ
の差分に応じた電圧を出力するサブ差動増幅器と、サブ
差動増幅器の出力に従い外部電源電圧を降下させて内部
電源電圧として出力する電流駆動能力の比較的小さいサ
ブパワー素子と、を備えたサブ電源部から構成し、そし
て、アレイ電源回路を、出力される内部電源電圧に比例
する比例電圧を発生する除算器と、メモリアレイ回路の
活性に伴って活性化され、比例電圧と基準電圧を比較し
てその差分に応じた電圧を出力するメイン差動増幅器
と、メイン差動増幅器の出力に従い外部電源電圧を降下
させて内部電源電圧として出力する電流駆動能力の比較
的大きいメインパワー素子と、を備えたメイン電源部、
及び、出力される内部電源電圧に比例する比例電圧を発
生する除算器と、常時活性化され、比例電圧と基準電圧
を比較してその差分に応じた電圧を出力するサブ差動増
幅器と、サブ差動増幅器の出力に従い外部電源電圧を降
下させて内部電源電圧として出力する電流駆動能力の比
較的小さいサブパワー素子と、を備えたサブ電源部から
構成することを主な特徴とする。<Means for Solving the Problems> In order to achieve the above object, the power supply voltage conversion circuit according to the present invention includes a reference voltage generator for generating a constant reference voltage and a reference voltage generator. A peripheral power supply circuit that lowers the external power supply voltage and supplies it to the peripheral circuits as the internal power supply voltage; and an array power supply circuit that lowers the external power supply voltage based on the reference voltage and supplies it to the memory array circuit as the internal power supply voltage. A power supply voltage conversion circuit comprising: a divider for generating a proportional voltage proportional to the output internal power supply voltage, and a peripheral power supply circuit activated when the peripheral circuit is activated. A main differential amplifier that compares the voltages and outputs a voltage according to the difference, and a current drive capability that lowers the external power supply voltage according to the output of the main differential amplifier and outputs it as the internal power supply voltage. A main power supply unit including a large main power element, and a divider that generates a proportional voltage proportional to the output internal power supply voltage, and is constantly activated to compare the proportional voltage and the reference voltage to obtain the difference. A sub power supply unit including a sub differential amplifier that outputs a corresponding voltage, and a sub power element having a relatively small current drive capability that drops an external power supply voltage according to the output of the sub differential amplifier and outputs it as an internal power supply voltage. Comprising the array power supply circuit and a divider for generating a proportional voltage proportional to the output internal power supply voltage, and activated when the memory array circuit is activated, and comparing the proportional voltage with the reference voltage. A main differential amplifier that outputs a voltage according to the difference and a current driving capability that lowers the external power supply voltage according to the output of the main differential amplifier and outputs it as the internal power supply voltage are relatively large. Main power unit which includes an in-power element, and
And a divider that generates a proportional voltage proportional to the output internal power supply voltage, a sub differential amplifier that is constantly activated, compares the proportional voltage with a reference voltage, and outputs a voltage corresponding to the difference, The main feature is that the sub power supply unit is provided with a sub power element having a relatively small current drive capability that lowers the external power supply voltage according to the output of the differential amplifier and outputs it as the internal power supply voltage.
＜実 施 例＞ 以下、添付図面を参照して本発明の好適な一実施例を詳
細に説明する。<Example> Hereinafter, a preferred example of the present invention will be described in detail with reference to the accompanying drawings.
第１図はDRAMに適用した電源供給電圧変換回路のブロッ
ク図を図示したものである。この電源供給電圧変換回路
は、導体出力ライン42Pを通じて周辺回路への内部電源
電圧InVccを供給するための周辺電源回路20Pと、導体出
力ライン42Aを通じてメモリアレイ回路に内部電源電圧I
nVccを供給するためのアレイ電源回路20Aと、周辺電源
回路20P及びアレイ電源回路20Aに一定の基準電圧VREFを
提供するための基準電圧発生器40と、から構成される。FIG. 1 is a block diagram of a power supply voltage conversion circuit applied to a DRAM. This power supply voltage conversion circuit includes a peripheral power supply circuit 20P for supplying the internal power supply voltage InVcc to the peripheral circuit through the conductor output line 42P and an internal power supply voltage I for the memory array circuit through the conductor output line 42A.
An array power supply circuit 20A for supplying nVcc and a reference voltage generator 40 for providing a constant reference voltage V REF to the peripheral power supply circuit 20P and the array power supply circuit 20A.
周辺電源回路20P及びアレイ電源回路20Aはそれぞれ、メ
イン電源部22Mと、サブ電源部22Sと、内部電源電圧InVc
cに比例する比例電圧Vpを発生するための除算器（divid
ing circuit）26とで構成される。The peripheral power supply circuit 20P and the array power supply circuit 20A respectively include a main power supply unit 22M, a sub power supply unit 22S, and an internal power supply voltage InVc.
A divider (divid to generate a proportional voltage Vp proportional to c
ing circuit) 26 and.
周辺電源回路20P内にあるメイン電源部22Mは、周辺エネ
イブルパルスφENPによって活性化され、基準電圧発生
器40からの基準電圧VREFを除算器26からの比例電圧Vpと
比較し、これらの間の電圧差を増幅するメイン差動増幅
器30Pと、このメイン差動増幅器30Pからの出力信号に応
答して外部電源電圧より低い一定の内部電源電圧InVcc
を提供するためのメインパワー素子32Pと、このパワー
素子32Pの過電流駆動を防止するための過電流防止回路3
4Pと、から構成される。The main power supply unit 22M in the peripheral power supply circuit 20P is activated by the peripheral enable pulse φENP, compares the reference voltage V REF from the reference voltage generator 40 with the proportional voltage Vp from the divider 26, and Main differential amplifier 30P for amplifying the voltage difference between the main differential amplifier 30P and a constant internal power supply voltage InVcc lower than the external power supply voltage in response to the output signal from the main differential amplifier 30P.
Main power element 32P for providing a power supply, and an overcurrent prevention circuit 3 for preventing overcurrent driving of this power element 32P.
It consists of 4P and.
周辺電源回路20P内にあるサブ電源部22Sは、常時活性化
されており、基準電圧発生器40からの基準電圧VREFを除
算器26からの比較電圧Vpと比較しこれらの間の電圧差を
増幅するサブ差動増幅器31Pと、このサブ差動増幅器31P
からの出力信号に応答して外部電源電圧より低い一定の
内部電源電圧InVccを提供するためのサブパワー素子33P
と、から構成されている。The sub-power supply unit 22S in the peripheral power supply circuit 20P is always activated and compares the reference voltage V REF from the reference voltage generator 40 with the comparison voltage Vp from the divider 26 to determine the voltage difference between them. Sub differential amplifier 31P for amplification and this sub differential amplifier 31P
Sub power element 33P for providing a constant internal power supply voltage InVcc lower than the external power supply voltage in response to the output signal from the
It consists of and.
一方、アレイ電源回路20Aを構成するメイン電源部22M及
びサブ電源部22Sは、周辺電源回路20Pを構成するメイン
電源部22M及びサブ電源部22Sと実質的に同一の回路構成
とされる。On the other hand, the main power supply unit 22M and the sub power supply unit 22S that form the array power supply circuit 20A have substantially the same circuit configuration as the main power supply unit 22M and the sub power supply unit 22S that form the peripheral power supply circuit 20P.
両者の差異は、メイン差動増幅器30Pと30Aとが各々周辺
エネイブルパルスφENP（第１パルス）とアレイエネイ
ブルパルスφENA（第２パルス）によって活性化される
点、メインパワー素子32Aのチャネルの幅がメインパワ
ー素子32Pのチャネルの幅よりずっと大きいという点で
ある。The difference between the two is that the main differential amplifiers 30P and 30A are activated by the peripheral enable pulse φENP (first pulse) and the array enable pulse φENA (second pulse), respectively, that is, the channel of the main power element 32A. The width is much larger than the width of the channel of the main power element 32P.
DRAMにおける周辺回路は、▲▼（Row Address St
robe）のエネイブルからビットラインのセシング完了後
のビットライン等化時まで多くの電流（４メガDRAMの場
合約50mA）を消費するが、これは、その時間外の待機状
態における電流の約10倍に匹敵する。そこで、周辺電源
回路20Pのメイン差動増幅器30Pを、多くの電流を消費す
る上記時間中に周辺エネイブルパルスφENPによって活
性化する。一方でサブ差動増幅器31Pは常時活性化され
ており、それにより周辺回路へ内部電源電圧InVccを常
に供給している。このようにメイン電源部22Mとサブ電
源部22Sとを独立的に使用することは、大きな電流を消
費する際の内部電源電圧変動を減少させるのに効果的で
ある。The peripheral circuit in DRAM is ▲ ▼ (Row Address St
It consumes a lot of current (about 50mA in case of 4M DRAM) from enable of robe) to bit line equalization after completion of bit line processing, but this is about 10 times the current in the standby state outside that time. Equal to. Therefore, the main differential amplifier 30P of the peripheral power supply circuit 20P is activated by the peripheral enable pulse φENP during the above-mentioned time when a lot of current is consumed. On the other hand, the sub differential amplifier 31P is always activated, so that the internal power supply voltage InVcc is constantly supplied to the peripheral circuits. Independent use of the main power supply unit 22M and the sub power supply unit 22S in this manner is effective in reducing fluctuations in the internal power supply voltage when a large current is consumed.
一方、アレイ回路は、▲▼のエネイブル後、ワー
ドラインのエネイブルからビットラインのセンシング完
了時までビットラインを充電するために多くの電流（４
メガDRAMの場合約200mA）を消耗する。そこで、アレイ
電源回路20Aのメイン電源部22Mは、多くの電流を消費す
るその時間中に独立的に活性化される。このようにサブ
電源部22Sと独立的に使用することは周辺電源回路20Pの
場合と同じ理由である。On the other hand, after the enabling of ▲ ▼, the array circuit uses a large amount of current (4) to charge the bit line from the enable of the word line to the completion of sensing of the bit line.
In the case of mega DRAM, it consumes about 200mA). Therefore, the main power supply unit 22M of the array power supply circuit 20A is independently activated during the time when a large amount of current is consumed. This independent use of the sub power supply unit 22S is the same as that of the peripheral power supply circuit 20P.
第２図は第１図の周辺電源回路20P又はアレイ電源回路2
0Aの回路図を示したものである。図面中の同じ構成要素
には同じ符号を付している。FIG. 2 shows the peripheral power supply circuit 20P or array power supply circuit 2 of FIG.
It is a circuit diagram of 0A. The same components in the drawings have the same reference numerals.
ExVccはDRAMの外部ピンを通じて印加される５ボルトの
外部電源電圧であり、Vssは接地電位である。Ｐチャネ
ルMOSトランジスタM1〜M6から構成された基準電圧発生
器40は通常よく用いられる回路であって、約1.6ボルト
の一定の基準電圧VREFを発生する。ExVcc is a 5 volt external power supply voltage applied through an external pin of the DRAM, and Vss is a ground potential. The reference voltage generator 40 composed of P-channel MOS transistors M1 to M6 is a commonly used circuit and generates a constant reference voltage V REF of about 1.6 volts.
除算器26は、出力ライン42と接地との間に直列に接続さ
れたＰチャネルMOSFET M19、M20で構成されている。ト
ランジスタM19、M20はダイオード接続形式で接続されて
おり、これらのON抵抗比によって内部電源電圧InVccを
除算して比例電圧Vpを提供する。この実施例では、定常
の内部電源電圧InVccが４ボルトに設計されるとき、比
例電圧Vpが基準電圧VREFと同じ値を持つようにトランジ
スタM19、M20を設計している。尚、このトランジスタM1
9、M20の代わりに抵抗を使用することもできる。The divider 26 is composed of P-channel MOSFETs M19 and M20 connected in series between the output line 42 and the ground. The transistors M19 and M20 are connected in a diode connection form, and divide the internal power supply voltage InVcc by the ON resistance ratio thereof to provide a proportional voltage Vp. In this embodiment, the transistors M19 and M20 are designed so that the proportional voltage Vp has the same value as the reference voltage V REF when the steady internal power supply voltage InVcc is designed to be 4 volts. This transistor M1
9. A resistor can be used instead of M20.
メイン差動増幅器30は、ＰチャネルMOSFET M7、M8から
構成されるカレントミラー（current mirror）のアクテ
ィブ負荷と、ドレインがそのカレントミラーの出力端子
に各々接続され、ゲートが基準電圧VREFと比例電圧Vpに
各々接続され、そしてソースが共通に接続されたＮチャ
ネルMOSFET M9、M10の差動入力トランジスタと、ゲー
トがパルスφENP又はφENAに接続されたＮチャネルMOSF
ET M11のプルダウントランジスタと、から構成され
る。The main differential amplifier 30 has an active load of a current mirror composed of P-channel MOSFETs M7 and M8, a drain connected to the output terminal of the current mirror, and a gate connected to a reference voltage V REF and a proportional voltage. Differential input transistors of N-channel MOSFETs M9 and M10, each of which is connected to Vp and whose sources are commonly connected, and an N-channel MOSF whose gate is connected to the pulse φENP or φENA.
It consists of the pull-down transistor of ETM11.
サブ差動増幅器31は、メイン差動増幅器30とほぼ同様に
構成されている。すなわち、ＰチャネルMOSFET M12、M
13から構成されたカレントミラーのアクティブ負荷と、
基準電圧VREFと比例電圧Vpの差動入力を持ち、アクティ
ブ負荷と接続されたＮチャネルMOSFET M14、M15と、Ｎ
チャネルMOSFET M16のプルダウントランジスタと、か
ら構成される。このプルダウントランジスタM16のゲー
トは基準電圧VREFと接続されており、したがってサブ差
動増幅器31は常に動作する。The sub differential amplifier 31 is configured almost the same as the main differential amplifier 30. That is, P-channel MOSFETs M12, M
Active load of the current mirror made up of 13,
N-channel MOSFETs M14 and M15, which have differential inputs of reference voltage V REF and proportional voltage Vp and are connected to an active load, and N
Channel MOSFET M16 pull-down transistor. The gate of the pull-down transistor M16 is connected to the reference voltage V REF , so that the sub differential amplifier 31 always operates.
このようにメイン及びサブ差動増幅器30、31は、それぞ
れ基準電圧VREFと比例電圧Vpの差動入力を持っており、
トランジスタM9、M14の各ドレインから出力信号を提供
するシングルエンド差動増幅器（single ended differe
ntial amplifier）とされている。In this way, the main and sub differential amplifiers 30 and 31 have differential inputs of the reference voltage V REF and the proportional voltage Vp, respectively,
A single ended differe amplifier that provides an output signal from each drain of transistors M9 and M14.
ntial amplifier).
メイン差動増幅器30及びサブ差動増幅器31の各出力は各
々、メインパワー素子32であるＰチャネルMOSFET M17
のゲート、サブパワー素子33であるＰチャネルMOSFET
M18のゲートに接続される。これらトランジスタM17、M1
8の各ドレインとソースは、それぞれ外部電源電圧ExVcc
と出力ライン42に接続される。The outputs of the main differential amplifier 30 and the sub differential amplifier 31 are P-channel MOSFET M17, which is the main power element 32, respectively.
P-channel MOSFET, which is the gate and sub-power element 33 of
Connected to the gate of M18. These transistors M17, M1
Each drain and source of 8 has external power supply voltage ExVcc.
And to output line 42.
前述したようにパルスφENP又はパルスφENAによって活
性化されるメイン差動増幅器30の出力信号に従って多く
の電流を周辺回路又はメモリアレイ回路に供給するトラ
ンジスタM17のチャネル幅は、常に活性化されているサ
ブ差動増幅器31により駆動されるトランジスタM18のチ
ャネル幅よりずっと広く設計されている。As described above, the channel width of the transistor M17 that supplies a large amount of current to the peripheral circuit or the memory array circuit according to the output signal of the main differential amplifier 30 activated by the pulse φENP or the pulse φENA is such that the sub-channel is always activated. It is designed to be much wider than the channel width of the transistor M18 driven by the differential amplifier 31.
外部電源電圧ExVcc端から直列接続されたダイオード接
続形のＰチャネルMOSFET M21〜M24で構成された過電流
防止回路34は、メインパワー素子32のゲート電圧がExVc
c−4VTH以下に落ちることを防止することによってメイ
ンパワー素子32の過電流に起因する破壊を防止する。こ
こで、VTHは各トランジスタM21〜M24のしきい電圧の絶
対値である。The overcurrent protection circuit 34, which is composed of diode-connected P-channel MOSFETs M21 to M24 connected in series from the external power supply voltage ExVcc terminal, has the main power element 32 whose gate voltage is ExVc.
By preventing the voltage from dropping below c-4VTH, the main power element 32 is prevented from being damaged due to overcurrent. Here, VTH is the absolute value of the threshold voltage of each of the transistors M21 to M24.
第３図は「第１パルス」としての周辺エネイブルパルス
φENPと「第２パルス」としてのアレイエネイブルパル
スφENAのタイミング図を示している。FIG. 3 shows a timing diagram of the peripheral enable pulse φENP as the “first pulse” and the array enable pulse φENA as the “second pulse”.
第３図を参照すると、▲▼がロウ状態にエネイブ
ルされるときに周辺エネイブルパルスφENPはロウ状態
からハイ状態に遷移する（時点t1）。ハイ状態のパルス
φENPは周辺電源回路20Pのメイン差動増幅器30Pを活性
化する。また、アレイエネイブルパルスφENAは、ワー
ドラインを活性化するパルスφWLのエネイブルによって
時点t2でハイ状態に遷移し、これによってアレイ電源回
路20Aのメイン差動増幅器30Aが活性される。その後、時
点t3でセンスアンプによるビットライン対BL/▲▼
のセシング動作が開始され、時点t4でセンスアンプのデ
ィスエイブルによってセンシング動作が終了する。アレ
イエネイブルパルスφENAはその時点t4でロウ状態にデ
ィスエイブルされ、これよってメイン差動増幅器30Aは
ターンオフされる。一方、周辺回路はセンシング動作終
了の後にもビットラインを等化するために多くの電流を
消費するので、周辺エネイブルパルスφENPはビットラ
インの等化終了（時間t5）時までハイ状態を維持する
（時点t5）。Referring to FIG. 3, when ▲ ▼ is enabled to the low state, the peripheral enable pulse φENP transits from the low state to the high state (time point t1). The high-state pulse φENP activates the main differential amplifier 30P of the peripheral power supply circuit 20P. In addition, the array enable pulse φENA transitions to the high state at time t2 due to the enable of the pulse φWL that activates the word line, which activates the main differential amplifier 30A of the array power supply circuit 20A. After that, at time t3, BL / ▲ ▼
, And the sensing operation ends at time t4 due to the disable of the sense amplifier. The array enable pulse φENA is disabled to the low state at the time point t4, so that the main differential amplifier 30A is turned off. On the other hand, since the peripheral circuit consumes a large amount of current to equalize the bit line even after the sensing operation ends, the peripheral enable pulse φENP maintains the high state until the end of the bit line equalization (time t5). (Time t5).
第２図に示す回路によれば、内部電源電圧InVccは次の
式（１）のようになる。According to the circuit shown in FIG. 2, the internal power supply voltage InVcc is expressed by the following equation (1).
InVcc＝VREF・〔１＋（R19/R20）〕 …………（１） ここで、R19及びR20は各々トランジスタM19及びM20のON
抵抗である。InVcc = V REF・ [1+ (R19 / R20)] ………… (1) Here, R19 and R20 are the ON states of transistors M19 and M20, respectively.
It is resistance.
いま、パルスφENP又はφENAによってメイン差動増幅器
30が活性化されていると仮定し、第２図の回路の動作を
説明する。Now, with the pulse φENP or φENA, the main differential amplifier
The operation of the circuit of FIG. 2 will be described assuming that 30 is activated.
内部電源電圧InVccが所定値以下に落ちると、比例電圧V
pは基準電圧以下に落ちる。そして、トランジスタM10、
M15の各ドレインの電位が上がり、これによってトラン
ジスタM9、M14の各ドレインの電位は落ちる。これらの
ドレインの電位下降によってパワー素子32、33はより多
くの電流を出力ライン42に供給し、したがって出力ライ
ン42の電位が式（１）に示した内部電源電圧InVccまで
回復する。When the internal power supply voltage InVcc falls below a specified value, the proportional voltage V
p falls below the reference voltage. And transistor M10,
The potential of each drain of M15 rises, which causes the potential of each drain of transistors M9 and M14 to fall. The power devices 32 and 33 supply more current to the output line 42 due to the potential drop of these drains, and therefore the potential of the output line 42 is restored to the internal power supply voltage InVcc shown in the equation (1).
このとき、過電流防止回路34は、パワー素子32のゲート
電位が上述した所定値以下に落ちることを防止し、パワ
ー素子32の破壊を防止する。At this time, the overcurrent prevention circuit 34 prevents the gate potential of the power element 32 from falling below the above-described predetermined value and prevents the power element 32 from being destroyed.
＜発明の効果＞ 以上説明した本発明に係る電源供給電圧変換回路は、周
辺電源回路のメイン電源部とアレイ電源回路のメイン電
源部が、多くの電流を必要とする時間にのみ動作するた
め、電流消費を最少化することができる。また、周辺電
源回路のサブ電源部及びアレイ電源回路のサブ電源部と
各メイン電源部とが独立的に動作するため、大きな電流
消費に起因する内部電源電圧の変化を最少化できる利点
がある。<Effects of the Invention> In the power supply voltage conversion circuit according to the present invention described above, since the main power supply unit of the peripheral power supply circuit and the main power supply unit of the array power supply circuit operate only when a large amount of current is required, The current consumption can be minimized. Further, since the sub power supply unit of the peripheral power supply circuit and the sub power supply unit of the array power supply circuit and each main power supply unit operate independently, there is an advantage that a change in the internal power supply voltage due to a large current consumption can be minimized.
第１図は本発明に係る電源供給電圧変換回路のブロック
図、 第２図は第１図の各ブロックに対応する回路図、 第３図は本発明に係る電源供給電圧変換回路の動作タイ
ミング図、そして 第４図は従来の電源供給電圧変換回路の回路図である。 20A……アレイ電源回路 20P……周辺電源回路 22M……メイン電源部 22S……サブ電源部 26……除算器 30,30A,30P……メイン差動増幅器 31,31A,31P……サブ差動増幅器 32,32A,32P……メインパワー素子 33,33A,33P……サブパワー素子 34,34A,34P……過電流防止回路 40……基準電圧発生器 42,42A,42P……出力ライン VREF……基準電圧 ExVcc……外部電源電圧 InVcc……内部電源電圧 φENP……周辺エネイブルパルス φENA……アレイエネイブルパルスFIG. 1 is a block diagram of a power supply voltage conversion circuit according to the present invention, FIG. 2 is a circuit diagram corresponding to each block of FIG. 1, and FIG. 3 is an operation timing diagram of the power supply voltage conversion circuit according to the present invention. FIG. 4 is a circuit diagram of a conventional power supply voltage conversion circuit. 20A-Array power supply circuit 20P-Peripheral power supply circuit 22M-Main power supply section 22S-Sub power supply section 26-Divisor 30,30A, 30P-Main differential amplifier 31,31A, 31P-Sub differential Amplifier 32,32A, 32P …… Main power element 33,33A, 33P …… Sub power element 34,34A, 34P …… Overcurrent prevention circuit 40 …… Reference voltage generator 42,42A, 42P …… Output line V REF …… Reference voltage ExVcc …… External power supply voltage InVcc …… Internal power supply voltage φENP …… Peripheral enable pulse φENA …… Array enable pulse
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デ―ジェ ジン 大韓民国 ソウル カンナム‐グ テチ ３‐ドン サンヨン アパート ナンバー ８‐1407 (56)参考文献 特開 平２−195596（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Dae Jin, Seoul, South Korea Gangnam-Gutechi 3-Dong San-Yeon Apartment No. 8-1407 (56) Reference JP-A-2-195596 (JP, A)
Claims (5)
発生器と、基準電圧を基にして外部電源電圧を降下させ
て周辺回路に内部電源電圧として供給する周辺電源回路
と、基準電圧を基にして外部電源電圧を降下させてメモ
リアレイ回路に内部電源電圧として供給するアレイ電源
回路と、を備える半導体メモリ装置の電源供給電圧変換
回路であって、 周辺電源回路を、出力される内部電源電圧に比例する比
例電圧を発生する除算器と、周辺回路の活性に伴って活
性化され、比例電圧と基準電圧を比較してその差分に応
じた電圧を出力するメイン差動増幅器と、メイン差動増
幅器の出力に従い外部電源電圧を降下させて内部電源電
圧として出力する電流駆動能力の比較的大きいメインパ
ワー素子と、を備えたメイン電源部、及び、出力される
内部電源電圧に比例する比例電圧を発生する除算器と、
常時活性化され、比例電圧と基準電圧を比較してその差
分に応じた電圧を出力するサブ差動増幅器と、サブ差動
増幅器の出力に従い外部電源電圧を降下させて内部電源
電圧として出力する電流駆動能力の比較的小さいサブパ
ワー素子と、を備えたサブ電源部から構成し、 アレイ電源回路を、出力される内部電源電圧に比例する
比例電圧を発生する除算器と、メモリアレイ回路の活性
に伴って活性化され、比例電圧と基準電圧を比較してそ
の差分に応じた電圧を出力するメイン差動増幅器と、メ
イン差動増幅器の出力に従い外部電源電圧を降下させて
内部電源電圧として出力する電流駆動能力の比較的大き
いメインパワー素子と、を備えたメイン電源部、及び、
出力される内部電源電圧に比例する比例電圧を発生する
除算器と、常時活性化され、比例電圧と基準電圧を比較
してその差分に応じた電圧を出力するサブ差動増幅器
と、サブ差動増幅器の出力に従い外部電源電圧を降下さ
せて内部電源電圧として出力する電流駆動能力の比較的
小さいサブパワー素子と、を備えたサブ電源部から構成
したことを特徴とする電源供給電圧変換回路。1. A reference voltage generator for generating a constant reference voltage, a peripheral power supply circuit that lowers an external power supply voltage based on the reference voltage and supplies it to a peripheral circuit as an internal power supply voltage, and a reference voltage. An array power supply circuit for lowering an external power supply voltage based on an array power supply circuit for supplying the memory array circuit as an internal power supply voltage. A divider that generates a proportional voltage proportional to the voltage, a main differential amplifier that is activated by the activation of peripheral circuits, compares the proportional voltage with a reference voltage, and outputs a voltage according to the difference, and a main difference amplifier. A main power supply unit having a main power element having a relatively large current drive capability that lowers the external power supply voltage according to the output of the dynamic amplifier and outputs it as the internal power supply voltage. A divider that generates a proportional voltage proportional to the power supply voltage
A sub differential amplifier that is always activated and outputs a voltage according to the difference between the proportional voltage and the reference voltage, and a current that drops the external power supply voltage according to the output of the sub differential amplifier and outputs it as the internal power supply voltage. The array power supply circuit is composed of a sub power supply unit having a relatively small drive capacity, and the array power supply circuit is divided into a divider that generates a proportional voltage proportional to the output internal power supply voltage, and a memory array circuit activation. The main differential amplifier, which is activated along with it, compares the proportional voltage with the reference voltage and outputs a voltage according to the difference, and drops the external power supply voltage according to the output of the main differential amplifier and outputs it as the internal power supply voltage. A main power supply section including a main power element having a relatively large current drive capability, and
A divider that generates a proportional voltage proportional to the output internal power supply voltage, a sub-differential amplifier that is constantly activated, compares the proportional voltage with a reference voltage, and outputs a voltage according to the difference, and a sub-differential amplifier. A power supply voltage conversion circuit comprising a sub-power supply unit including a sub-power element having a relatively small current drive capability that lowers an external power supply voltage according to the output of an amplifier and outputs it as an internal power supply voltage.
止するために、メイン差動増幅器の出力電圧の変化量を
規制する過電流防止回路を設けた請求項（１）記載の電
源供給電圧変換回路。2. The power supply voltage conversion according to claim 1, further comprising an overcurrent protection circuit for restricting a variation of the output voltage of the main differential amplifier in order to prevent the main power element from being destroyed by an overcurrent. circuit.
回路の活性に伴ってエネイブルされる第１パルスをゲー
トに受けるMOSFETを接地端に備えたシングルエンド差動
増幅器で構成し、アレイ電源回路のメイン差動増幅器
を、メモリアレイ回路の活性に伴ってエネイブルされる
第２パルスをゲートに受けるMOSFETを接地端に備えたシ
ングルエンド差動増幅器で構成し、さらに、各サブ差動
増幅器を、基準電圧をゲートに受けるMOSFETを接地端に
備えたシングルエンド差動増幅器で構成し、そして、各
パワー素子を、対応する差動増幅器の出力をゲートに受
けるMOSFETで構成した請求項（１）又は請求項（２）記
載の電源供給電圧変換回路。3. A main differential amplifier of a peripheral power supply circuit is constituted by a single-ended differential amplifier having a ground terminal of a MOSFET receiving at its gate a first pulse enabled by activation of the peripheral circuit, and an array power supply. The main differential amplifier of the circuit is composed of a single-ended differential amplifier having a grounded end MOSFET that receives the second pulse enabled by the activation of the memory array circuit, and each sub differential amplifier A single-ended differential amplifier having a grounded end MOSFET for receiving the reference voltage at its ground end, and each power element constituted by a MOSFET receiving the output of the corresponding differential amplifier at its gate. Alternatively, the power supply voltage conversion circuit according to claim 2.
地との間に直列接続したダイオード接続形のMOSFETから
構成してそのMOSFETどうしの接続点から比例電圧を発生
するようにし、また過電流防止回路を、外部電源電圧端
から直列接続したダイオード接続形のMOSFETから構成し
てMOSFETにより電圧降下させた電圧を供給することでメ
イン差動増幅器の出力電圧の変化量を規制するようにし
た請求項（３）記載の電源供給電圧変換回路。4. The divider comprises a diode-connected MOSFET connected in series between the output line of the internal power supply voltage and the ground, and a proportional voltage is generated from the connection point between the MOSFETs. The current protection circuit is composed of diode-connected MOSFETs connected in series from the external power supply voltage terminal, and the amount of change in the output voltage of the main differential amplifier is regulated by supplying the voltage dropped by the MOSFETs. The power supply voltage conversion circuit according to claim 3.
れ、該▲▼のエネイブルからビットラインの等化
終了までエネイブルされるよになっており、また、第２
パルスはワードラインを活性化するパルス信号に基づい
て発生され、該パルス信号のエネイブルからセンスアン
プのセンシング動作終了までエネイブルされるようにな
っている請求項（３）記載の電源供給電圧変換回路。5. The first pulse is generated based on {circle around (1)}, and is enabled from the enabling of {circle around (1)} to the end of bit line equalization, and the second pulse.
The power supply voltage conversion circuit according to claim 3, wherein the pulse is generated based on a pulse signal for activating the word line, and is enabled from the enable of the pulse signal to the end of the sensing operation of the sense amplifier.
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Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300765A (en) * | 1990-03-19 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Memory card with latch-up protection |
| JP2981263B2 (en) * | 1990-08-03 | 1999-11-22 | 富士通株式会社 | Semiconductor storage device |
| KR920010633A (en) * | 1990-11-30 | 1992-06-26 | 김광호 | Reference voltage generation circuit of semiconductor memory device |
| KR940003406B1 (en) * | 1991-06-12 | 1994-04-21 | 삼성전자 주식회사 | Circuit of internal source voltage generation |
| JP2945508B2 (en) * | 1991-06-20 | 1999-09-06 | 三菱電機株式会社 | Semiconductor device |
| JP3076097B2 (en) * | 1991-08-26 | 2000-08-14 | 日本電気株式会社 | Reference potential generation circuit |
| KR930008854A (en) * | 1991-10-16 | 1993-05-22 | 김광호 | Internal Voltage Supply Device of Semiconductor Memory |
| JP2870312B2 (en) * | 1992-07-28 | 1999-03-17 | 日本電気株式会社 | Adjustment method of semiconductor memory circuit |
| US5483152A (en) * | 1993-01-12 | 1996-01-09 | United Memories, Inc. | Wide range power supply for integrated circuits |
| EP0594162B1 (en) * | 1992-10-22 | 1998-07-01 | United Memories, Inc. | Wide range power supply for integrated circuits |
| US5721875A (en) * | 1993-11-12 | 1998-02-24 | Intel Corporation | I/O transceiver having a pulsed latch receiver circuit |
| JPH07220472A (en) * | 1994-01-31 | 1995-08-18 | Mitsubishi Electric Corp | Internal power supply circuit |
| GB9516025D0 (en) * | 1995-08-04 | 1995-10-04 | Philips Electronics Uk Ltd | Amplifier |
| JP3707888B2 (en) * | 1996-02-01 | 2005-10-19 | 株式会社日立製作所 | Semiconductor circuit |
| US5889721A (en) * | 1997-08-21 | 1999-03-30 | Integrated Silicon Solution, Inc. | Method and apparatus for operating functions relating to memory and/or applications that employ memory in accordance with available power |
| KR100576491B1 (en) * | 1999-12-23 | 2006-05-09 | 주식회사 하이닉스반도체 | Dual internal voltage generator |
| US6593726B1 (en) | 2002-02-15 | 2003-07-15 | Micron Technology, Inc. | Voltage converter system and method having a stable output voltage |
| JP3947044B2 (en) * | 2002-05-31 | 2007-07-18 | 富士通株式会社 | Input/Output Buffers |
| JP5038616B2 (en) * | 2005-11-14 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit |
| JP5702570B2 (en) * | 2009-11-27 | 2015-04-15 | ローム株式会社 | Operational amplifier, liquid crystal driving device using the same, parameter setting circuit, semiconductor device, and power supply device |
| CN102590611B (en) * | 2012-03-16 | 2014-04-16 | 钜泉光电科技(上海)股份有限公司 | Method for avoiding abnormal display, adjusting system and electric meter |
| KR102246878B1 (en) * | 2014-05-29 | 2021-04-30 | 삼성전자 주식회사 | A semiconductor memory device, a memory module including the same, and a memory system including the same |
| JP2019012949A (en) * | 2017-06-30 | 2019-01-24 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| EP4369340A1 (en) * | 2022-11-11 | 2024-05-15 | Samsung Electronics Co., Ltd. | Memory device including voltage regulator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1187312A (en) * | 1968-01-12 | 1970-04-08 | Harmer & Simmons Ltd | Improvements relating to the Stabilisation of Electrical Power-Supply Systems |
| JPS56153415A (en) * | 1980-04-28 | 1981-11-27 | Shindengen Electric Mfg Co Ltd | Parallel redundancy regulated power supply device |
| JPS60176121A (en) * | 1984-02-22 | 1985-09-10 | Toshiba Corp | Voltage drop circuit |
| JPH02195596A (en) * | 1989-01-24 | 1990-08-02 | Hitachi Ltd | Semiconductor integrated circuit device |
| KR930009148B1 (en) * | 1990-09-29 | 1993-09-23 | 삼성전자 주식회사 | Source voltage control circuit |
-
1989
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Also Published As
| Publication number | Publication date |
|---|---|
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| FR2647250A1 (en) | 1990-11-23 |
| FR2647250B1 (en) | 1994-09-16 |
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