JPH0797600B2 - トレンチ充填方法及び複数のサブレイヤ接点形成方法 - Google Patents

トレンチ充填方法及び複数のサブレイヤ接点形成方法

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JPH0797600B2
JPH0797600B2 JP4060746A JP6074692A JPH0797600B2 JP H0797600 B2 JPH0797600 B2 JP H0797600B2 JP 4060746 A JP4060746 A JP 4060746A JP 6074692 A JP6074692 A JP 6074692A JP H0797600 B2 JPH0797600 B2 JP H0797600B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は概して、半導体集積回路
の製作に関する。特に、化学蒸着を介してアモルファス
シリコンで深いトレンチ及び浅いトレンチを充填し、ア
モルファスシリコンを低比抵抗接点の製作のため大きい
粒度で、ほぼ単結晶のシリコンに変換するための方法に
関する。
【０００２】
【従来の技術】より一層小型の半導体集積回路への需要
が増えるにつれ、リセス酸化による絶縁或いは拡散絶縁
の不利な点を克服するため、回路の多くの機能は垂直な
側壁を有する細いトレンチに製作されてきた。その技術
において、熱酸化による不利な点を克服するためのシリ
コン基板へのトレンチの提供はよく知られている。この
技術は一般的に、ほぼ垂直な側壁を有する所定の幅の深
い溝を形成するため、シリコン基板を垂直にエッチング
できる反応性イオンエッチング（ＲＩＥ）プロセスを用
いる。次に、これらトレンチはガラス、酸化物、シリコ
ン窒化物を含む種々の誘電材料によって充填される。し
かしながらこれらの材料はトレンチ内にボイドを残す傾
向があり、特にトレンチのアスペクト比が増す、即ち、
トレンチが比較的深いときに起こりやすい。
【０００３】絶縁トレンチを充填するため非ドープ化学
蒸着（ＣＶＤ）ポリシリコンを用いることも知られてい
る。蒸着ガラスや酸化物と異なり、ＣＶＤポリシリコン
はトレンチ内にボイドを残さずに、アスペクト比４：１
〜５：１の範囲で容易にトレンチを充填する傾向があ
る。非ドープシリコンはまた、シリコン基板との膨張係
数の熱マッチ（整合）を有する利点もある。
【０００４】基板、ウエル及びサブコレクタ接点を含む
サブレイヤ接点等の他の機能は、細いトレンチに形成さ
れる。ＣＶＤポリシリコンを用いて基板接点を提供する
周知のプロセス、即ち、エピタキシャル（気相成長）シ
リコントレンチ充填プロセスは、米国特許第４、９２
４、２８４号に開示されている。このプロセスにおい
て、基板接点が形成されるトレンチは、硼珪側壁からポ
リシリコントレンチ充填へのホウ素拡散、もしくは元の
位置にあるホウ素ドープエピタキシャル層の何れかによ
って選択的にドープ（添加）される。絶縁領域として用
いられるそれらのトレンチはドープされない。エピタキ
シャルシリコンを成長させるためには高温（＞９００
℃）を必要とする。また、表面ファセッティング及び側
壁欠陥生成が上記のプロセスに問題を提示する。
【０００５】米国特許第４、９２４、２８４号に記述さ
れたポリシリコンプロセスはサブレイヤ接点のトレンチ
充填生成に一定の利点をもつ一方で、いくつかの欠点も
共有している。
【０００６】これらの欠点の殆どは、ＣＶＤポリシリコ
ン材料が蒸着されるときの粒状の特徴に関係している。
一方において、ＣＶＤプロセスを介して蒸着されるポリ
シリコンフィルムの粒度は約１００オングストロームと
比較的小さい。熱アニールプロセスが多少粒度を増すこ
とができる一方、粒界があるためにサブレイヤ接点にお
いて所望の低比抵抗を達成するのは難しい。追加のドー
プ剤は粒界で不活性になり、従って全体の面積抵抗が粒
度によりゲートされる。他方、ポリシリコンのより大き
な粒度は改良された伝導率に望ましい一方、粒度が良好
なトレンチ充填を提供するためＣＶＤプロセスの能力を
制限する。より大きな粒度はこの結果を悪化させるに過
ぎない。１００オングストローム粒度において、ＣＶＤ
ポリシリコンの粒状の特徴は、アスペクト比が４：１〜
５：１より高いトレンチの充填に否定的に影響を及ぼ
す。
【０００７】ＣＶＤポリシリコンプロセスの他の不利な
点は、蒸着プロセスにおけるプロセス温度が比較的高い
ことである。この技術の一般的なＣＶＤポリシリコンプ
ロセスは、蒸着のため６２８℃の範囲内での温度を必要
とする。後続の高温アニールは８５０℃の範囲内にあ
る。概して、低温プロセスは基板の熱サイクルの影響を
減らし、ドープ剤拡散を制御することが望ましい。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、比較的低温のプロセスでのサブレイヤ接点のため高
アスペクト比のトレンチを充填することである。
【０００９】本発明の他の目的は、シリコン基板に良好
に熱マッチされる最小限の粒度をもったトレンチ充填材
料を選ぶことである。
【００１０】本発明の目的は更に、単純な低温製作プロ
セスで低比抵抗サブレイヤ接点を提供することである。
【００１１】
【課題を解決するための手段と作用】これらの目的及び
他の目的は、低温アニールと後続の高温で短時間の高速
熱アニール（ＲＴＡ）プロセスによって蒸着された比較
的低温のＣＶＤドープアモルファスシリコンが、ほぼ単
結晶のシリコンに変換されることによって達成される。
【００１２】本発明に従って、元の位置にあるドープア
モルファスシリコンは５７０℃未満の温度で深く狭いト
レンチに蒸着される。非常に大きい結晶低比抵抗ポリシ
リコンへの変換は、４００℃〜５００℃での数時間の低
温アニールと、約８５０℃の高温で２０秒間の短時間の
ＲＴＡ処理によって達成される。これら２つの変換熱処
理は、浅い接合トランジスタ内の任意の重要なドープ剤
移動を防ぐために何れかが十分に低い熱量で行われる。
アニール後、トレンチ外の余分に低い比抵抗シリコンは
化学的／機械的研磨或いは反応性イオンエッチバック等
の周知の技術によって平面化される。
【００１３】 また、アモルファスシリコンＣＶＤプロ
セスのトレンチ充填能力は、表面下のシリコン層に異な
るトレンチの深さでアクセスできることを示している本
発明の好ましい実施例で証明されている。特に、実質的
に垂直な壁となったトレンチのパターンを有する単結晶
半導体基板が提供され、それらのトレンチのいくつかは
サブコレクタの深さまでエッチングされ、更にいくつか
はシリコン基板の深さまでエッチングされている。従っ
て、単一蒸着によってサブコレクタとシリコン基板接点
がシリコン表面下の層にそれぞれの深さで形成される。
【００１４】
【実施例】図１Ａを参照すると、Ｐ−ウエハ１０はドラ
イブイン熱処理後のＮ＋領域を形成するためヒ素を用い
てイオン注入される。続いて、シリコンは広がったＮ＋
層１１とＮ−層１３を形成するためエピタキシャル法で
成長される。次に、好ましくは熱酸化物、ＣＶＤシリコ
ン窒化物及びＣＶＤ ＴＥＯＳ ＳｉＯ2 から成るいく
つかの誘電体層１５が、トレンチマスク層１５となるよ
う蒸着される。従来のフォトレジストコーティングとフ
ォトレジストのパターン形成（図示せず）後、誘電体層
はＣＦ4 含有プラズマ中でエッチングされる。他の適し
たマスキング層とエッチングプラズマは本技術でよく知
られている。図１Ａに示されるように、フォトレジスト
がＯ2 のプラズマアッシャにより除去された後、ウエハ
は開孔部１７、１９を形成するため、Ｎ＋領域１１に達
するか僅かに越える深さまでＣｌ2 含有プラズマ中でエ
ッチングされる。
【００１５】図１Ｂに示されるように、次の工程ではサ
ブコレクタ接点となる開孔部１７がマスクオフされる。
適切な一方法は、エッチングされた構造体を形に沿って
覆うように約１５０ｎｍのＣＶＤ二酸化シリコン層２１
を蒸着することである。ウエハは、サブコレクタ接点領
域１７を保護するフォトレジストマスク２３を形成する
ために、ブロックアウトマスクを用いてパターン化され
るフォトレジストによって再度覆われる。
【００１６】結果となる構造体は図１Ｃに示されてい
る。反応性イオンエッチング（ＲＩＥ）が基板接点に対
応する開孔部１９の二酸化シリコン側壁を生成するた
め、フォトレジストマスク２３の外にＣＶＤ ＳｉＯ2
をＣＦ4 でエッチングするよう用いられるとき、フォト
レジストマスク２３はサブコレクタ領域１７を保護す
る。次に、フォトレジストマスク２３はＯ2 のアッシャ
により除去される。結果となる構造体は図１Ｃに示され
ている。
【００１７】図１Ｄに示されるように、Ｃｌ2 含有プラ
ズマはＮ＋層１１と開孔部１９のＰ−基板１０の少量を
エッチングするため用いられると共に、サブコレクタ接
点領域１７はＣＶＤ ＳｉＯ2 層２１により保護され
る。図１Ｅに示されるように、開孔部１９のトレンチ側
壁に露出されたシリコンは、１００ｎｍの薄い熱酸化物
層２５を形成するため僅かに酸化される。従って、サブ
コレクタと基板層へのトレンチが提供される。当業者ら
は、シリコン基板に垂直なトレンチをエッチングする他
の周知のプロセスが用いられることを評価するであろ
う。
【００１８】図１Ｆに描かれるように、厚さ約１００ｎ
ｍのＣＶＤ酸化物層２７が全構造体に蒸着される。次に
図１Ｇに示されるように、反応性イオンエッチングプロ
セスは２つのトレンチ１７と１９の底のＣＶＤ酸化物層
２７を、基板接点トレンチ１９の底の熱化成長酸化物層
２５を、サブコレクタ接点トレンチ１７の底の最初のマ
スキング層として用いられたＣＶＤＳｉＯ2 層２１をエ
ッチングするように適用される。このエッチング工程
は、２つの接点トレンチ領域１７と１９の底にあるシリ
コン表面を露出するために用いられる。接点領域１７と
１９の底にある自然酸化物は、アモルファスシリコン蒸
着の直前にＢＨＦ溶液で除去される。
【００１９】 次は、図１Ｇに図解されるように、本発
明の最も重要な部分であるウエハは、元の位置のホウ
素、ヒ素又はリンのドープによるＣＶＤアモルファスシ
リコン２９を厚さ約１．５ｕｍで蒸着するため、好まし
くは真空でＣＶＤシステムに負荷される。このアモルフ
ァスシリコンの厚さが、深さ約４〜７ｕｍ、幅約１〜
２．５ｕｍでトレンチを効果的に充填する。一般的な蒸
着条件とは、温度範囲５００〜５７０℃、圧力範囲０．
２〜２．０トル、ＳｉＨ4 中のドープ剤０．５〜５％、
ガス流速約１００ｓｃｃｍである。適切なドープ剤ソー
スガスはＰＨ3 、ＡｓＨ3 、又はＢ2 Ｈ6 を含む。ジシ
ラン等の他のシリコン含有ソースガスも用いられる。次
の工程では、もしプラズマが用いられるなら、アモルフ
ァスシリコン膜２９が同じＣＶＤシステムにおいて４５
０℃で１時間高密度化される。高密度化は、膜の密度を
増加し、膜の厚さを僅かに減少する方法と参照される。
プラズマ強化蒸着の直後、アモルファスシリコン膜は高
い割合のＨ2 原子を含んでいる。高密度化中、Ｈ2 が膜
から追い出され、シリコン原子がより高い密度で充填さ
れる。ＣＶＤシステムの高密度化プロセスは、多孔性Ｘ
−ＳｉフィルムへのＯ 2 拡散の機会を最小限にするため
に、蒸着直後に実行されるべきである。Ｏ2 拡散は、最
終再結晶化シリコン材料の伝導率に悪影響を及ぼす。
【００２０】 化学蒸着システムからウエハを除去した
後、アモルファスシリコン膜の結晶プロセスを開始又は
継続するためウエハが炉に配置されて、４５０〜４８０
℃の間で数時間、例えば５時間、成形ガス又は真空アニ
ールを受ける。接点領域１７と１９の底にあるベアーシ
リコン表面は、トレンチ充填のほぼ単結晶の格子構造体
が開始されるシーディング（シード添加）領域を提供す
る。最終熱処理工程では、低比抵抗シリコン接点材料を
入手するため現在ほぼ単結晶のシリコン２９におけるド
ープ剤を完全に活性化させるよう、ウエハは形成ガス又
は真空で８５０℃で２０秒間、高速熱アニール（ＲＴ
Ａ）を受ける。窒素と水素の混合物である形成ガスは、
一般的にアニーリングのために用いられる。ＡｒとＮ2
等の他の非酸化性ガスもまたアニール工程中に用いられ
るが、酸素と空気等のガスはシリコン膜を酸化し比抵抗
を増加するため避けるべきである。
【００２１】図１Ｈに示されるプロセスの完了におい
て、低比抵抗ポリシリコンで被覆されたウエハがサブコ
レクタ接点３１と基板接点３３をもつ平面化構造体を達
成するため、周知の化学的／機械的研磨技術を受ける。
平面誘電層積層部１５は研磨停止層として作動する。Ｒ
ＩＥエッチバック等の他の平面化プロセスは、基板上の
余分なシリコン材料１９を除去するために用いられる。
【００２２】
【発明の効果】上記の好ましい実施例において、種々の
誘電層とそれらの好ましい厚さが与えられている。本発
明の範囲内でこれらの層の他の厚さと同様に、他の誘電
材料が用いられる。
【００２３】 アモルファスシリコンでトレンチを充填
する化学蒸着方法は、材料が蒸着されるとき粒状組織を
持たないため改良された充填能力を有する。ポリシリコ
ンと比較すると、表面はより一層平滑である。トレンチ
が充填されると、トレンチ側壁の２つの対向する膜の間
のインタフェースはボイドを残さずに完全に閉じる。そ
のプロセスは、アスペクト比８：１の良好なトレンチ充
填を達成する。これはＣＶＤポリシリコントレンチ充填
プロセスを用いて達成されるよりも非常に良い。
【００２４】アモルファスシリコンは、従来のドープポ
リシリコンＣＶＤプロセスよりもより低比抵抗のシリコ
ン材料に変換される。より大きな粒度と、このようによ
り高い伝導率は、低温結晶化とＣＶＤ蒸着ガスにおける
高いドープ剤密度との組合せによって達成される。本発
明のプロセスにおいて、約１Ｅ２０ １０20／ＣＭ3 の
高いドープ剤密度は、アモルファスシリコンの結晶化を
高め、ほぼ単結晶の材料を生成することが発見された。
膜に粒界がないため、電子担体は接点を介してより一層
自由に流れる。図２に示されるように、従来のポリシリ
コンと比較すると、全体の面積抵抗において１０のファ
クタだけ減少が達成される。
【００２５】ＣＶＤポリシリコンと比較してより低い材
料応力はまた、単結晶シリコン基板との界面の結晶化接
点材料中に粒界がないことによって達成される。
【図面の簡単な説明】
【図１】Ａ乃至Ｈは、本発明のプロセスに従って製作さ
れる、サブコレクタと基板接点を有する半導体デバイス
を表現する一部の横断面図である。
【図２】先行技術のドープポリシリコンの比抵抗に比較
して、本発明の再結晶化アモルファスシリコンの比抵抗
を示す。
【符号の説明】 １０ Ｐ−ウエハ １１ Ｎ＋層 １３ Ｎ−層 １５ 誘電体層 １７、１９ 開孔部 ２１ 二酸化シリコン層 ２３ フォトレジストマスク ２５ 熱酸化物層 ２７ ＣＶＤ酸化物層 ２９ ＣＶＤアモルファスシリコン ３１ サブコレクタ接点 ３３ 基板接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイ ル−チェン シュー アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、クロスビー コート ７ (72)発明者 デイヴィッド イー． コテッキ アメリカ合衆国12533、ニューヨーク州ホ ープウェル ジャンクション、シルヴァン レイク ロード 37 (72)発明者 クリストファー シー． パークス アメリカ合衆国12508、ニューヨーク州ビ ーコン、マッキン アヴェニュー 12 (56)参考文献 特開 昭56−1542（ＪＰ，Ａ) 特開 平１−270310（ＪＰ，Ａ) 特公 昭64−7488（ＪＰ，Ｂ２)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に少なくとも１つのト
    レンチを充填する方法であって、 前記表面から前記半導体基板のサブレイヤ下方に延び実
    質的に垂直な側壁を有する、少なくとも１つのトレンチ
    を有する前記半導体基板の表面を化学蒸着システムに提
    供する工程と、 前記化学蒸着システムを真空排気すると共に５７０℃未
    満の温度まで加熱する工程と、 ドープされたアモルファスシリコン層を形成するため、
    シリコン含有ソースガスとドープ剤ソースガスの混合物
    を前記化学蒸着システムに入れる工程と、 ドープされたほぼ単結晶のシリコン層を形成するため、
    前記ドープされたアモルファスシリコン層を５００℃未
    満の温度でアニールする工程と、 短時間で高温のアニールを介して前記ドープされたアモ
    ルファスシリコン層におけるドープ剤を活性化する工程
    と、 を含むトレンチ充填方法。
  2. 【請求項２】 平面化プロセスを介して前記ほぼ単結晶
    のシリコン層の余剰部分を除去する工程を更に含む、請
    求項１に記載のトレンチ充填方法。
  3. 【請求項３】 前記ドープ剤ソースガスがＰＨ3 、Ａｓ
    Ｈ3 及びＢ2 Ｈ6 から成る群から選択される請求項１に
    記載のトレンチ充填方法。
  4. 【請求項４】 前記注入工程直後に、上昇した温度で前
    記ドープされたアモルファスシリコンを高密度化する工
    程を更に含む、請求項１に記載のトレンチ充填方法。
  5. 【請求項５】 エッチングされて、半導体基板の少なく
    とも１つのサブレイヤに延びる垂直な壁を有する複数の
    トレンチを備える前記半導体基板の表面に、複数のサブ
    レイヤ接点を形成する方法であって、シリコン 含有ソースガスとドープ剤ソースガスの混合物
    から、５７０℃未満の温度で化学蒸着システムにおいて
    前記表面にドープされたアモルファスシリコン層を蒸着
    する工程と、 ドープされたほぼ単結晶のシリコン層を形成するため、
    前記ドープされたアモルファスシリコン層を５００℃未
    満の温度でアニールする工程と、 短時間で高温のアニールを介して前記ドープされたアモ
    ルファスシリコン層におけるドープ剤を活性化する工程
    と、 を含む複数のサブレイヤ接点形成方法。
  6. 【請求項６】 前記注入工程直後に、上昇した温度で前
    記ドープされたアモルファスシリコンを高密度化する工
    程を更に含む、請求項５に記載の複数のサブレイヤ接点
    形成方法。
  7. 【請求項７】 平面化プロセスを介して前記ほぼ単結晶
    のシリコン層の余剰部分を除去する工程を更に含む、請
    求項５に記載の複数のサブレイヤ接点形成方法。
JP4060746A 1991-04-29 1992-03-18 トレンチ充填方法及び複数のサブレイヤ接点形成方法 Expired - Lifetime JPH0797600B2 (ja)

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Application Number Priority Date Filing Date Title
US07/693,979 US5192708A (en) 1991-04-29 1991-04-29 Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization
US693979 1991-04-29

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