JPH0799466B2 - ディスプレイコントローラ - Google Patents
ディスプレイコントローラInfo
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- JPH0799466B2 JPH0799466B2 JP60045951A JP4595185A JPH0799466B2 JP H0799466 B2 JPH0799466 B2 JP H0799466B2 JP 60045951 A JP60045951 A JP 60045951A JP 4595185 A JP4595185 A JP 4595185A JP H0799466 B2 JPH0799466 B2 JP H0799466B2
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- data
- liquid crystal
- dot
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- Controls And Circuits For Display Device (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、液晶表示装置あるいはCRT（ブラウン管）
表示装置等に用いられるディスプレイコントローラに関
する。
表示装置等に用いられるディスプレイコントローラに関
する。
［従来技術］ 近年の液晶表示装置は、通常第６図の構成が彩られる。
この図において、１はCPU（中央処理装置）、２はディ
スプレイコントローラ、３は表示用メモリ、４は液晶モ
ジュールである。また、液晶モジュール４は、第７図に
示すように液晶パネル５と、その周辺に設けられたパネ
ル駆動回路６とから構成されている。液晶パネル５は、
例えば横640本、縦200本の電極を有し、640×200ドット
による画像表示を行う。また、この液晶パネル５は表示
ブロックＡ、Ｂに分割され、２個のパネルとして駆動さ
れる。シフトレジスタ7a（640ビット）、ラッチ8a（640
ビット）、電極駆動回路9aは各々表示ブロックＡの列電
極を駆動する回路、シフトレジスタ7b（640ビット）、
ラッチ8b（640ビット）、電極駆動回路9bは各々表示ブ
ロックＢの列電極を駆動する回路、シフトレジスタ11
（100ビット）および電極駆動回路12は行電極を駆動す
る回路である。なお、この液晶モジュール４は通常パネ
ルメーカにおいて製造、販売される。
この図において、１はCPU（中央処理装置）、２はディ
スプレイコントローラ、３は表示用メモリ、４は液晶モ
ジュールである。また、液晶モジュール４は、第７図に
示すように液晶パネル５と、その周辺に設けられたパネ
ル駆動回路６とから構成されている。液晶パネル５は、
例えば横640本、縦200本の電極を有し、640×200ドット
による画像表示を行う。また、この液晶パネル５は表示
ブロックＡ、Ｂに分割され、２個のパネルとして駆動さ
れる。シフトレジスタ7a（640ビット）、ラッチ8a（640
ビット）、電極駆動回路9aは各々表示ブロックＡの列電
極を駆動する回路、シフトレジスタ7b（640ビット）、
ラッチ8b（640ビット）、電極駆動回路9bは各々表示ブ
ロックＢの列電極を駆動する回路、シフトレジスタ11
（100ビット）および電極駆動回路12は行電極を駆動す
る回路である。なお、この液晶モジュール４は通常パネ
ルメーカにおいて製造、販売される。
以上の構成において、CPU1（第６図）は画像データを表
示用メモリ３内に書込み、そして、ディスプレイコント
ローラ２へ表示指令を出力する。ディスプレイコントロ
ーラ２は、この表示指令を受け、表示用メモリ３から画
像データを読出し、読出した画像データに基づいて表示
データLDa、LDb（シリアルデータ）を作成し、シフトク
ロックSCKと共に液晶モジュール４へ出力する。これに
より、表示データLDa,LDbが各々シフトレジスタ7aおよ
び7bに順次読込まれる。そして、表示データLDa、LDb
（各640ビット）が各々シフトレジスタ7a,7bに読込まれ
た時点で、ディスプレイコントローラ２がラッチクロッ
クLCおよびフレーム信号FLMを各々出力する。これらの
信号LCおよびFLMが出力されると、シフトレジスタ7a,7b
内のデータがラッチ8a,8bに読込まれ、またシフトレジ
スタ11の第１番目の記憶セル内に“1"信号が読込まれ、
これにより液晶パネル５の第０行（最上行）および第10
0行のドット表示が行われる。次にディスプレイコント
ローラ２は第１行および第101行の各ドットを表示させ
るためのデータLDa、LDbを各々シフトクロックSCKと共
に出力し、シフトレジスタ7a,7b内に全データ（640ビッ
ト）が読込まれた時点でラッチクロックLCを出力する。
これにより、シフトレジスタ7a,7b内のデータがラッチ8
a,8b内に読込まれ、また、シフトレジスタ11の第２番目
の記憶セル内に“1"信号が読込まれ、液晶パネル５の第
１行および第101行のドット表示が行われる。以下、上
記の過程が繰返えされてパネル表示が行われる。なお、
フレーム信号FLMは１フレーム走査につき１回（走査開
始時点）出力される。また、フレーム周波数は通常70HZ
である。
示用メモリ３内に書込み、そして、ディスプレイコント
ローラ２へ表示指令を出力する。ディスプレイコントロ
ーラ２は、この表示指令を受け、表示用メモリ３から画
像データを読出し、読出した画像データに基づいて表示
データLDa、LDb（シリアルデータ）を作成し、シフトク
ロックSCKと共に液晶モジュール４へ出力する。これに
より、表示データLDa,LDbが各々シフトレジスタ7aおよ
び7bに順次読込まれる。そして、表示データLDa、LDb
（各640ビット）が各々シフトレジスタ7a,7bに読込まれ
た時点で、ディスプレイコントローラ２がラッチクロッ
クLCおよびフレーム信号FLMを各々出力する。これらの
信号LCおよびFLMが出力されると、シフトレジスタ7a,7b
内のデータがラッチ8a,8bに読込まれ、またシフトレジ
スタ11の第１番目の記憶セル内に“1"信号が読込まれ、
これにより液晶パネル５の第０行（最上行）および第10
0行のドット表示が行われる。次にディスプレイコント
ローラ２は第１行および第101行の各ドットを表示させ
るためのデータLDa、LDbを各々シフトクロックSCKと共
に出力し、シフトレジスタ7a,7b内に全データ（640ビッ
ト）が読込まれた時点でラッチクロックLCを出力する。
これにより、シフトレジスタ7a,7b内のデータがラッチ8
a,8b内に読込まれ、また、シフトレジスタ11の第２番目
の記憶セル内に“1"信号が読込まれ、液晶パネル５の第
１行および第101行のドット表示が行われる。以下、上
記の過程が繰返えされてパネル表示が行われる。なお、
フレーム信号FLMは１フレーム走査につき１回（走査開
始時点）出力される。また、フレーム周波数は通常70HZ
である。
［発明が解決しようとする問題点］ ところで、従来、液晶パネルの階調表示は、（１）各ド
ットへ印加する電圧をドット毎に制御する（特開昭59−
149393号参照）、（２）各ドットへ印加する信号のパル
ス幅をドット毎に制御する、等の方法により行われてお
り、階調表示のための回路は液晶モジュール内に組込ま
れていた。しかしながら、上記の方法によれば階調表示
のための回路が極めて複雑になり、この結果、液晶モジ
ュールの価格が高くなる欠点があった。また、従来階調
表示を行なおうとする場合は、この高価な液晶モジュー
ルを購入しなければ階調表示を行うことができなかっ
た。なお、第７図に示す液晶モジュール４は階調表示を
行うことができないタイプのものである。
ットへ印加する電圧をドット毎に制御する（特開昭59−
149393号参照）、（２）各ドットへ印加する信号のパル
ス幅をドット毎に制御する、等の方法により行われてお
り、階調表示のための回路は液晶モジュール内に組込ま
れていた。しかしながら、上記の方法によれば階調表示
のための回路が極めて複雑になり、この結果、液晶モジ
ュールの価格が高くなる欠点があった。また、従来階調
表示を行なおうとする場合は、この高価な液晶モジュー
ルを購入しなければ階調表示を行うことができなかっ
た。なお、第７図に示す液晶モジュール４は階調表示を
行うことができないタイプのものである。
この発明は上記の事情に鑑みてなされたもので、その目
的は、高価な階調表示可能な液晶モジュールを用いるこ
となく、階調表示を行うことができないタイプの液晶モ
ジュールを用いて階調表示を行うことができ、しかも、
ちらつきの少ない表示を行うことができるディスプレイ
コントローラを提供することにある。
的は、高価な階調表示可能な液晶モジュールを用いるこ
となく、階調表示を行うことができないタイプの液晶モ
ジュールを用いて階調表示を行うことができ、しかも、
ちらつきの少ない表示を行うことができるディスプレイ
コントローラを提供することにある。
［問題を解決するための手段］ この発明によるディスプレイコントローラは、表示部を
形成する各ドットへ、前記各ドットの表示輝度を表す階
調データに基づいて、フレーム走査毎に表示データを供
給してドット表示を行うディスプレイコントローラにお
いて、フレーム走査を開始する毎に生成されるフレーム
信号を順次カウントし、複数回のフレーム走査からなる
１表示周期中のフレーム周期番号を出力するカウンタ
と、前記階調データおよび前記フレーム周期番号が各々
入力され、それらの組合せを論理演算することによっ
て、各前記フレーム周期番号毎に前記階調データに基づ
いて２値の信号からなる表示信号あるいは非表示信号の
いずれか一方を前記表示データとして出力するものであ
り、前記階調データに対応した回数で前記１表示周期中
に前記表示信号を前記表示データとして出力する表示デ
ータ発生手段とを具備し、前記表示データ発生手段は、
前記１表示周期中における前記表示信号の各々の発生す
るフレームを分散させて前記表示データとして出力する
ことを特徴としている。
形成する各ドットへ、前記各ドットの表示輝度を表す階
調データに基づいて、フレーム走査毎に表示データを供
給してドット表示を行うディスプレイコントローラにお
いて、フレーム走査を開始する毎に生成されるフレーム
信号を順次カウントし、複数回のフレーム走査からなる
１表示周期中のフレーム周期番号を出力するカウンタ
と、前記階調データおよび前記フレーム周期番号が各々
入力され、それらの組合せを論理演算することによっ
て、各前記フレーム周期番号毎に前記階調データに基づ
いて２値の信号からなる表示信号あるいは非表示信号の
いずれか一方を前記表示データとして出力するものであ
り、前記階調データに対応した回数で前記１表示周期中
に前記表示信号を前記表示データとして出力する表示デ
ータ発生手段とを具備し、前記表示データ発生手段は、
前記１表示周期中における前記表示信号の各々の発生す
るフレームを分散させて前記表示データとして出力する
ことを特徴としている。
［実施例］ 第１図はこの発明の一実施例によるディスプレイコント
ローラ15を適用した液晶表示装置の構成を示すブロック
図であり、この図において16はCPU、17はCPU16において
用いられるプログラムが記憶されたROMおよびデータ記
憶用のRAMからなるメモリ、18は表示用メモリ（RAM）、
４は第７図に示す液晶モジュールある。表示用メモリ18
は、CPU16から出力されるカラーコードが書込まれるメ
モリであり、この実施例においては、液晶モジュール４
内の液晶パネル５の各ドットの各々に対応して４ビット
のカラーコードが書込まれる。なお、この実施例による
ディスプレイコントローラ15は液晶パネルおよびCRT表
示装置の双方を駆動できるようになっており、液晶モジ
ュール４に代えてCRT表示装置を結合した場合は、表示
用メモリ18内のカラーコードに基づくカラー表示が行わ
れる。一方、第１図のように液晶モジュール４を結合し
た場合は、液相パネル５において、カラーコードの色に
対応する輝度（濃淡）で表示が行われる。なお、説明を
簡単にするため、第１図には液晶モジュール４を駆動す
る回路構成のみを示している。
ローラ15を適用した液晶表示装置の構成を示すブロック
図であり、この図において16はCPU、17はCPU16において
用いられるプログラムが記憶されたROMおよびデータ記
憶用のRAMからなるメモリ、18は表示用メモリ（RAM）、
４は第７図に示す液晶モジュールある。表示用メモリ18
は、CPU16から出力されるカラーコードが書込まれるメ
モリであり、この実施例においては、液晶モジュール４
内の液晶パネル５の各ドットの各々に対応して４ビット
のカラーコードが書込まれる。なお、この実施例による
ディスプレイコントローラ15は液晶パネルおよびCRT表
示装置の双方を駆動できるようになっており、液晶モジ
ュール４に代えてCRT表示装置を結合した場合は、表示
用メモリ18内のカラーコードに基づくカラー表示が行わ
れる。一方、第１図のように液晶モジュール４を結合し
た場合は、液相パネル５において、カラーコードの色に
対応する輝度（濃淡）で表示が行われる。なお、説明を
簡単にするため、第１図には液晶モジュール４を駆動す
る回路構成のみを示している。
次に、ディスプレイコントローラ15において、表示制御
回路20は表示用メモリ18内の各カラーコードを順次読出
し、読出したカラーコードをRGB（レッド．グリーン．
ブルー）データRD、GD、BD（各３ビット）に変換して出
力する回路である。すなわち、いま液晶パネル５の各ド
ットに第２図に示すように番号を振れば、表示制御回路
20は、まず表示ブロックＡの第０ドット〜第７ドットの
各カラーコードを読出し、順次、データRD、GD、BDに変
換して出力し、次いで表示ブロックＢの第０ドット〜第
７ドットの各カラーコードを読出し、順次、データRD、
GD、BDに変換して出力し、次いで表示ブロックＡの第８
ドット〜第15ドットの各カラーコードを順次データRD、
GD、BDに変換して出力し、以下この処理を繰り返す。な
お、第１表にカラーコードとデータRD、GD、BD、の対応
関係の一例を示す。
回路20は表示用メモリ18内の各カラーコードを順次読出
し、読出したカラーコードをRGB（レッド．グリーン．
ブルー）データRD、GD、BD（各３ビット）に変換して出
力する回路である。すなわち、いま液晶パネル５の各ド
ットに第２図に示すように番号を振れば、表示制御回路
20は、まず表示ブロックＡの第０ドット〜第７ドットの
各カラーコードを読出し、順次、データRD、GD、BDに変
換して出力し、次いで表示ブロックＢの第０ドット〜第
７ドットの各カラーコードを読出し、順次、データRD、
GD、BDに変換して出力し、次いで表示ブロックＡの第８
ドット〜第15ドットの各カラーコードを順次データRD、
GD、BDに変換して出力し、以下この処理を繰り返す。な
お、第１表にカラーコードとデータRD、GD、BD、の対応
関係の一例を示す。
階調演算回路21はデータRD、GD、BDを階調（輝度）デー
タYDに変換する回路であり、表示制御回路20から逐次供
給されるデータRD、GD、BDに次の演算を施すことにより
階調データYD（３ビット）を作成し、表示データ形成部
23へ順次出力する。
タYDに変換する回路であり、表示制御回路20から逐次供
給されるデータRD、GD、BDに次の演算を施すことにより
階調データYD（３ビット）を作成し、表示データ形成部
23へ順次出力する。
ここで、R0、R1、R2は各々データRDの第０、第１、第２
ビットであり、G0〜G2、B0〜B2についても同様である。
また、階調データYDとして出力されるのは、上記の演算
の解の第１〜第３ビットY1〜Y3であり、解の第２〜第４
ビットY2〜Y4を使用しないのは、最大値が６となってし
まい、３ビットで実現可能な８階調を実現できなくなる
ためである。第１〜第３ビットY1〜Y3を使用すれば、第
１表を書き換えて８階調を得ることができる。なお、こ
の演算式は、アナログRGB信号を輝度信号に変換する周
知の公式 Ｙ＝0.3R＋0.59G＋0.11B に基づいている。
ビットであり、G0〜G2、B0〜B2についても同様である。
また、階調データYDとして出力されるのは、上記の演算
の解の第１〜第３ビットY1〜Y3であり、解の第２〜第４
ビットY2〜Y4を使用しないのは、最大値が６となってし
まい、３ビットで実現可能な８階調を実現できなくなる
ためである。第１〜第３ビットY1〜Y3を使用すれば、第
１表を書き換えて８階調を得ることができる。なお、こ
の演算式は、アナログRGB信号を輝度信号に変換する周
知の公式 Ｙ＝0.3R＋0.59G＋0.11B に基づいている。
タイミング信号発生回路22は、第６図および第７図にお
いて説明した液晶駆動用のシフトクロックSCK、ラッチ
クロックLC、フレーム信号FLMを発生すると共に、表示
用メモリ18内のカラーコード読み出しに必要な各種のタ
イミング信号を発生する回路である。
いて説明した液晶駆動用のシフトクロックSCK、ラッチ
クロックLC、フレーム信号FLMを発生すると共に、表示
用メモリ18内のカラーコード読み出しに必要な各種のタ
イミング信号を発生する回路である。
表示データ形成部23はこの発明の要旨に係る部分であ
り、階調データYDに基づいて表示データDD（シリアルデ
ータ）を作成し、出力する回路である。この表示データ
DDを、分配回路24を介して液晶モジュール４へ供給する
と、液晶パネル５の各ドット階調データYDに対応する輝
度（濃淡）で表示される。以下、詳述する。
り、階調データYDに基づいて表示データDD（シリアルデ
ータ）を作成し、出力する回路である。この表示データ
DDを、分配回路24を介して液晶モジュール４へ供給する
と、液晶パネル５の各ドット階調データYDに対応する輝
度（濃淡）で表示される。以下、詳述する。
まず、この実施例における階調表示の基本的考え方は次
の通りである。すなわち、まず表示を８フレーム周期単
位（以下、表示周期という）で行う。そして、あるドッ
ト（以下、ドットＸという）の階調データYDが「７」
（黒）の場合は表示周期における８回のフレーム走査の
各々において表示を行い、また、ドットＸの階調データ
YDが「０」（白）の場合は、８回のフレーム周期のいず
れにおいても表示を行わず、また、ドットＸの階調デー
タYDが「１」〜「６」の場合は、８回のフレーム周期に
おいて、階調データYDに対応する回数だけ表示を行う。
例えば、階調データYDが「６」の場合は７回表示を行
い、「５」の場合は６回表示を行う。すなわち、この実
施例においては、１表示周期において何回表示を行わせ
るかに基づいて階調表示を行う。なお、「表示を行う」
とは、具体的にはそのドットに電圧をかけることを意味
し、言い換えれば、そのドットを表示させるためのデー
タとしてシフトレジスタ7aまたは7b（第７図）に“1"を
読込ませることを意味する。第３図は、１表示周期DPに
おける階調データYDと表示タイミングとの関係の一例を
示すタイミング図であり、例えば階調データYDが「７」
の場合は第０〜第７フレーム周期の各々において表示が
行われ、また例えば階調データYDが「４」の場合は、第
１、３、４、６、７フレーム周期において表示が行われ
る。
の通りである。すなわち、まず表示を８フレーム周期単
位（以下、表示周期という）で行う。そして、あるドッ
ト（以下、ドットＸという）の階調データYDが「７」
（黒）の場合は表示周期における８回のフレーム走査の
各々において表示を行い、また、ドットＸの階調データ
YDが「０」（白）の場合は、８回のフレーム周期のいず
れにおいても表示を行わず、また、ドットＸの階調デー
タYDが「１」〜「６」の場合は、８回のフレーム周期に
おいて、階調データYDに対応する回数だけ表示を行う。
例えば、階調データYDが「６」の場合は７回表示を行
い、「５」の場合は６回表示を行う。すなわち、この実
施例においては、１表示周期において何回表示を行わせ
るかに基づいて階調表示を行う。なお、「表示を行う」
とは、具体的にはそのドットに電圧をかけることを意味
し、言い換えれば、そのドットを表示させるためのデー
タとしてシフトレジスタ7aまたは7b（第７図）に“1"を
読込ませることを意味する。第３図は、１表示周期DPに
おける階調データYDと表示タイミングとの関係の一例を
示すタイミング図であり、例えば階調データYDが「７」
の場合は第０〜第７フレーム周期の各々において表示が
行われ、また例えば階調データYDが「４」の場合は、第
１、３、４、６、７フレーム周期において表示が行われ
る。
次に、表示データ形成部23の構成を説明する。この表示
データ形成部23は、第３図に示すタイミング図に基づい
て表示データDDを作成する回路であり、第４図に示すよ
うに、カウンタ26と表示データ発生回路27とから構成さ
れている。カウンタ26はフレーム信号FLMをアップカウ
ントする３ビットのカウンタである。ここで、フレーム
信号FLMは、前述したようにフレーム走査の開始時点で
１回出力される信号であり、したがって、このカウンタ
26の１周期は第３図に示す表示周期DPに等しく、またそ
のカウント出力は同図に示すフレーム周期番号を示して
いる。次に、表示データ発生回路27において、28はカウ
ンタ26のカウント出力をデコードするデコーダ、29は階
調データYDをデコードするデコーダ、30〜37はオアゲー
トである。これらのオアゲート30〜37は各々、○印の信
号のオアをとる回路である。例えば、オアゲート32はデ
コーダ29の２、３、５、６、７出力端の信号のオアをと
る回路であり、また、オアゲート35はデコーダ29の２、
５、６、７出力端の信号のオアをとる回路である。39〜
46はアンドゲート、48はオアゲートであり、このオアゲ
ートの出力端から表示データDDが出力される。
データ形成部23は、第３図に示すタイミング図に基づい
て表示データDDを作成する回路であり、第４図に示すよ
うに、カウンタ26と表示データ発生回路27とから構成さ
れている。カウンタ26はフレーム信号FLMをアップカウ
ントする３ビットのカウンタである。ここで、フレーム
信号FLMは、前述したようにフレーム走査の開始時点で
１回出力される信号であり、したがって、このカウンタ
26の１周期は第３図に示す表示周期DPに等しく、またそ
のカウント出力は同図に示すフレーム周期番号を示して
いる。次に、表示データ発生回路27において、28はカウ
ンタ26のカウント出力をデコードするデコーダ、29は階
調データYDをデコードするデコーダ、30〜37はオアゲー
トである。これらのオアゲート30〜37は各々、○印の信
号のオアをとる回路である。例えば、オアゲート32はデ
コーダ29の２、３、５、６、７出力端の信号のオアをと
る回路であり、また、オアゲート35はデコーダ29の２、
５、６、７出力端の信号のオアをとる回路である。39〜
46はアンドゲート、48はオアゲートであり、このオアゲ
ートの出力端から表示データDDが出力される。
以上の構成において、カウンタ26から「０」が出力され
ると、アンドゲート46が開状態となり、オアゲート37の
出力がアンドゲート46、オアゲート48を介して、表示デ
ータDDとして出力される。ここで、オアゲート37の出力
は、デコーダ29の７出力端が“1"の場合、すなわち階調
データYDが「７」の場合にのみ“1"となる。すなわち、
カウンタ26の出力が「０」の場合は、階調データYDが
「７」の場合のみデータDDが“1"となり、階調データYD
が「０〜６」の場合はデータDDが“0"となる（第３図参
照）。同様に、カウンタ26の出力が「１」の場合は、階
調データYDが「３〜７」の場合にデータDDが“1"とな
り、カウンタ26の出力が「２」の場合は階調データYDが
「２、５〜７」の時データDDが“1"となり、他の場合も
同様である。しかして、上述した表示データ形成部23に
よれば、階調データYDの値に応じて、第３図に示すタイ
ミングで“1"となる表示データDDを発生することができ
る。そして、この表示データDDに基づいて液晶パネル５
を駆動すれば、第３図の波形に対応する輝度でドット表
示を行うことができる。第５図は、第４図に示す表示デ
ータ発生回路27の他の構成例を示す回路図であり、この
図においてV0〜V2はカウンタ26の出力の第０ビット〜第
２ビット（MSB）、YD0〜YD2は階調データYDの第０ビッ
ト〜第２ビット（MSB）、50〜52はインバータ、53〜62
は○印の信号のアンドをとるアンドゲート、63はオアゲ
ートである。この回路によれば、第４図の回路より簡単
な構成で全く同じ機能を達成することができる。
ると、アンドゲート46が開状態となり、オアゲート37の
出力がアンドゲート46、オアゲート48を介して、表示デ
ータDDとして出力される。ここで、オアゲート37の出力
は、デコーダ29の７出力端が“1"の場合、すなわち階調
データYDが「７」の場合にのみ“1"となる。すなわち、
カウンタ26の出力が「０」の場合は、階調データYDが
「７」の場合のみデータDDが“1"となり、階調データYD
が「０〜６」の場合はデータDDが“0"となる（第３図参
照）。同様に、カウンタ26の出力が「１」の場合は、階
調データYDが「３〜７」の場合にデータDDが“1"とな
り、カウンタ26の出力が「２」の場合は階調データYDが
「２、５〜７」の時データDDが“1"となり、他の場合も
同様である。しかして、上述した表示データ形成部23に
よれば、階調データYDの値に応じて、第３図に示すタイ
ミングで“1"となる表示データDDを発生することができ
る。そして、この表示データDDに基づいて液晶パネル５
を駆動すれば、第３図の波形に対応する輝度でドット表
示を行うことができる。第５図は、第４図に示す表示デ
ータ発生回路27の他の構成例を示す回路図であり、この
図においてV0〜V2はカウンタ26の出力の第０ビット〜第
２ビット（MSB）、YD0〜YD2は階調データYDの第０ビッ
ト〜第２ビット（MSB）、50〜52はインバータ、53〜62
は○印の信号のアンドをとるアンドゲート、63はオアゲ
ートである。この回路によれば、第４図の回路より簡単
な構成で全く同じ機能を達成することができる。
次に、第１図における分配回路24は、表示データDDが16
ビット入力される毎にラッチし、ラッチしたデータの内
の表示ブロックＡ（第７図）表示用のデータ８ビットを
データLDaとして、表示ブロックＢ表示用のデータ８ビ
ットをデータLDbとして各々、シフトクロックSCKのタイ
ミングで順次出力する。出力されたデータLDa、LDbは各
々、第７図に示すシフトレジスタ7a、7bに読込まれ、液
晶パネル５に表示される。
ビット入力される毎にラッチし、ラッチしたデータの内
の表示ブロックＡ（第７図）表示用のデータ８ビットを
データLDaとして、表示ブロックＢ表示用のデータ８ビ
ットをデータLDbとして各々、シフトクロックSCKのタイ
ミングで順次出力する。出力されたデータLDa、LDbは各
々、第７図に示すシフトレジスタ7a、7bに読込まれ、液
晶パネル５に表示される。
なお、上記実施例においては、表示用メモリ18内にカラ
ーコードを記憶させたが、これに代えて予め階調データ
YDを記憶させておいてもよい。また、上記実施例はこの
発明を液晶表示装置に適用した場合であるが、この発明
はモノクロ表示によるCRT表示装置等に適用することも
可能である。
ーコードを記憶させたが、これに代えて予め階調データ
YDを記憶させておいてもよい。また、上記実施例はこの
発明を液晶表示装置に適用した場合であるが、この発明
はモノクロ表示によるCRT表示装置等に適用することも
可能である。
［発明の効果］ 以上説明したように、この発明によれば、表示データを
発生させるための構成を、論理演算の組み合わせによっ
て極めて簡単に得ることができる。さらに、例えば、第
７図に示すように、中間調の輝度表示を行う際（YD＝2,
4等）に、表示信号の各々の発生するフレームを分散さ
せるので、ちらつきの少ない表示を行なうことができ
る。
発生させるための構成を、論理演算の組み合わせによっ
て極めて簡単に得ることができる。さらに、例えば、第
７図に示すように、中間調の輝度表示を行う際（YD＝2,
4等）に、表示信号の各々の発生するフレームを分散さ
せるので、ちらつきの少ない表示を行なうことができ
る。
第１図はこの発明によるディスプレイコントローラを用
いた液晶表示装置の構成を示すブロック図、第２図は同
液晶表示装置における液晶パネル５の各ドットの番号を
示す図、第３図は階調データYDと表示タイミングとの関
係の一例を示すタイミング図、第４図は第１図における
表示データ形成部23の構成例を示す回路図、第５図は第
４図における表示データ発生回路27の他の構成例を示す
回路図、第６図は一般的な液晶表示装置の構成を示すブ
ロック図、第７図は第６図における液晶モジュール４の
構成を示すブロック図である。 15……ディスプレイコントローラ、26……カウンタ、27
……表示データ発生回路。
いた液晶表示装置の構成を示すブロック図、第２図は同
液晶表示装置における液晶パネル５の各ドットの番号を
示す図、第３図は階調データYDと表示タイミングとの関
係の一例を示すタイミング図、第４図は第１図における
表示データ形成部23の構成例を示す回路図、第５図は第
４図における表示データ発生回路27の他の構成例を示す
回路図、第６図は一般的な液晶表示装置の構成を示すブ
ロック図、第７図は第６図における液晶モジュール４の
構成を示すブロック図である。 15……ディスプレイコントローラ、26……カウンタ、27
……表示データ発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 誠 静岡県浜松市中沢町10番１号 日本楽器製 造株式会社内 (56)参考文献 特開 昭55−127595（ＪＰ，Ａ) 特開 昭58−54385（ＪＰ，Ａ) 特開 昭59−15383（ＪＰ，Ａ) 特開 昭57−188086（ＪＰ，Ａ) 特開 昭57−188087（ＪＰ，Ａ) 特開 昭58−154884（ＪＰ，Ａ) 実開 昭49−144135（ＪＰ，Ｕ) 特公 昭51−32051（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】表示部を形成する各ドットへ、前記各ドッ
トの表示輝度を表す階調データに基づいて、フレーム走
査毎に表示データを供給してドット表示を行うディスプ
レイコントローラにおいて、 前記フレーム走査を開始する毎に生成されるフレーム信
号を順次カウントし、複数回のフレーム走査からなる１
表示周期中のフレーム周期番号を出力するカウンタと、 前記階調データおよび前記フレーム周期番号が各々入力
され、それらの組合せを論理演算することによって、各
前記フレーム周期番号毎に前記階調データに基づいて２
値の信号からなる表示信号あるいは非表示信号のいずれ
か一方を前記表示データとして出力するものであり、前
記階調データに対応した回数で前記１表示周期中に前記
表示信号を前記表示データとして出力する表示データ発
生手段とを具備し、 前記表示データ発生手段は、前記１表示周期中における
前記表示信号の各々の発生するフレームを分散させて前
記表示データとして出力することを特徴とするディスプ
レイコントローラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045951A JPH0799466B2 (ja) | 1985-03-08 | 1985-03-08 | ディスプレイコントローラ |
| DE8686101118T DE3686428T2 (de) | 1985-03-08 | 1986-01-28 | Anzeigesteuersystem. |
| EP86101118A EP0193728B1 (en) | 1985-03-08 | 1986-01-28 | Display control system |
| US06/824,952 US4779083A (en) | 1985-03-08 | 1986-01-31 | Display control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045951A JPH0799466B2 (ja) | 1985-03-08 | 1985-03-08 | ディスプレイコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61205982A JPS61205982A (ja) | 1986-09-12 |
| JPH0799466B2 true JPH0799466B2 (ja) | 1995-10-25 |
Family
ID=12733581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045951A Expired - Lifetime JPH0799466B2 (ja) | 1985-03-08 | 1985-03-08 | ディスプレイコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799466B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428692A (en) * | 1987-07-24 | 1989-01-31 | Nippon Denki Home Electronics | Contrast display circuit for monochromatic display device |
| JPS6455589A (en) * | 1987-08-26 | 1989-03-02 | Seiko Instr & Electronics | Gray scale display device |
| JP2674145B2 (ja) * | 1987-10-26 | 1997-11-12 | 日本電気株式会社 | 表示制御装置 |
| JP3030707B2 (ja) * | 1988-03-07 | 2000-04-10 | セイコーエプソン株式会社 | 表示制御装置 |
| JPH01280795A (ja) * | 1988-05-07 | 1989-11-10 | Seiko Instr Inc | 薄型表示装置 |
| JP2501462B2 (ja) * | 1988-05-09 | 1996-05-29 | シャープ株式会社 | 液晶階調表示を行なう装置 |
| JP2534334B2 (ja) * | 1988-11-18 | 1996-09-11 | シャープ株式会社 | 表示装置 |
| JPH03231288A (ja) * | 1990-01-30 | 1991-10-15 | Proxima Corp | 液晶表示パネル装置及びその使用法 |
| US6040812A (en) * | 1996-06-19 | 2000-03-21 | Xerox Corporation | Active matrix display with integrated drive circuitry |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127595A (en) * | 1979-03-26 | 1980-10-02 | Mitsubishi Electric Corp | Image display system |
| JPS5854385A (ja) * | 1981-09-28 | 1983-03-31 | 富士通株式会社 | デジタル制御式カラ−画像表示装置 |
-
1985
- 1985-03-08 JP JP60045951A patent/JPH0799466B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61205982A (ja) | 1986-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |