JPH0799493B2 - デイジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、正規化の処理を行なう際に用いられるデータ
の有効ビットの最上位を検索する装置に関するものであ
り、処理を入力されたデータによらず、一定の時間に行
なうものである。

従来の技術 計算機などでは、計算の途中で比較的下位のビットに有
効なデータが位置するに至ったとき、符号の延長のビッ
トを削って、有効ビットを上位に上げる正規化の処理を
行なうことが多い。特に、固定小数点体系から、広いレ
ンジの値を扱うことの出来る浮動小数点体系への変換
は、正規化の処理そのものである。この時、データの有
効ビットの最上位を検索するプライオリティエンコーダ
の働き（以後、これを最上位有効ビット検索と称する）
をする装置が必要である。従来の最上位有効ビット検索
の処理をするディジタル信号処理装置としては、最上位
ビットよりデータを順次しらべていくものが特開昭60−
537号公報に示されている。第４図に同公報で従来例と
して上げられているディジタル信号処理装置を示す。こ
の公報の発明も同公報に従来例として上げられているも
のも入力データを最上位ビットより１ビットずつ調べて
いくといった概念は同じなので、ここでは説明のしやす
い第４図の例で説明する。12は入力レジスタ10に格納さ
れているデータを１ビットずつ左にシフトアップするシ
フト回路であり、EXCLUSIVE ORゲート14は前記入力レジ
スタの値の最上位ビットとそのすぐ下位の値が一致して
いるかを調べるゲートである。レジスタ20は、前記ゲー
トの出力が“0"となる回数が格納される構成になってい
る。この様に構成されたディジタル信号処理装置の動作
を第５図に示す。まず、30で出力レジスタ20をクリアし
ておき、入力データをレジスタ10に代入する。入力デー
タは、シフト回路12で符号ビットを１ビットずつ削って
いく。EXCLUSIVE ORゲート14では、データの最上位ビッ
ト（符号）とは違った値を持つビットを摘出し（第５図
31）、インクリメント回路22によりこのビット数を１ビ
ットずつ数える（第５図32）。第４図，第５図における
出力値Ａが仮数部、ｍが指数部となる。

発明が解決しようとする問題点 しかしながら、前記のような構成では、入力データの値
によって処理時間が違ってくる。符号ビトのすぐ下が有
効ビットの場合は１サイクルの時間で処理が出来るが、
最下位にしか有効なビットがないｎビットのデータの場
合は処理に（ｎ−２）サイクルの時間がかかる。

本発明はかかる点に鑑み、最上位有効ビット検索の処理
をデータによらずlog₂nサイクルで行なうディジタル信
号処理装置を提供することを目的とする。

問題点を解決するための手段 最下位ビットのみが、“1"で、その他のビットが“0"で
ある定数を発生する“1"発生部と、前記“1"発生部に接
続するバレルシフタと、入力レジスタと、前記バレルシ
フタと前記入力レジスタの出力を入力とし、その計算結
果のボローを出力する減算部と、前記減算部のボローを
入力としバレルシフタのシフト数を制御するシフト数制
御部とを備えたディジタル信号処理装置である。

作用 本発明は前記した構成により、ｎビットの入力データに
対し、まず、バレルシフタのシフト数をn/2に設定する
ことにより、減算器にてn/2ビット目だけに“1"がセッ
トされたデータと入力データを比較し、もし入力データ
のほうが大きければ次のシフト数を3n/4にし、小さけれ
ばシフト数をn/4にして、今度はそのビットにのみ“1"
がセットされたデータと入力データを比較する。バレル
シフタのシフト数は、減算器のボローを用いて木検索的
に変化させる。このシフト数に従ってシフトした値つま
りシフト数制御部により示されるビットのみが“1"であ
るデータと、入力データとを比較していくことにより、
最上位有効ビット検索の処理を実現する。

実施例 第１図は本発明の一実施例に於けるディジタル信号処理
装置の構成図を示すものである。１は最下位のみが“1"
でその他のビットが“0"である定数を発生する“1"発生
部、２は左に指定ビット一度にシフトするバレルシフ
タ、３は入力データＸを格納する入力レジスタ、４は入
力レジスタの値からバレルシフタの出力データを減算し
てボローを出力する減算器、５は前記ボローにより前記
バレルシフタのシフト数を木検索的に変化させるシフト
数制御部である。

以上のように構成された本実施例のディジタル信号処理
装置について、以下その動作を簡単のために入力が、
“00010100"の時を例にあげて説明する。この時入力が
８ビットのデータ幅なので、シフト数制御部は第２図の
木構造に沿って変化する。シフト数制御部は前記減算器
４のボローが“1"のときは、木構造に沿って左に降り、
“0"のときは右に降りたところの値を出力する。第３図
に各サイクルでのデータの流れを示す。１サイクル目、
“1"発生部の値はシフト数制御部の出力する第２図にお
ける木構造のトップの値４ビット左にシフトされ、“00
010000"が減算器４に入力される。減算器４は入力レジ
スタのデータ“00010100"からこのデータを減算し、そ
の結果、ボロー“0"を出力する。２サイクル目、シフト
数制御部ではこのボローをうけ、第２図の木構造を右に
降り、“6"をその出力とする。“1"発生部からの定数は
６ビットシフトされ、“01000000"が減算器に入力され
る。減算の結果ボローは“1"で、シフト数制御部の出力
は“5"となる。３サイクル目、“1"発生部の出力定数は
５ビットシフトされる。その値“00100000"と入力デー
タは比較されボローが“0"、よって二進木の最終結果
“4"を得る。この“4"は入力データの最上位から調べて
一番初めに“1"のセットされているビットの位置（下位
から0,1,2…と数えたときのビット位）を示している。
尚、シフト数制御部のデータを符号なしの３ビットとす
ると、このシフト数制御部の出力データ“100"をインバ
ートして出力すると（“011"）、入力の上位から“0"の
セットされているビット数“3"を求めることが出来る。

発明の効果 以上説明したように、本発明によれば処理時間がデータ
によらず一定であり、ｎビットの入力データなら、log₂
nの処理時間で最上位有効ビット検索の処理を行なうこ
とが出来る。よって入力データ幅ｎが大きくなると平均
的にいっても処理速度が速くなり、その実用効果は大き
い。

【図面の簡単な説明】

第１図は本発明に於ける一実施例のディジタル信号処理
装置の構成図、第２図は本実施例のシフト数制御部の動
作説明図、第３図は本実施例の動作説明図、第４図は従
来のディジタル信号処理装置の構成図、第５図は従来の
ディジタル信号処理装置の動作説明図である。 １……“1"発生部、２……バレルシフタ、３……入力レ
ジスタ、４……減算器、５……シフト数制御部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ｎを正整数とするとき、最下位のビットの
   みが‘1'で、その他のビットが‘0'であるｎビットの定
   数を格納する第１のレジスタと、前記第１のレジスタに
   接続し、前記定数をシフトするバレルシフタと、ｎビッ
   トの入力データを格納する第２のレジスタと、前記第２
   のレジスタと前記バレルシフタの出力を入力とする減算
   器と、前記減算器のボロー信号により前記バレルシフタ
   のシフト数を制御するシフト数制御部を備え、前記シフ
   ト数制御部は、前記バレルシフタの左シフト数として、
   初期値にn/2を設定し、１回目の前記ボロー信号の結
   果、前記第２のレジスタに格納している入力データのほ
   うが大きいまたは等しい場合には、２回目のシフト数と
   して初期値にn/4を加算した3n/4を設定し、そうでない
   場合には２回目のシフト数として初期値からn/4を減算
   したn/4を設定し、以降同様に、Ｌ回目の前記ボロー信
   号の結果、前記第２のレジスタに格納している値のほう
   が大きいまたは等しい場合には（Ｌ＋１）回目のシフト
   数として、Ｌ回目のシフト数に、ｎを２の（Ｌ＋１）乗
   で除した値を加算し、そうでない場合には（Ｌ＋１）回
   目のシフト数として、Ｌ回目のシフト数から、ｎを２の
   （Ｌ＋１）乗で除した値を減算した値を設定し、log₂n
   回の操作の後に前記シフト制御部に格納されているシフ
   ト数を、前記第２のレジスタに格納されている入力デー
   タの最上位ビットの位置として出力する、前記第２のレ
   ジスタに格納された入力データの最上位の有効ビットを
   木検索法で検索するディジタル信号処理装置。