JPH0799740B2 - 異方性エッチ工程による直接モート絶縁を行う集積回路装置製造方法 - Google Patents
異方性エッチ工程による直接モート絶縁を行う集積回路装置製造方法Info
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- JPH0799740B2 JPH0799740B2 JP58033688A JP3368883A JPH0799740B2 JP H0799740 B2 JPH0799740 B2 JP H0799740B2 JP 58033688 A JP58033688 A JP 58033688A JP 3368883 A JP3368883 A JP 3368883A JP H0799740 B2 JPH0799740 B2 JP H0799740B2
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
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- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 発明の背景 本発明は、高密度LISI装置構造を製造する方法に関す
る。
る。
より小さな装置の解像度を求める絶えまない傾向は、現
在使用される絶縁分離技術が好都合な規模まで小型化さ
れていない為、集積回路全体の密度に関し領域使用の経
済性を大幅に向上させる障害となつている。LOCOS絶縁
法では各モートの周囲を囲つて鳥の口ばし状の領域が形
成される。この鳥の口ばし状領域の広さは、フイールド
酸化物層の厚みにのみ左右される。与えられた動作電圧
に対し、フイールド酸化物層の下に寄生チヤンネルが形
成されるのを防ぐ為に充分なフイールド部閾値を持つあ
る所定の最低の高さを維持する厚みの酸化層を設けなく
てはならない。故に与えられた動作の電圧に関連してLO
COS工程の小規模化は自づから限られてしまう。故に本
当の超大規模集積を実現する為にはまつたく新しい従来
と異る絶縁方法の開発が不可欠である。
在使用される絶縁分離技術が好都合な規模まで小型化さ
れていない為、集積回路全体の密度に関し領域使用の経
済性を大幅に向上させる障害となつている。LOCOS絶縁
法では各モートの周囲を囲つて鳥の口ばし状の領域が形
成される。この鳥の口ばし状領域の広さは、フイールド
酸化物層の厚みにのみ左右される。与えられた動作電圧
に対し、フイールド酸化物層の下に寄生チヤンネルが形
成されるのを防ぐ為に充分なフイールド部閾値を持つあ
る所定の最低の高さを維持する厚みの酸化層を設けなく
てはならない。故に与えられた動作の電圧に関連してLO
COS工程の小規模化は自づから限られてしまう。故に本
当の超大規模集積を実現する為にはまつたく新しい従来
と異る絶縁方法の開発が不可欠である。
新しい絶縁技術としての可能性を持つものの1つに直接
モート絶縁法がある。直接モート絶縁の長所及び要求
は、本発明と同時に出願され本発明と同じ譲渡人に譲渡
された米国出願第353,992号に広範囲にわたつて説明さ
れている。これは参照としてここに示す。更に、論文番
号第29.1号、1980年IEDMで示されたパリロその他の論文
の図面では直接モート絶縁法のいくつかの変形を使用し
たものが示されている。
モート絶縁法がある。直接モート絶縁の長所及び要求
は、本発明と同時に出願され本発明と同じ譲渡人に譲渡
された米国出願第353,992号に広範囲にわたつて説明さ
れている。これは参照としてここに示す。更に、論文番
号第29.1号、1980年IEDMで示されたパリロその他の論文
の図面では直接モート絶縁法のいくつかの変形を使用し
たものが示されている。
直接モート絶縁では、一回の注入を全体に行うことで2
つの機能を果たすことができる。厚い酸化物領域では、
注入は、チヤンネルストツプ注入として働き、これに対
し能動装置領域ではパンチスルー現象を防ぐ為の深いチ
ヤンネル注入として働く。追加のチヤンネル注入を行つ
て能動装置の閾値電圧(VT)が調整される。チヤンネル
ストツプと比較しチヤンネルのドーピングをより高いレ
ベルで行うのは、1ミクロン技術において適切な方法で
あり、その理由は次のとおりである。チヤンネルストツ
プ(NA、厚い)のドープ材の濃度(簡略化の為均一であ
ると仮定する。)及び能動装置領域(NA、薄い)のドー
プ材の濃度は、フイールド酸化物層の厚み(d厚い)と
ゲート酸化物層の厚み(d薄い)に対し以下の式のよう
な関係で示すことができる。(薄い方のVT=0.5、厚い
方のVT>10V、境界面の電荷の密度Nf=5×1010cm-2及
びシヨートチヤンネルの影響はないものと仮定する。) d薄い=250オングストロームでd厚い=5500オングス
トロームの場合、このことは以下のことを意味する。
つの機能を果たすことができる。厚い酸化物領域では、
注入は、チヤンネルストツプ注入として働き、これに対
し能動装置領域ではパンチスルー現象を防ぐ為の深いチ
ヤンネル注入として働く。追加のチヤンネル注入を行つ
て能動装置の閾値電圧(VT)が調整される。チヤンネル
ストツプと比較しチヤンネルのドーピングをより高いレ
ベルで行うのは、1ミクロン技術において適切な方法で
あり、その理由は次のとおりである。チヤンネルストツ
プ(NA、厚い)のドープ材の濃度(簡略化の為均一であ
ると仮定する。)及び能動装置領域(NA、薄い)のドー
プ材の濃度は、フイールド酸化物層の厚み(d厚い)と
ゲート酸化物層の厚み(d薄い)に対し以下の式のよう
な関係で示すことができる。(薄い方のVT=0.5、厚い
方のVT>10V、境界面の電荷の密度Nf=5×1010cm-2及
びシヨートチヤンネルの影響はないものと仮定する。) d薄い=250オングストロームでd厚い=5500オングス
トロームの場合、このことは以下のことを意味する。
故に、Na厚い>Na薄いという条件(これを要件を満たす
為にはLOCOSの発明が実際には必要とされる)が要求さ
れる先のNチヤンネルを形成する方法となり、小規模化
技術はあまり制限されない。故にチヤンネルの幅の端の
部分でチヤンネルストツプとパンチスルーの組合せ注入
を連続して行うことによつて、横方向におけるドープ分
布のむらを減らすことができ、その結果チヤンネルの幅
が電気的に侵食され狭くなる恐れも低減する。故に直接
モート絶縁法では、エツチング工程を用いるのでLOCOS
の場合のように能動領域はフイールド酸化物層によつて
侵食されることがない。故にLOCOS工程を使う場合より
能動装置間をさらにせばめて集積することが可能な為、
直接モート絶縁は、シリコン領域をより有効に利用する
ことができる。
為にはLOCOSの発明が実際には必要とされる)が要求さ
れる先のNチヤンネルを形成する方法となり、小規模化
技術はあまり制限されない。故にチヤンネルの幅の端の
部分でチヤンネルストツプとパンチスルーの組合せ注入
を連続して行うことによつて、横方向におけるドープ分
布のむらを減らすことができ、その結果チヤンネルの幅
が電気的に侵食され狭くなる恐れも低減する。故に直接
モート絶縁法では、エツチング工程を用いるのでLOCOS
の場合のように能動領域はフイールド酸化物層によつて
侵食されることがない。故にLOCOS工程を使う場合より
能動装置間をさらにせばめて集積することが可能な為、
直接モート絶縁は、シリコン領域をより有効に利用する
ことができる。
新しい絶縁方法に関するこの他の提案には例えば127、
ジヤーナル オブ、 エレクトロケミカル ソサエテ
イ、2468(1980)に提載されたように、側面に窒化物を
使つた完全にまわりを囲つて完全にくぼみを作つた酸化
物層を用いる方法(F3R法)、及び1981年デバイス リ
サーチ カンフアレンスで黒沢その他によつて発表され
たリフトオフ法を用いて酸化物層にくぼみを作る方法が
ある。
ジヤーナル オブ、 エレクトロケミカル ソサエテ
イ、2468(1980)に提載されたように、側面に窒化物を
使つた完全にまわりを囲つて完全にくぼみを作つた酸化
物層を用いる方法(F3R法)、及び1981年デバイス リ
サーチ カンフアレンスで黒沢その他によつて発表され
たリフトオフ法を用いて酸化物層にくぼみを作る方法が
ある。
直接モート絶縁以外の方法の大部分の方法は、複雑な工
程を含むので価格面での有効性に関しては極めて問題が
ある。たぶんF3R法以外の大部分のこのような方法によ
つてもまだ1/2ミクロン以下にモートの浸入をおさえる
ことは非常に困難なままである。
程を含むので価格面での有効性に関しては極めて問題が
ある。たぶんF3R法以外の大部分のこのような方法によ
つてもまだ1/2ミクロン以下にモートの浸入をおさえる
ことは非常に困難なままである。
しかしながら、直接モート絶縁法では、モートの側壁面
のステツプカバレツジに問題がある。元来、モートの浸
入が起こると酸化物層がロート状の断面形状を呈するよ
うになる為、このことは、LOCOS工程では問題とならな
い。継続中の米国特許出願番号第353,992号に開示され
る直接モート絶縁工程は、酸化物層の側面の傾斜を制御
することもできる直接モート絶縁法を提供している。側
面が最大の傾斜を持つ必要のある工程では、処理工程に
新たな拘束が要求される(故に歩留まりが悪くなる)だ
けでなく、可能となりうる小型化絶縁の利点を充分に享
受することができなくなつてしまう。
のステツプカバレツジに問題がある。元来、モートの浸
入が起こると酸化物層がロート状の断面形状を呈するよ
うになる為、このことは、LOCOS工程では問題とならな
い。継続中の米国特許出願番号第353,992号に開示され
る直接モート絶縁工程は、酸化物層の側面の傾斜を制御
することもできる直接モート絶縁法を提供している。側
面が最大の傾斜を持つ必要のある工程では、処理工程に
新たな拘束が要求される(故に歩留まりが悪くなる)だ
けでなく、可能となりうる小型化絶縁の利点を充分に享
受することができなくなつてしまう。
故に本発明の第1の目的は側面の傾斜に関し拘束を持た
ない直接モート絶縁法を使つてVLSI装置を製造する方法
を提供することである。
ない直接モート絶縁法を使つてVLSI装置を製造する方法
を提供することである。
本発明の第2の目的は、ほぼ垂直な酸化物層の側面を持
つ直接モート絶縁を使つてVLSI装置を製造する方法を提
供することである。
つ直接モート絶縁を使つてVLSI装置を製造する方法を提
供することである。
本発明の第3の目的は、工程の複雑性を最小にした直接
モート絶縁を用いてVLSI装置を製造する方法を提供する
ことである。
モート絶縁を用いてVLSI装置を製造する方法を提供する
ことである。
発明の概要 本発明では、2つの異なるエツチ工程を組合せて酸化物
層の側面の傾斜を厳密に制御する必要のない直接モート
絶縁技術を提供する方法が開示される。これは、モート
の穴(開口)をあける時に重合体を作らない(polymer
−free)異方性酸化物エツチとポリシリコンのゲートを
規定する非常に選択的なエツチとを使つて行われる。垂
直な側面を作りだし為に必要なオーバーエツチ工程が実
現されるのでポリシリコンの糸状の残留物はとり除かれ
る。
層の側面の傾斜を厳密に制御する必要のない直接モート
絶縁技術を提供する方法が開示される。これは、モート
の穴(開口)をあける時に重合体を作らない(polymer
−free)異方性酸化物エツチとポリシリコンのゲートを
規定する非常に選択的なエツチとを使つて行われる。垂
直な側面を作りだし為に必要なオーバーエツチ工程が実
現されるのでポリシリコンの糸状の残留物はとり除かれ
る。
本発明に従うと、シリコン基板を用意し、上記基板上に
均一な酸化物層を形成し、上記酸化物層内に開口をあけ
上記基板に選択されたモート領域を露出し、上記それぞ
れのモート領域内に薄いゲート酸化物層を形成し、上記
露出された表面にポリシリコンをデポジツトし、上記ポ
リシリコンをパターン形成し、上記モート内の選択され
たゲート領域を規定し、上記ゲートパターン形成工程で
露出された上記ポリシリコンをエツチし、上記それぞれ
のモート領域内に複数のそれぞれのソース及びドレイン
を形成し、上記ソース、ドレイン及びゲートのそれぞれ
1つに対する複数のそれぞれの電極を形成する工程から
成る集積回路装置が提供される。上記酸化物層のエツチ
は異方性でシリコン上で選択性を持ち上記モート領域内
に相当量の重合体をデポジツトするようなことがない。
また上記ポリシリコンのエツチは異方性であつて酸化物
層上で1:15より大きな選択性を有している。このような
工程によつてMOS集積回路構造が形成される。
均一な酸化物層を形成し、上記酸化物層内に開口をあけ
上記基板に選択されたモート領域を露出し、上記それぞ
れのモート領域内に薄いゲート酸化物層を形成し、上記
露出された表面にポリシリコンをデポジツトし、上記ポ
リシリコンをパターン形成し、上記モート内の選択され
たゲート領域を規定し、上記ゲートパターン形成工程で
露出された上記ポリシリコンをエツチし、上記それぞれ
のモート領域内に複数のそれぞれのソース及びドレイン
を形成し、上記ソース、ドレイン及びゲートのそれぞれ
1つに対する複数のそれぞれの電極を形成する工程から
成る集積回路装置が提供される。上記酸化物層のエツチ
は異方性でシリコン上で選択性を持ち上記モート領域内
に相当量の重合体をデポジツトするようなことがない。
また上記ポリシリコンのエツチは異方性であつて酸化物
層上で1:15より大きな選択性を有している。このような
工程によつてMOS集積回路構造が形成される。
発明の詳細な説明 本発明によるVLSI装置構造を製造する為、第1図に示す
通り、ます半導体基板1の表面にこれと同一導電型のイ
オン注入でチヤンネルストツプ及びMOSFETの閾値調整の
注入領域を形成し、基板1の表面全体をおおつて、例え
ば500−800nmの厚さの酸化物層2が均一に成長させられ
る。モート区域が次にパターン形成され、異方性酸化エ
ツチを使つてモート3が開けられる。この好ましい実施
例では、小量のCHF3を混合したC2F6エツチ材を用いて単
一スライス反応器においてモートを形成する。C2F6は流
量約240sccm(標準状態でのcm3/分)で与えられ、CHF3
は流量約100sccmで与えられる。約1000ワツトの電力で
全圧を約10Torrまでかけると流量1900sccmのヘリウム緩
衝材も使用できる。しかしながら、この他の多種多様な
エツチ材も使用できる。本発明のこの工程に使用する為
に必要とされるエツチ材の重要な特徴は、 1. とり除かれたモート区域に重合体をデポジツトする
ことのないエツチであること。
通り、ます半導体基板1の表面にこれと同一導電型のイ
オン注入でチヤンネルストツプ及びMOSFETの閾値調整の
注入領域を形成し、基板1の表面全体をおおつて、例え
ば500−800nmの厚さの酸化物層2が均一に成長させられ
る。モート区域が次にパターン形成され、異方性酸化エ
ツチを使つてモート3が開けられる。この好ましい実施
例では、小量のCHF3を混合したC2F6エツチ材を用いて単
一スライス反応器においてモートを形成する。C2F6は流
量約240sccm(標準状態でのcm3/分)で与えられ、CHF3
は流量約100sccmで与えられる。約1000ワツトの電力で
全圧を約10Torrまでかけると流量1900sccmのヘリウム緩
衝材も使用できる。しかしながら、この他の多種多様な
エツチ材も使用できる。本発明のこの工程に使用する為
に必要とされるエツチ材の重要な特徴は、 1. とり除かれたモート区域に重合体をデポジツトする
ことのないエツチであること。
2. エツチがシリコン上できちんと止まるようにシリコ
ンの上の酸化層に対し高い選択性を持つエツチであるこ
と。
ンの上の酸化層に対し高い選択性を持つエツチであるこ
と。
3. エツチが高い異方性を持つこと。
の以上3点である。例えば、T8110リアクタ酸化物エツ
チ(RIE)を選択的に使用することもできる。
チ(RIE)を選択的に使用することもできる。
重合体が存在しないモートを作るという要件は、厳密に
要求される。通常、酸化物エツチングには、シリコン上
で選択性を持つ制御された重合体形成工程が利用され
る。即ちエツチの為に使用されるガスは重合体を作る種
を有しているが酸化物エツチの間に発生する酸素によつ
て重合体の形成は抑制される。エツチ材ガスの混合体
は、自由な酸素が存在しないシリコンまで達すると、重
合はもはや抑制されることがなくなるのでシリコンのエ
ツチ工程が不活性な重合体シース(sheath)によつて抑
制されることはなくなる。故に従来の全ての選択的酸化
エツチ工程は、元来、露出するシリコン表面上に重合体
をデポジツトする傾向がある。これらの重合体はフツ素
樹脂であつて故に化学的に不活性であるので、これをと
り除くのは困難である。重合体のかたまりが良好なゲー
ト誘電体の形成の障害となる。
要求される。通常、酸化物エツチングには、シリコン上
で選択性を持つ制御された重合体形成工程が利用され
る。即ちエツチの為に使用されるガスは重合体を作る種
を有しているが酸化物エツチの間に発生する酸素によつ
て重合体の形成は抑制される。エツチ材ガスの混合体
は、自由な酸素が存在しないシリコンまで達すると、重
合はもはや抑制されることがなくなるのでシリコンのエ
ツチ工程が不活性な重合体シース(sheath)によつて抑
制されることはなくなる。故に従来の全ての選択的酸化
エツチ工程は、元来、露出するシリコン表面上に重合体
をデポジツトする傾向がある。これらの重合体はフツ素
樹脂であつて故に化学的に不活性であるので、これをと
り除くのは困難である。重合体のかたまりが良好なゲー
ト誘電体の形成の障害となる。
第2図は、酸化エツチ工程を適用した後ででき上つたき
れいにモートが形成された構成を示す。次に第3図に示
すように、薄いゲート酸化層4が成長(又はデポジツ
ト)され、その上に一致してポリシリコン層5がデポジ
ツトされ、窒化シリコンのようなハードマスクまたはレ
ジスト6を用いてポリシリコン5のゲートがパターン形
成される。それからパターン形成されたポリシリコン層
5のエツチ工程が開始され、第4図で示す構成となる。
れいにモートが形成された構成を示す。次に第3図に示
すように、薄いゲート酸化層4が成長(又はデポジツ
ト)され、その上に一致してポリシリコン層5がデポジ
ツトされ、窒化シリコンのようなハードマスクまたはレ
ジスト6を用いてポリシリコン5のゲートがパターン形
成される。それからパターン形成されたポリシリコン層
5のエツチ工程が開始され、第4図で示す構成となる。
第5図は、モート区域がほとんどきれいに処理された時
の残りのポリシリコンの構成を示している。モートの側
面の近隣には相当な量のポリシリコンの糸状残留物7が
残ることを注意しなくてはならない。側面が垂直に直立
する箇所に存在するこれらの残留物をとり除く為には実
質的なオーバーエツチ工程が必要とされる。このオーバ
ーエツチ工程を行う為にゲート酸化物とポリシリコンと
に対し高い選択性を持つオーバーエツチ工程であるにも
かかわらず異方性でもあるポリエツチ工程が使用され
る。
の残りのポリシリコンの構成を示している。モートの側
面の近隣には相当な量のポリシリコンの糸状残留物7が
残ることを注意しなくてはならない。側面が垂直に直立
する箇所に存在するこれらの残留物をとり除く為には実
質的なオーバーエツチ工程が必要とされる。このオーバ
ーエツチ工程を行う為にゲート酸化物とポリシリコンと
に対し高い選択性を持つオーバーエツチ工程であるにも
かかわらず異方性でもあるポリエツチ工程が使用され
る。
例えば750nmのフイールド酸化物層の中に90゜の垂直な
モート側面を作つてモートを作る場合全体的に500nmの
ポリシリコン層がデポジツトされ、その結果側面付近に
できるポリシリコンの厚みは最大で1から1.25ミクロン
となる。ゲートパターンの線の幅を維持しなくてはなら
ない場合、異方性のオーバーエツチングだけを使つてこ
の深さまでとり除かなくてはならない。故に150%とい
う最悪の場合では、除去工程の後のオーバーエツチング
が必要とされる。ゲート酸化物の厚みに応じて、ゲート
酸化層を食刻しシリコン基板にまで入りこむことなくこ
の実質的なオーバーエツチングを実行可能にする為に必
要な、ゲート酸化層とポリシリコン(又は多結晶体)に
対する選択性が計算される。フイルムの厚みとエツチの
進行が均一であると仮定すると、ゲート酸化層がエツチ
されてしまう直前にモートの側面付近に存在するポリシ
リコンの糸状の残留物をとり除いてしまう為に要求され
る選択性は、酸化物の階段の高さをゲート酸化物層の厚
さで割つた値に等しい。故に50nmのゲート酸化物層で75
0nmのフイールド酸化層に対しては、要求される最小の
選択性は、15(1:15)となる。また25nmのゲート酸化物
層に対して要求される最小の選択性は30(1:30)とな
る。実際では、最小の選択性は、フイルムの厚さおよび
エツチの進行の均一性に通常のばらつきが存在すること
によつてもつと大きな値にしてある。各々の場合に於て
典型的に10%のばらつきを予想する時、要求される最小
の選択性は50nmのゲート酸化物層に対しては18(1:18)
または25nmのゲート酸化物層に対しては36(1:36)まで
値が上げられる。よって、酸化物層の高さをゲート酸化
物層の厚さで割った値にほぼ等しい値とは、上記記載の
ように2割増しのものまでを含む。
モート側面を作つてモートを作る場合全体的に500nmの
ポリシリコン層がデポジツトされ、その結果側面付近に
できるポリシリコンの厚みは最大で1から1.25ミクロン
となる。ゲートパターンの線の幅を維持しなくてはなら
ない場合、異方性のオーバーエツチングだけを使つてこ
の深さまでとり除かなくてはならない。故に150%とい
う最悪の場合では、除去工程の後のオーバーエツチング
が必要とされる。ゲート酸化物の厚みに応じて、ゲート
酸化層を食刻しシリコン基板にまで入りこむことなくこ
の実質的なオーバーエツチングを実行可能にする為に必
要な、ゲート酸化層とポリシリコン(又は多結晶体)に
対する選択性が計算される。フイルムの厚みとエツチの
進行が均一であると仮定すると、ゲート酸化層がエツチ
されてしまう直前にモートの側面付近に存在するポリシ
リコンの糸状の残留物をとり除いてしまう為に要求され
る選択性は、酸化物の階段の高さをゲート酸化物層の厚
さで割つた値に等しい。故に50nmのゲート酸化物層で75
0nmのフイールド酸化層に対しては、要求される最小の
選択性は、15(1:15)となる。また25nmのゲート酸化物
層に対して要求される最小の選択性は30(1:30)とな
る。実際では、最小の選択性は、フイルムの厚さおよび
エツチの進行の均一性に通常のばらつきが存在すること
によつてもつと大きな値にしてある。各々の場合に於て
典型的に10%のばらつきを予想する時、要求される最小
の選択性は50nmのゲート酸化物層に対しては18(1:18)
または25nmのゲート酸化物層に対しては36(1:36)まで
値が上げられる。よって、酸化物層の高さをゲート酸化
物層の厚さで割った値にほぼ等しい値とは、上記記載の
ように2割増しのものまでを含む。
本発明の好ましい実施例においては、流量100sccm(sta
ndard cubic cm per mimte=標準状態における流量立方
センチメートル/分)の塩素を200ミクロンの圧力で使
用してこのような選択性を実現している。100ワツトで1
00キロヘルツのRF出力を適用すると約100から1まで選
択性が得られる。好ましくは、ハードマスクを使つてポ
リシリコンのパターン形成が行われる。しかしながら、
ハードマスクが使用されない場合には、ヘリウムの混合
量を増加させて(故に全圧は増加される。)エツチ材に
対するレジストの耐久性を高くする。本発明のポリエツ
チ工程は更に素晴らしい異方性を持つという特徴を持つ
ので、オーバーエツチングを行う期間にゲートパターン
のアンダーカツトが起こるのを防ぐことができる。この
エツチ工程はパーキン−エルマーコーポレーシヨンによ
つて公表されている。更に適当な選択性及び異方性を持
つこの他のエツチ工程も選択的に使用することができ
る。
ndard cubic cm per mimte=標準状態における流量立方
センチメートル/分)の塩素を200ミクロンの圧力で使
用してこのような選択性を実現している。100ワツトで1
00キロヘルツのRF出力を適用すると約100から1まで選
択性が得られる。好ましくは、ハードマスクを使つてポ
リシリコンのパターン形成が行われる。しかしながら、
ハードマスクが使用されない場合には、ヘリウムの混合
量を増加させて(故に全圧は増加される。)エツチ材に
対するレジストの耐久性を高くする。本発明のポリエツ
チ工程は更に素晴らしい異方性を持つという特徴を持つ
ので、オーバーエツチングを行う期間にゲートパターン
のアンダーカツトが起こるのを防ぐことができる。この
エツチ工程はパーキン−エルマーコーポレーシヨンによ
つて公表されている。更に適当な選択性及び異方性を持
つこの他のエツチ工程も選択的に使用することができ
る。
残りの工程は従来方法に従つて進められてゆく。第6図
に示す様にソース・ドレインの為の窓8があけられ、第
7図に示す様に、窓8を用いてソース9とドレイン10が
半導体基板1表面に形成される。ソース9とドレイン10
を形成した後で第8図に示すように多重レベルの酸化層
11(リン酸ガラスのような)がデポジツトされ、また再
び融化(リフロー)される。電極用の穴及びビア(開
口)12が異方性の強すぎないエツチ工程を使つてエツチ
され(例えばアルミニウム等の)金属層13がデポジツト
されパターン形成される。最後に保護用オーバーコート
層(図示せす)がデポジツトされパターン形成されて工
程は完了する。
に示す様にソース・ドレインの為の窓8があけられ、第
7図に示す様に、窓8を用いてソース9とドレイン10が
半導体基板1表面に形成される。ソース9とドレイン10
を形成した後で第8図に示すように多重レベルの酸化層
11(リン酸ガラスのような)がデポジツトされ、また再
び融化(リフロー)される。電極用の穴及びビア(開
口)12が異方性の強すぎないエツチ工程を使つてエツチ
され(例えばアルミニウム等の)金属層13がデポジツト
されパターン形成される。最後に保護用オーバーコート
層(図示せす)がデポジツトされパターン形成されて工
程は完了する。
第9図は、LOCOS絶縁法(上段)と直接モート絶縁法
(下段)とを比較した模式的参考図である。この図か
ら、同じ3λの幅をもつモート領域を得るのに、LOCO絶
縁法では9λを幅が実質的に必要であり、一方直接モー
ト絶縁法では7λの幅でよいことがわかるであろう。
(下段)とを比較した模式的参考図である。この図か
ら、同じ3λの幅をもつモート領域を得るのに、LOCO絶
縁法では9λを幅が実質的に必要であり、一方直接モー
ト絶縁法では7λの幅でよいことがわかるであろう。
また、直接モート絶縁法では、全面的なイオン注入によ
り、チヤンネルストツプとMOSFETの閾値調整とが行われ
ることもこの図より理解できるであろう。
り、チヤンネルストツプとMOSFETの閾値調整とが行われ
ることもこの図より理解できるであろう。
故に重合体を残さない異方性で且つ選択性のエツチ工程
を非常に選択性の強いポリシリコンのエツチ工程と組み
合わせることによつて非常に小型化が可能な直接モート
絶縁を提供することができた。更に本発明には、ポリシ
リコンの選択エッチングの際に、ゲート酸化物層もエッ
チング除去されるので、糸状残留物は完全に除去される
効果がある。
を非常に選択性の強いポリシリコンのエツチ工程と組み
合わせることによつて非常に小型化が可能な直接モート
絶縁を提供することができた。更に本発明には、ポリシ
リコンの選択エッチングの際に、ゲート酸化物層もエッ
チング除去されるので、糸状残留物は完全に除去される
効果がある。
広い範囲を本発明の工程の中で代用できることは当分野
に通常の知識を持つ者には明瞭である。
に通常の知識を持つ者には明瞭である。
第1図は、装置全体の閾値が決定され、チヤンネルスト
ツプが一様に設けられ、均一なフイールド酸化層が成長
された本発明の製造方法の第1段階を示す構造図であ
る。 第2図は、モートエツチング工程を示す構造図である。 第3図は、ゲートレベルのパターン形成を示す構造図で
ある。 第4図は、部分的には完成しているゲートを示す構造図
である。 第5図は、オーバーエツチングによつて側面付近の残留
物がとり除かれる前の、通常のエツチは完了したゲート
を示す構造図である。 第6図は、完全にエツチングが完了したゲートを示す構
造図である。 第7図は、ソースとドレインの形成を示す図である。 第8図は、金属電極の形成を示す図である。 第9図は、直接モート絶縁法とLOCOS絶縁法を比較する
模式図である。
ツプが一様に設けられ、均一なフイールド酸化層が成長
された本発明の製造方法の第1段階を示す構造図であ
る。 第2図は、モートエツチング工程を示す構造図である。 第3図は、ゲートレベルのパターン形成を示す構造図で
ある。 第4図は、部分的には完成しているゲートを示す構造図
である。 第5図は、オーバーエツチングによつて側面付近の残留
物がとり除かれる前の、通常のエツチは完了したゲート
を示す構造図である。 第6図は、完全にエツチングが完了したゲートを示す構
造図である。 第7図は、ソースとドレインの形成を示す図である。 第8図は、金属電極の形成を示す図である。 第9図は、直接モート絶縁法とLOCOS絶縁法を比較する
模式図である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 301 Y (72)発明者 ロデリツク・デイ−・デ−ビス アメリカ合衆国テキサス州リチヤ−ドソ ン・チエスタ−トン・ドライブ1203 (72)発明者 デニス・シ−・ハ−トマン アメリカ合衆国テキサス州プラノ・バツフ アロウ・ベンド608 (56)参考文献 特開 昭53−33053(JP,A) 特開 昭56−122129(JP,A) 特開 昭55−119177(JP,A) 特開 昭56−144543(JP,A)
Claims (1)
- 【請求項1】シリコン基板を用意し, 上記シリコン基板上に均一な酸化物層を形成し, 上記均一な酸化物層に開口をエッチングして上記基板の
選択されたモート領域を露出し, 上記モート領域に薄いゲート酸化物層を形成し, 上記シリコン基板の表面上にその形状に沿ってポリシリ
コンを被着し, 上記ポリシリコン上のマスクをパターン形成し上記モー
ト領域に選択されたゲート領域を規定する工程と, 上記ゲートパターン形成工程で露出された箇所の上記ポ
リシリコンをエッチングしてゲートを形成する工程と, ソース及びドレインを上記モート領域に形成し, コンタクトを上記ソース、ドレイン及びゲートに対し形
成する工程からなる集積回路装置の製造方法であって、 上記均一な酸化物層のエッチング工程は、シリコン基板
に対して選択性を有し、且つ、上記モート領域に相当量
の重合体を被着させない異方性エッチング工程であり、 上記ポリシリコンのエッチング工程は、上記ゲート酸化
物層に対して上記均一な酸化物層の高さを上記ゲート酸
化物層の厚さで割った値にほぼ均しい値の選択性を有
し、且つ、上記露出された箇所における上記ポリシリコ
ンと上記ゲート酸化物層とをエッチングする異方性ポリ
シリコンエッチング工程である、 上記集積回路装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US353994 | 1982-03-02 | ||
| US06/353,994 US4418094A (en) | 1982-03-02 | 1982-03-02 | Vertical-etch direct moat isolation process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58161327A JPS58161327A (ja) | 1983-09-24 |
| JPH0799740B2 true JPH0799740B2 (ja) | 1995-10-25 |
Family
ID=23391469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58033688A Expired - Lifetime JPH0799740B2 (ja) | 1982-03-02 | 1983-03-01 | 異方性エッチ工程による直接モート絶縁を行う集積回路装置製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4418094A (ja) |
| JP (1) | JPH0799740B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0157780B1 (en) * | 1983-09-30 | 1988-05-18 | Hughes Aircraft Company | High density mosfet with field oxide aligned channel stops and method of fabricating the same |
| US4577394A (en) * | 1984-10-01 | 1986-03-25 | National Semiconductor Corporation | Reduction of field oxide encroachment in MOS fabrication |
| EP0197198B1 (de) * | 1984-12-13 | 1989-08-02 | Siemens Aktiengesellschaft | Verfahren zum Herstellen einer die aktiven Bereiche einer hochintegrierten CMOS-Schaltung trennenden Isolation |
| US4687543A (en) * | 1986-02-21 | 1987-08-18 | Tegal Corporation | Selective plasma etching during formation of integrated circuitry |
| US4818334A (en) * | 1988-03-15 | 1989-04-04 | General Electric Company | Method of etching a layer including polysilicon |
| US5201993A (en) * | 1989-07-20 | 1993-04-13 | Micron Technology, Inc. | Anisotropic etch method |
| JP4236722B2 (ja) * | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6312997B1 (en) | 1998-08-12 | 2001-11-06 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333053A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Production of semiconductor device |
| US4214946A (en) * | 1979-02-21 | 1980-07-29 | International Business Machines Corporation | Selective reactive ion etching of polysilicon against SiO2 utilizing SF6 -Cl2 -inert gas etchant |
| JPS56122129A (en) * | 1980-02-28 | 1981-09-25 | Nec Corp | Manufacture of semiconductor device |
| US4264409A (en) * | 1980-03-17 | 1981-04-28 | International Business Machines Corporation | Contamination-free selective reactive ion etching or polycrystalline silicon against silicon dioxide |
-
1982
- 1982-03-02 US US06/353,994 patent/US4418094A/en not_active Expired - Fee Related
-
1983
- 1983-03-01 JP JP58033688A patent/JPH0799740B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58161327A (ja) | 1983-09-24 |
| US4418094A (en) | 1983-11-29 |
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