JPH08101727A

JPH08101727A - 位相変調回路

Info

Publication number: JPH08101727A
Application number: JP6237084A
Authority: JP
Inventors: Kazutoshi Shimizume; 和年清水目
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-09-30
Filing date: 1994-09-30
Publication date: 1996-04-16
Also published as: KR960011614A; KR100373979B1; US5923200A; US6084449A

Abstract

(57)【要約】【目的】入力信号に対して安定した任意の遅延を加える
ことができ、ひいては信号処理回路のクロック周波数を
高くすることなく安定な高速信号処理を実現できる位相
変調回路を実現する。【構成】入力クロック信号ＣＫと信号Ｓ３との位相差を
検出し、検出結果に応じた信号を出力する位相比較器１
と、位相比較器１の出力信号Ｓ１を受けて、その信号レ
ベルに応じたレベルの遅延量制御信号Ｓ３を生成するロ
ーパスフィルタ２と、遅延量制御信号Ｓ３を受けて、そ
の入力レベルに応じた遅延量をもって入力クロック信号
ＣＫを遅延させ信号Ｓ３として位相比較器１に出力する
可変位相シフタ３とを設ける。これにより、信号Ｓ３が
クロック信号ＣＫより位相が早ければ遅くし、遅ければ
早くするように動作させ、安定した状態ではクロック信
号ＣＫと信号Ｓ３との位相を一致させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基準信号から任意の位
相差を付加した数種類の信号を生成する位相変調回路に
関するものである。

【０００２】

【従来の技術】一般的な従来の信号処理は完全同期型の
処理を前提として設計され、その時間軸上の処理イベン
トは全て回路内のクロックを使用している。このため、
たとえばクロック周期より短い時間で処理タイミングを
作ることは困難であった。したがって、この種の短い処
理タイミングの生成には、クロック周波数を上げて生成
する方法が取られている。

【０００３】また、従来、容量素子Ｃや抵抗素子Ｒを用
いた遅延素子により、クロック周期より短いタイミング
やクロック周期の整数倍で割り切れないようなタイミン
グをつくる方法もとられている。

【０００４】

【発明が解決しようとする課題】しかしながら、クロッ
クの周波数を上げて処理タイミングを生成する方法で
は、消費電力を増大させてしまうという欠点がある。ま
た、上述した遅延素子を用いた方法では、この定数はＬ
ＳＩ内部で作る場合数十％の値が変化し、さらに温度や
電源電圧によっても大きく変化するため、安定な遅延量
を確保することができない。

【０００５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、入力信号に対して安定した任意
の遅延を加えることができ、ひいては信号処理回路のク
ロック周波数を高くすることなく安定な高速信号処理を
実現できる位相変調回路を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の位相変調回路は、第１の信号と第２の信号
との位相差を検出し、検出結果に応じた信号を出力する
位相比較手段と、上記位相比較手段の出力信号を受け
て、その信号レベルに応じたレベルの遅延量制御信号を
生成する遅延量制御信号生成手段と、上記遅延量制御信
号を受けて、その入力レベルに応じた遅延量をもって上
記第１の信号を遅延させ上記第２の信号として上記位相
比較手段に出力する位相シフト手段とを有する。

【０００７】また、本発明の位相変調回路では、上記位
相シフト手段は、上記遅延量制御信号により遅延量が調
整可能なインバータからなる単位セルを複数個縦続接続
して構成され、各単位セルの出力には信号取り出し用タ
ップが接続されている。さらに、上記単位セルは、第１
の電源と第２の電源との間に直列接続したＰチャネルＭ
ＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ
からなる少なくと３つのインバータを縦続接続して構成
され、初段のインバータのＰチャネルＭＯＳトランジス
タのゲートに上記遅延量制御信号が供給され、Ｎチャネ
ルＭＯＳトランジスタのゲートに上記第１の信号が供給
される。

【０００８】

【作用】本発明の位相変調回路によれば、第１の信号が
位相比較手段および位相シフト手段に入力される。位相
シフト手段に入力された第１の信号は、遅延量制御信号
の入力レベルに応じた時間だけの遅延作用を受け、第２
の信号として位相比較手段に出力される。ここで、たと
えば、位相シフト手段から出力された第２の信号の立ち
上がりが第１の信号の立ち上がりよりも早い場合、位相
比較手段からはハイレベルの信号が遅延量制御信号生成
手段に出力される。これにより、遅延量制御信号生成手
段からはハイレベルの遅延量制御信号が生成され位相シ
フト手段に出力される。その結果、位相シフト手段の遅
延量は大きくなり、第２の信号は位相が遅れることにな
る。

【０００９】これとは逆に、位相シフト手段から出力さ
れた第２の信号の立ち上がりが第１の信号の立ち上がり
より遅い場合、位相比較手段からはローレベルの信号が
出力され、これに伴い、遅延量制御信号生成手段からは
ローレベルの遅延量制御信号が生成され位相シフト手段
に出力される。その結果、位相シフト手段の遅延量は減
少し、第２の信号の位相は早くなる。このように、本回
路においては、第２の信号が第１の信号より位相が早け
れば遅くし、遅ければ早くするように動作し、安定した
状態では第１の信号と第２の信号の位相が一致する。

【００１０】

【実施例】図１は、本発明に係る位相変調回路の一実施
例を示すブロック構成図である。図１において、１は位
相比較器、２はローパスフィルタ、３は可変位相シフ
タ、ＣＫは入力クロック信号をそれぞれ示している。

【００１１】位相比較器１は、一般的なＰＬＬ回路等で
使用するもので、２つの入力信号、具体的には入力クロ
ック信号ＣＫと可変位相シフタ３の出力信号Ｓ３との位
相差を検出し、検出結果に応じた信号Ｓ１をローパスフ
ィルタ２に出力する。たとえば、クロック信号ＣＫと信
号Ｓ３とが同相であればハイ−インピーダンス（Ｈｉｇ
ｈ−Ｚ）の信号Ｓ１を出力し、信号Ｓ３の立ち上がりが
クロック信号ＣＫの立ち上がりよりも早い場合はハイレ
ベルの信号Ｓ１を出力し、信号Ｓ３の立ち上がりがクロ
ック信号ＣＫの立ち上がりよりも遅い場合はローレベル
の信号Ｓ１を出力する。

【００１２】ローパスフィルタ２は、位相比較器１の出
力信号Ｓ１からＤＣ成分を抽出して遅延量制御信号Ｓ２
を可変位相シフタ３に出力する。

【００１３】可変位相シフタ３は、クロック信号ＣＫに
対しローパスフィルタ２から出力された遅延量制御信号
Ｓ２の電圧値に応じた遅延量を付与し、信号Ｓ３として
位相比較器１に出力する。すなわち、可変位相シフタ３
は、入力と出力の遅延時間を遅延量制御信号Ｓ２の電圧
値に応じて変化させる回路であり、たとえばこの制御電
圧が高くなると遅延量は大きくなり、低くなれば遅延量
は小さくなるように構成されている。

【００１４】このような構成において、クロック信号Ｃ
Ｋが位相比較器１の一方の入力端および可変位相シフタ
３に入力される。可変位相シフタ３に入力されたクロッ
ク信号ＣＫは、遅延量制御信号Ｓ２の入力電圧値に応じ
た時間だけの遅延作用を受け、信号Ｓ３として位相比較
器１の他方の入力端に入力される。

【００１５】今、可変位相シフタ３の出力信号Ｓ３の立
ち上がりがクロック信号ＣＫの立ち上がりよりも早い場
合、位相比較器１からはハイレベルの信号Ｓ１がローパ
スフィルタ２に出力される。これにより、ローパスフィ
ルタ２の出力もハイレベル側に電位が遷移する。この電
位が遅延量制御信号Ｓ２として可変位相シフタ３に入力
される。その結果、可変位相シフタ３の遅延量は大きく
なり、その出力信号Ｓ３は位相が遅れることになる。

【００１６】これとは逆に、可変位相シフタ３の出力信
号Ｓ３の立ち上がりがクロック信号ＣＫの立ち上がりよ
り遅い場合、位相比較器１からはローレベルの信号Ｓ１
が出力され、これに伴い、ローパスフィルタ２の出力は
ローレベル側に電位が遷移する。その結果、可変位相シ
フタ３の遅延量は減少し、その出力信号Ｓ３の位相は早
くなる。このように、本回路においては、可変位相シフ
タ３の出力信号Ｓ３が入力クロック信号ＣＫより位相が
早ければ遅くし、遅ければ早くするように動作し、安定
した状態では入力クロック信号ＣＫと可変位相シフタ３
の出力信号Ｓ３の位相が一致する。

【００１７】なお、上述した説明では、クロック信号Ｃ
Ｋを入力しているが、任意の信号であっても同様であ
る。

【００１８】さて、ここで説明した入力クロック信号Ｃ
Ｋと可変位相シフタ３の出力信号Ｓ３との位相差と位相
比較器１の出力レベル極性や可変位相シフタ３の制御電
圧の極性とシフト量の関係は本質的なものではなく、重
要な点は系が安定した状態でクロック信号ＣＫと信号Ｓ
３との位相差が最小になるように制御することである。

【００１９】次に、位相差を調整するための可変位相シ
フタ３についてさらに詳細に説明する。

【００２０】図２は、可変位相シフタ３の具体的な構成
例を示す回路図である。図２において、３−１，３−
２，…，３−Ｎ-1，３−Ｎはインバータからなる単位セ
ル、ＴＰ１，ＴＰ２，…，ＴＰＮ-1，ＴＰＮは中間出力
タップをそれぞれ示している。

【００２１】この可変位相シフタ３は、図２に示すよう
に、Ｎ個の単位セル３−１〜３−Ｎが縦続接続され、各
単位セル３−１〜３−Ｎにローパスフィルタ２の出力で
ある遅延量制御信号Ｓ２がそれぞれ供給される。そし
て、単位セル３−１にクロック信号ＣＫが入力され、各
単位セル３−１〜３−Ｎの出力に中間出力タップＴＰ１
〜ＴＰＮがそれぞれ接続されている。

【００２２】また、図３は、図２の単位セルの具体的構
成例を示す回路図である。図３に示すように、この単位
セルは、縦続接続された３つのインバータ３１，３２，
３３により構成されている。各インバータ３１〜３３
は、それぞれ電源電圧Ｖ_DDの供給ラインと接地との間に
直列に接続されたＰＭＯＳトランジスタ３１１とＮＭＯ
Ｓトランジスタ３１２、ＰＭＯＳトランジスタ３２１と
ＮＭＯＳトランジスタ３２２、ＰＭＯＳトランジスタ３
３１とＮＭＯＳトランジスタ３３２により構成されてい
る。

【００２３】初段のインバータ３１のＰＭＯＳトランジ
スタ３１１のゲートが遅延量制御信号Ｓ２の入力ライン
に接続され、ＮＭＯＳトランジスタ３１２のゲートがク
ロック信号ＣＫ_Nの入力ラインに接続されている。そし
て、ＰＭＯＳトランジスタ３１１およびＮＭＯＳトラン
ジスタ３１２のドレイン同士の接続点Ｎ３１が２段目の
インバータ３２のＰＭＯＳトランジスタ３２２およびＮ
ＭＯＳトランジスタ３２２のゲートに接続されている。
さらに、インバータ３２のＰＭＯＳトランジスタ３２１
およびＮＭＯＳトランジスタ３２２のドレイン同士の接
続点Ｎ３２が３段目のインバータ３３のＰＭＯＳトラン
ジスタ３３１およびＮＭＯＳトランジスタ３３２のゲー
トに接続されている。また、ＰＭＯＳトランジスタ３３
１およびＮＭＯＳトランジスタ３３２のドレイン同士の
接続点Ｎ３３が単位セルの出力端に接続されている。

【００２４】このような構成を有する単位セルは、初段
のインバータ３１が遅延量を制御する部分で入力クロッ
ク信号ＣＫ_NがＮＭＯＳトランジスタ３１２のゲートに
供給される。クロック信号ＣＫ_Nの入力レベルがローレ
ベルからハイレベルに変化した場合、ＮＭＯＳトランジ
スタ３１２がオン状態となることから、それまで容量Ｃ
に充電されていた電荷が瞬時に放電し初段出力ｏｕｔＡ
はローレベル（接地レベル）に遷移する。次に、入力が
ハイレベルからローレベルに変化した場合、ＮＭＯＳト
ランジスタ３１２がオン状態からオフ状態に切り換わる
ため、初段出力ｏｕｔＡは０Ｖ（ローレベル）からＰＭ
ＯＳトランジスタ３１１を通して容量Ｃを充電し電源電
圧Ｖ_DDまで上昇する。

【００２５】ところで、このときのチャージ時間はＰＭ
ＯＳトランジスタ３１１のオン抵抗Ｒｏｎと容量Ｃとの
時定数で決定される。ここでＣはＬＳＩパターンで決ま
る定数である。このオン抵抗ＲｏｎはＰＭＯＳトランジ
スタ３１１のゲート電圧で変化し、結局、遅延量制御信
号Ｓ２の電圧値が０Ｖに近い程、オン抵抗Ｒｏｎは小さ
くなり遅延量は小さくなる。これとは反対に、遅延量制
御信号Ｓ２の電圧値が電源電圧Ｖ_DDに近づく程、オン抵
抗Ｒｏｎは大きくなり遅延量は大きくなる。

【００２６】この初段インバータ３１の出力ｏｕｔＡは
次段のインバータ３２に入力され、このユニット回路の
負荷容量で遅延量は影響されないようになっており、さ
らにこのユニット回路全体（３段インバータ）では反転
回路として動作するように構成されている。このユニッ
ト回路を偶数接続することで、入力の立ち上がりおよび
立ち下がりの両方で同量の遅延を加えることが可能とな
る。

【００２７】さて、図１を見れば次の特長がある。すな
わち、可変位相シフタ３の出力信号Ｓ３は入力クロック
信号ＣＫを遅延させただけの信号であり、その周波数は
完全に一致している。さらに、この系が安定した状態で
は可変位相シフタ３の入力の位相も一致している。言い
換えるなら、図１の回路は可変位相シフタ３の入力と出
力の位相を一致させるためのロックドループ回路と言え
る。

【００２８】次に、図２の回路についてさらに詳細に説
明する。ここでは、既に可変位相シフタ３の入出力は位
相が一致しているものとする。ところが、位相が一致し
ていても、実際の出力の位相遅れが入力から３６０°の
整数倍でロック点が複数存在することになる。しかしこ
こでは、複数存在するロック点の中で最も遅延量の少な
いロック点のみ使用することとする。そのためには、遅
延量制御信号Ｓ２の電圧値の可変範囲を制限したり、可
変位相シフタ３の最大遅延量を制限することで容易に実
現できる。以下にシフタ２種類について説明する。ただ
し、単位セルはシフタ出力の立ち上がり／下がり遅延を
等しくするため、偶数個を仮定する。

【００２９】シフタの単位セルが偶数個で入出力関係が
正転の場合系が安定しているとき、可変位相シフタ３の入出力が同
相となり、シフタの総遅延量ｄは入力クロック周期の整
数倍となる。そして、次式で示す条件下で系は安定す
る。ｄ＝ｎＴ（Ｔはクロック周期） …（１）ここで単位セル１個の立ち上がり遅延τｐｄは、次式で
示すようになる。 τｐｄ＝Ｋ×Ｒｏｎ×Ｃ …（２）ただし、Ｋは比例定数である。単位セル２個で立ち上が
り／下がりそれぞれでτｐｄ遅れることから、総遅延量
ｄは次式のように表すことができる。ｄ＝（Ｎ×τｐｄ）／２ …（３）ここでＮは単位セルの個数、ｎは１以上の整数である
が、前述の手段よりｎ＝１を仮定するとシフタの総遅延
量ｄはＴとなり、結局、次式が得られる。 τｐｄ＝（２×Ｔ）／Ｎ …（４）さらに、Ｍ＝Ｎ／２と置くとＭは単位セル対の数とな
り、結局、遅延τｐｄは次式で示すようになる。 τｐｄ＝Ｔ／Ｍ …（５）この（５）式より遅延τｐｄはＴを単位セル対の数Ｍで
割ったものに等しいことがわかる。

【００３０】シフタの単位セルが偶数個で入出力関係が
反転の場合次に、可変位相シフタ３の入出力が逆相の場合について
説明する。この場合は偶数の単位セルと１個のインバー
タをシリアル接続した場合に相当する。これで遅延量が
安定する点は入力クロック信号ＣＫの立ち上がりと可変
位相シフタ３の出力信号Ｓ３の立ち下がりが一致する所
である。可変位相シフタ３の遅延量ｄは次式で表され、
この条件下で系は安定する。ｄ＝（０．５＋ｎ）×Ｔ …（６）ここでｎは０以上の整数、ｆはクロック周波数である。
ここでもｎは最小の０を仮定する。そして、上述したと
同様に、遅延τｐｄは次式で表される。 τｐｄ＝Ｔ／（２×Ｍ） …（７）この（７）式および（５）式からわかるように、入出力
関係が反転の場合の方が上述した正転の場合に比べて遅
延τｐｄを細かくできる。

【００３１】単位セル４段で入出力関係が反転の例次に、可変位相シフタ３の単位セル３−１〜３−４が４
段で、さらに出力にインバータＩＶ１が１段接続された
場合を例に、図４および図５を参照しながら説明する。
この例では可変位相シフタ３の入出力が逆相となるた
め、上式（６）の場合に相当し（前述の方法で、ｎは０
に設定済みとする。）、この（６）式はＴをクロック周
期としｎ＝０すると、τｐｄ＝Ｔ／４となり、この遅
延量で系は安定する。図５がこのときのタイミングチャ
ートを示している。図５からわかるように、系が安定し
たとき、可変位相シフタ３の出力は入力クロック信号Ｃ
Ｋと同位相となり、それは立ち上がりの遅延τｐｄがＴ
の１／４である。

【００３２】以上に遅延制御について説明したが、以下
に図４および図５の例を参照し、遅延信号ＴＰＳ１〜Ｔ
ＰＳ４を用いた種々の応用例について説明する。

【００３３】遅延回路図５により基準となるクロック信号ＣＫからＴ／４秒だ
け遅延させた信号がＴＰＳ２であることがわかる。単位
セル数Ｎを変化させることでこの遅延値を種々変化させ
ることも可能である。また、この遅延量は電源電圧とか
周囲温度などの変化に対しても非常に安定であり、信頼
性の高い遅延回路を得ることができる。さらに、この遅
延回路はクロック周波数が変化しても位相角が変化しな
いという従来の遅延回路にない特長を持っている。

【００３４】周波数逓倍回路次に、図６を参照しながら周波数逓倍回路について説明
する。図６においては、ＴＰＳ２とＴＰＳ４の反転信号
の論理積を取った信号をＴＰＸと置き、ＴＰＸとＴＰＳ
１の論理和を取った信号を作った。この信号はクロック
信号ＣＫの周波数の２倍に逓倍されている。このよう
に、単位セル数Ｎをさらに変化させることで種々の比率
の逓倍回路を実現できる。また、この逓倍回路は電源電
圧とか周囲温度などの変化に対しても非常に安定であ
り、信頼性の高い逓倍回路を得ることができる。さら
に、この逓倍回路はクロック周波数が変化しても逓倍数
が変化しないという従来の逓倍回路にない特長を持って
いる。

【００３５】回転位相クロック次に、図７を参照しながら回転位相クロックについて説
明する。図７において、図５におけるクロック信号ＣＫ
から９０°位相シフトした信号がＴＰＳ２であり、１８
０°位相シフト信号はＴＰＳ４、さらに２７０°位相シ
フト信号はＴＰＳ２の反転信号となる。３６０°位相シ
フトした信号はＴＰＳ４の反転信号である。この順番は
９０°毎に位相シフトされており、９０°づつ位相が回
転しているとみなせる。つまりこれらの信号は全て入力
クロック周波数と同じ周波数であるにもかかわらず、４
倍の時間軸量子イベントを得ることができる。すなわ
ち、４倍の信号処理スロットが得られたことになる。

【００３６】以下に、本発明に係る回転位相クロックを
利用した信号処理回路の消費電力を小さくできること
を、具体的に図８〜図１１の回路およびタイミングチャ
ートを参照しながら説明する。なお、回転位相クロック
の信号名を整理して以降はＣＫＡ〜ＣＫＤとする。

【００３７】図８は、回転位相クロックを利用した信号
処理回路例、図９はそのタイミングチャートをそれぞれ
示している。図８において、ＲＥＧ．Ａ〜ＲＥＧ．Ｇは
レジスタ、ＭＬＰ１は乗算器、ＡＤ１，ＡＤ２は加算器
をそれぞれ示している。この回路では、。入力ＤＴＩＮ
に、たとえば８ビットデータがシリアルに入力される。
そしてパイプライン処理的に（Ｄｉ）×（Ｄｉ＋１）＋（Ｄｉ＋２）＋（Ｄｉ＋３）の計算を行うものである。なお、この計算処理は今ここ
では何ら意味のない処理である。この処理の目的はこれ
と同じ処理を代表的な従来の処理で行った場合の消費電
力およびクロックスキューの点で有利なことを証明する
ためである。そして、図１０が代表的な従来の手法を元
に前述の回路と処理、速度が同じ回路を示し、図１１は
そのタイミングチャートを示している。以下、順を追っ
て動作を説明する。

【００３８】まず、図８の回路の動作について、図９を
参照しながら説明する。ここでは、入力ＤＴＩＮはクロ
ック信号ＣＫＡの周期で与えられるとする。このデータ
をＲＥＧ．Ａ〜ＲＥＧ．Ｄ（それぞれ８ビットのレジス
タ）までクロック信号ＣＫＡでシフトしている。図９に
示すように、たとえばレジスタＲＥＧ．ＡがＤ４のと
き、レジスタＲＥＧ．ＢはＤ３、レジスタＲＥＧ．Ｃは
Ｄ２、レジスタＲＥＧ．ＤはＤ１となる。このとき、レ
ジスタＲＥＧ．ＥはレジスタＲＥＧ．ＣとレジスタＲＥ
Ｇ．Ｄの乗算器ＭＬＰ１による乗算結果をクロック信号
ＣＫＢで取り込んでいる。さらに、レジスタＲＥＧ．Ｆ
はレジスタＲＥＧ．ＥとレジスタＲＥＧ．Ｂの加算器Ａ
Ｄ１による加算結果をクロック信号ＣＫＣで取り込み、
最後のレジスタＲＥＧ．ＧはレジスタＲＥＧ．Ｆとレジ
スタＲＥＧ．Ａの加算器ＡＤ２による加算結果をクロッ
ク信号ＣＫＤで取り込んでいる。最終的に、このレジス
タＲＥＧ．Ｆは入力ＤＴＩＮ周期毎に（Ｄｉ）×（Ｄｉ＋１）＋（Ｄｉ＋２）＋（Ｄｉ＋３）を得ることができている。

【００３９】次に、図１０および図１１を参照して通常
使われている代表的な信号処理回路での動作を説明す
る。この回路では、クロック信号ＣＫＡの４倍の周波数
のクロック信号を全てのレジスタＲＥＧ．Ａ〜ＲＥＧ．
Ｇに与えている。レジスタＲＥＧ．Ａ〜Ｄについては新
たにイネーブル信号ＥＮで制御され、図８の回路におけ
るレジスタＲＥＧ．Ａ〜ＲＥＧ．Ｄと同じ動作を行うよ
うにしてある。最終的に、レジスタＲＥＧ．Ｆでは図８
のレジスタＲＥＧ．Ｆと同じく、入力ＤＴＩＮ周期毎に
同じ計算結果を得ることができている。以上の説明で図
８に回路と図１０の回路は同じ動作を同じ信号処理速度
で実現していることがわかる。

【００４０】ここで、図８および図１０の２つの回路に
おいて、それぞれのクロック回路の消費電力について説
明する。なお、クロック回路の負荷として配線容量やフ
リップフロップの入力容量をそれぞれの回路において同
じと仮定する。つまりレジスタＲＥＧ．Ａをドライブす
るクロックドライバの負荷容量をＣＬとし、他のレジス
タのクロック回路もＣＬに等しいものとする。さらに図
８でも図１０でもすべてのレジスタのクロック回路はＣ
Ｌの負荷容量を持つと仮定する。これらの仮定より、そ
れぞれの回路を平等に評価することができる。

【００４１】さて、図８の回路ではクロック信号ＣＫＡ
で４個のレジスタをドライブしクロック信号ＣＫＢ、Ｃ
ＫＣ、ＣＫＤでそれぞれ１個のレジスタをドライブして
いる。これらのクロック周波数をｆとする。クロック回
路の総消費電力Ｐｄ₈は次式で与えられる。Ｐｄ₈＝７×ＣＬ×ｆ×（Ｖ_DD）² …（８）

【００４２】一方、図１０の回路ではｆが４倍になって
いることから総消費電力Ｐｄ₁₀は次式で与えられる。Ｐｄ₁₀＝７×ＣＬ×（４×ｆ）×（Ｖ_DD）² …（９）となり図８の回路の４倍の消費電力となる。

【００４３】以上説明したように、本実施例によれば、
周波数の低いクロックであるにもかかわらず、その位相
をずらすことで低消費電力で高速の信号処理を実現でき
る。

【００４４】

【発明の効果】以上説明したように、本発明の位相変調
回路によれば、回路のシステムクロック周波数を上げる
ことなく低消費電力で信号処理速度を高速にできる。ま
た、回路中で使用する遅延回路において、その遅延量を
トランジスタ特性や負荷容量が変化しても一定な遅延素
子を構成することが可能となる。さらに、基準信号から
シフト量の異なる複数の信号を生成し、これらの信号か
らゲート処理することで基準信号の逓倍回路を構成する
ことができる。

【図面の簡単な説明】

【図１】本発明に係る位相変調回路の一実施例を示すブ
ロック構成図である。

【図２】本発明に係る可変位相シフタの具体的な構成例
を示す回路図である。

【図３】図２の単位セルの具体的構成例を示す回路図で
ある。

【図４】単位セルが４段で、さらに出力にインバータが
１段接続された可変位相シフタを示す回路図である。

【図５】図４のタイミングチャートである。

【図６】本発明の応用例である周波数逓倍回路を説明す
るためのタイミングチャートである。

【図７】本発明に係る位相変調回路により生成される回
転位相クロックを説明するためのタイミングチャートで
ある。

【図８】回転位相クロックを利用した信号処理回路例を
示す図である。

【図９】図８のタイミングチャートを示す図である。

【図１０】一般的な信号処理回路例を示す図である。

【図１１】図１０のタイミングチャートを示す図であ
る。

【符号の説明】

１…位相比較器２…ローパスフィルタ３…可変位相シフタ３−１〜３−Ｎ…単位セル３１〜３３…インバータＲＥＧ．Ａ〜ＲＥＧ．Ｇ…レジスタＭＬＰ１…乗算器ＡＤ１，ＡＤ２…加算器

Claims

【特許請求の範囲】

【請求項１】第１の信号と第２の信号との位相差を検
出し、検出結果に応じた信号を出力する位相比較手段
と、上記位相比較手段の出力信号を受けて、その信号レベル
に応じたレベルの遅延量制御信号を生成する遅延量制御
信号生成手段と、上記遅延量制御信号を受けて、その入力レベルに応じた
遅延量をもって上記第１の信号を遅延させ上記第２の信
号として上記位相比較手段に出力する位相シフト手段と
を有する位相変調回路。
【請求項２】上記位相シフト手段は、上記遅延量制御
信号により遅延量が調整可能なインバータからなる単位
セルを複数個縦続接続して構成され、各単位セルの出力
には信号取り出し用タップが接続されている請求項１記
載の位相変調回路。
【請求項３】上記単位セルは、第１の電源と第２の電
源との間に直列接続したＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタからなる少なくと
３つのインバータを縦続接続して構成され、初段のイン
バータのＰチャネルＭＯＳトランジスタのゲートに上記
遅延量制御信号が供給され、ＮチャネルＭＯＳトランジ
スタのゲートに上記第１の信号が供給される請求項２記
載の位相変調回路。