JPH08102492A - プログラム可能な配線回路及びテストボード装置 - Google Patents

Abstract

(57)【要約】 【目的】配線遅延の受けず、配線の自由度を上げて使用
効率を向上させる。 【構成】チップ11上に規則配置された入出力端子12と、
この入出力端子12それぞれに対して配設され、該入出力
端子12とチップ内の配線経路との間のデータの送受を行
なう入出力ライン13と、任意の配線経路を形成すべく上
記半導体チップ11に形成された汎用配線14，15と、この
汎用配線14，15を所定長毎にバイパスするバイパス配線
16，17と、上記入出力ライン13、汎用配線14，15及びバ
イパス配線16，17の各交点位置にアレイ状に配置され、
相互間の接続状態を可変して配線経路を制御するプログ
ラム素子でなる配線接続ポイント18とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ユーザが設計現場で所
望の配線が実現できるプログラム可能な配線回路及びこ
の配線回路を用いたテストボード装置に関する。

【０００２】

【従来の技術】一般のゲートアレイに代表されるマスク
ドＡＳＩＣに対して、ユーザが設計現場（フィールド）
で所望の論理回路をプログラムしてそのまま使用できる
ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅ
ｖｉｃｅ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等が注目されてい
る。このうちＦＰＧＡは、上記一般のゲートアレイに比
してユーザが手元で簡単に所望の回路をプログラムでき
るために開発の手間、費用、期間等を大幅に低減するこ
とが可能であり、ゲートアレイを量産する前の論理検証
及び試作用デバイスとして利用されることが多い。

【０００３】ＦＰＧＡの基本的な構造は、ゲート回路を
形成する基本セルとしての論理ブロックがチップ上に行
列状に規則正しく配置され、その論理ブロックの周辺に
論理ブロック間を接続するための汎用配線を施した配線
領域を設ける。さらに、配線領域には多数の配線接続ポ
イントがあり、ＦＰＧＡのアーキテクチャに従ってその
接続ポイントにアンチヒューズまたはパストランジスタ
によるプログラム素子を配するものとなっている。

【０００４】回路の設計者は、これらの要素とＩ／Ｏブ
ロックを使用して、指定する回路に応じて必要な論理ブ
ロック領域と配線領域と配線接続ポイントとＩ／Ｏブロ
ックを指定することにより、任意の回路を実現するもの
である。

【０００５】しかして、このＦＰＧＡを複数用いてボー
ド上で任意の回路を構成する場合、ＦＰＧＡ間の配線接
続は従来と同様にラッピング等による固定的な方法で行
なっていた。したがって、１つのＦＰＧＡ内でのみ回路
を変更する場合には問題ないが、複数のＦＰＧＡにまた
がった規模で回路を変更する場合には、ＦＰＧＡ間の配
線も接続し直さなくてはならず、ＦＰＧＡのメリットを
活かすことができないという不具合があった。

【０００６】そこで上記不具合を解消するものとして、
ＦＰＧＡから機能ブロックを取り除き、プログラム素子
だけをアレイ状に集積した配線専用のＬＳＩである「Ｆ
ＰＩＣ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ ｉｎ
ｔｅｒｃｏｎｎｅｃｔ ｃｏｍｐｏｎｅｎｔｓ）」及び
このＦＰＩＣ専用のプリント基板が米アプティックス社
（Ａｐｔｉｘ Ｃｏｒｐ．）で開発され、製品化されて
いる（例えば製品番号Ａ１０２４Ｄ．ＦＢＣＢ−ＡＰ４
−Ｓ）。

【０００７】このＦＰＩＣ及び専用プリント基板を用
い、さらに複数のＦＰＧＡを搭載することで汎用のブレ
ッドボードを構成することができ、通常のプリント基板
の設計、開発が不要となる。

【０００８】よって、大規模ＡＳＩＣにおける試作検証
としてこのＦＰＩＣ及び専用プリント基板を利用すると
設計変更に柔軟に対応できることとなり、試作検証期間
を大幅に短縮できるものである。

【０００９】

【発明が解決しようとする課題】上述したＦＰＩＣにあ
っては、配線経路の各交点にあるプログラマブル素子で
なる接続ポイントを通過する毎に配線遅延が増加するた
め、回路のクリティカルパスを解決することが困難とな
り、回路の動作速度の低下を招くこととなる。

【００１０】また、上記プログラマブル素子の個数は有
限であるので、高いファンアウトの配線接続に対しては
極端にＦＰＩＣの使用効率が低下する等の問題があっ
た。本発明は上記のような実情に鑑みてなされたもの
で、その目的とするところは、配線遅延の影響を受け
ず、配線の自由度を上げて使用効率を大幅に向上させる
ことができるプログラム可能な配線回路及びテストボー
ド装置を提供することにある。

【００１１】

【課題を解決するための手段】すなわち本発明は、半導
体チップに規則配置された入出力端子と、この入出力端
子それぞれに対して配設され、該入出力端子とチップ内
の配線経路との間のデータの送受を行なう入出力ライン
と、任意の配線経路を形成すべく上記半導体チップに形
成された汎用配線と、この汎用配線を所定長毎にバイパ
スするバイパス配線と、上記入出力ライン、汎用配線及
びバイパス配線の各交点位置にアレイ状に配置され、相
互間の接続状態を可変して配線経路を制御するプログラ
ム素子でなる配線接続ポイントとを備えるようにしたも
のである。

【００１２】

【作用】上記のような構成とすることにより、汎用配線
を所定長毎にバイパスするようなバイパス配線を予め施
しておくことにより、実際に配線接続する場合には上記
汎用配線とバイパス配線の中から必要なものを選択して
プログラミングするだけで、配線遅延の影響を受けず、
配線の自由度を上げて使用効率を大幅に向上させること
が可能となる。

【００１３】

【実施例】

［第１実施例］以下本発明をＦＰＩＣチップに適用した
場合の第１実施例について図面を参照して説明する。

【００１４】図１（Ａ）はその内部構成を示すもので、
11がＦＰＩＣチップ、12，12，…がこのＦＰＩＣチップ
11上に行列状に規則配置された多数の入出力端子であ
り、ここでは簡略化した構成として例えば３行３列の計
９個の入出力端子12が配置されるものとする。また、1
3，13，…は上記入出力端子12，12，…の水平、垂直各
方向にセグメント化されて接続された、入出力端子12，
12，…のインタフェースを持つ入出力ラインであり、こ
れら入出力ライン13，13，…を相互に接続するように水
平方向汎用配線14，14，…と垂直方向汎用配線15，15，
…とがマトリクスを形成するように配設される。

【００１５】さらに、ＦＰＩＣチップ11の外周近傍の領
域で入出力ライン13と交差するようにバイパス配線16，
16，…，17，17を設ける。ここで、バイパス配線16，1
6，…はそれぞれ外周に位置する入出力端子12，12，…
のうち、直線上に配置されるものを直接接続するもので
あり、またバイパス配線17，17はそれぞれ上記バイパス
配線16で接続された隣り合う直交する２つの直線上に配
置されるものを直接接続するものである。

【００１６】すなわち、上記外周に位置する入出力端子
12，12，…の配置を矩形に見立てた場合、各辺上に位置
する入出力端子12，12，…を１辺単位で一括接続するの
がバイパス配線16，16，…であり、隣接する２辺上にＬ
字状に位置する入出力端子12，12，…を一括接続するの
がバイパス配線17，17である。

【００１７】そして、図１（Ａ）では示さなかったが、
上記入出力ライン13，13，…、水平方向汎用配線14，1
4，…、垂直方向汎用配線15，15，…、バイパス配線1
6，16，…，17，17相互の交差点位置にそれぞれ図１
（Ｂ）に示すような接続ポイント18，18，…が配置され
る。

【００１８】この接続ポイント18，18，…は、例えばパ
ストランジスタやアンチヒューズ等の導通状態をプログ
ラムで制御可能な素子で構成されるもので、接続状態を
示すプログラムを一括してダウンロードすることによ
り、接続状態が切換選択される。

【００１９】上記のような構成にあって、例えば図中の
左上に位置する入出力端子12と右下に位置する入出力端
子12とを接続する場合などのように、対角上の入出力端
子12を接続するような配線経路を形成する際には、水平
方向汎用配線14及び垂直方向汎用配線15に代えてバイパ
ス配線17を選択して該当する接続ポイント18をプログラ
ムにより導通させれば、導通させる接続ポイント18の数
をより少なくすることができるため、配線遅延の影響が
小さく、高速なパスラインを実現することができる。

【００２０】また、例えば図中の左下に位置する入出力
端子12と右下に位置する入出力端子12とを接続する場合
などのように、直線上の離れた入出力端子12を接続する
ような配線経路を形成する際には、水平方向汎用配線14
に代えてバイパス配線16を選択して該当する接続ポイン
ト18をプログラムにより導通させれば、上記と同様に導
通させる接続ポイント18の数をより少なくすることがで
きるため、やはり配線遅延の影響が小さく、高速なパス
ラインを実現することができる。

【００２１】以上に述べた効果は、ＦＰＩＣチップ11上
のｎ×ｍの入出力端子12の構成数が多ければ多いほど顕
著となるもので、バイパス配線16，16，…，17，17を適
宜選択することで、最小限の接続ポイント18による高速
のパスラインを実現できる。

【００２２】また、上記図１ではＦＰＩＣチップ11の外
周に位置する入出力端子12，12，…に対してバイパス配
線16，16，…，17，17を直接設けるようにしたが、水平
方向汎用配線14及び垂直方向汎用配線15に対するバイパ
ス配線としては図２及び図３に示すような構成とするこ
とも考えられる。以下、本第１実施例の他の構成例とし
て図２及び図３を用いて説明する。

【００２３】図２は図２（Ａ）に示す如く２層構造を持
つＦＰＩＣを例示するもので、図２（Ｂ）はその下側、
第１の層21の構成を示す。同図（Ｂ）に示すようにこの
第１の層21には、上記図１で示したＦＰＩＣの基本構
造、すなわち、例えば水平方向４×垂直方向４の計１６
個の入出力端子12，12，…、入出力ライン13，13，…、
水平方向汎用配線14，14，…及び垂直方向汎用配線15，
15，…が形成され、各交差点位置に接続ポイント18，1
8，…（図示せず）が配置されるものである。

【００２４】この第１の層21に対し、図２（Ｃ）に示す
ように上側の第２の層22には、第１の層21の入出力ライ
ン13，13，…に対応する位置にバイパス配線23，23，
…，24，24，…が配設されるものである。ここでバイパ
ス配線23，23，…は、直交する２つの直線上にＬ字状に
配置される入出力ライン13，13，…を直接接続するもの
であり、一方、バイパス配線24，24，…は１本の直線上
に配置される入出力ライン13，13，…を直接接続するも
のである。

【００２５】しかして、これらバイパス配線23，23，
…，24，24，…と入出力ライン13，13，…との各交差点
位置に、図中では小円形で示す接続ポイント18，18，…
を配置するもので、この接続ポイント18に接続状態を示
すプログラムを一括してダウンロードすることにより、
接続状態が切換選択される。

【００２６】上記のような構成とすることにより、バイ
パス配線23，23，…，24，24，…を必要に応じて水平方
向汎用配線14，14，…、垂直方向汎用配線15，15，…に
代えて選択し、該当する接続ポイント18をプログラムに
より導通させて配線経路を形成すれば、導通させる接続
ポイント18の数をより少なくすることができるため、配
線遅延の影響が小さく、高速なパスラインを実現するこ
とができる。

【００２７】この図２の構造の場合、上記図１に示した
構造と比して２層となったために若干チップ構造が複雑
となるものの、チップの外周に限らず内側に位置する入
出力端子12，12，…も含めて自由にバイパス配線23，2
3，…，24，24，…を配設することができるため、より
配線遅延の影響が小さくなり、高速なパスラインを実現
することができると共に、配線の自由度を上げて使用効
率を大幅に向上させることができる。

【００２８】この図２の構成においても、上記効果はチ
ップ上のｎ×ｍの入出力端子12，12，…の構成数が多け
れば多いほど、そしてバイパス配線23，23，…，24，2
4，…の種類及び個数が多ければ多いほど顕著となる。

【００２９】続く図３も図３（Ａ）に示す如く２層構造
を持つＦＰＩＣを例示するもので、図３（Ｂ）はその下
側、第１の層25の構成を示す。同図（Ｂ）に示すように
この第１の層25にも、上記図１で示したＦＰＩＣの基本
構造、すなわち、例えば水平方向４×垂直方向４の計１
６個の入出力端子12，12，…、入出力ライン13，13，
…、水平方向汎用配線14，14，…及び垂直方向汎用配線
15，15，…が形成され、各交差点位置に接続ポイント1
8，18，…（図示せず）が配置されるものである。

【００３０】この第１の層25に対し、図３（Ｃ）に示す
ように上側の第２の層26には、第１の層25の汎用配線1
4，14，…，15，15，…に対応する位置にバイパス配線2
7，27，…，28，28，…が配設されるものである。ここ
でバイパス配線27，27，…は、直交する水平方向汎用配
線14，14，…と垂直方向汎用配線15，15，…上に渡って
Ｌ字状に直接接続配置されるものであり、一方、バイパ
ス配線28，28，…は水平方向汎用配線14，14，…または
垂直方向汎用配線15，15，…上に直線状に直接接続配置
されるものである。

【００３１】しかして、これらバイパス配線27，27，
…，28，28，…と水平方向汎用配線14，14，…、垂直方
向汎用配線15，15，…との各交差点位置に、図中では小
円形で示す接続ポイント18，18，…を配置する。

【００３２】上記のような構成とすることにより、バイ
パス配線27，27，…，28，28，…を必要に応じて水平方
向汎用配線14，14，…、垂直方向汎用配線15，15，…に
代えて選択し、該当する接続ポイント18をプログラムに
より導通させて配線経路を形成すれば、導通させる接続
ポイント18の数をより少なくすることができるため、配
線遅延の影響が小さく、高速なパスラインを実現するこ
とができる。

【００３３】この図３の構造の場合も図２の構造と同様
に、上記図１に示した構造と比して２層となったために
若干チップ構造が複雑となるものの、チップの外周に限
らず内側に位置する入出力端子12，12，…も含めて自由
にバイパス配線27，27，…，28，28，…を配設すること
ができるため、より配線遅延の影響が小さくなり、高速
なパスラインを実現することができる。

【００３４】また、バイパス配線27，27，…，28，28，
…を水平方向汎用配線14，14，…、垂直方向汎用配線1
5，15，…上に直接配設したため、上記図２に示した構
造と比してもより配線の自由度を上げて、使用効率を大
幅に向上させることができる。

【００３５】なお、上記図１乃至図３で示したバイパス
配線17，23，27はいずれもＬ字状に設けるものとして説
明したが、これに限ることなく、それぞれ直交する３本
の直線によるコ字状のものとしてもよいし、矩形のチッ
プ上で対角位置を直接接続する斜線状のものとしてもよ
い。

【００３６】また、上記図２、図３では、ＦＰＩＣの基
本的な構造を設けた第１の層21，25上にバイパス配線を
形成した第２の層22，26を一体にした構造を示したが、
入出力端子及び入出力ラインを設けた基本層に対して汎
用配線を設けた層とバイパス配線を形成した層とをそれ
ぞれ別設して多層構造を構成するようにしてもよい。

【００３７】［第２実施例］以下本発明をＦＰＩＣチッ
プを搭載したテストボード装置に適用した場合の第２実
施例について図面を参照して説明する。

【００３８】図４はその全体構成を示すもので、31がテ
ストボード（図では「ＦＰＣＢ」と示す）である。この
テストボード31上には、ｎビット幅のバスライン32が設
けられ、このバスライン32に対して例えば４個のＦＰＩ
Ｃチップ33ａ〜33ｄがそれぞれ図示しないソケットを介
して接続配置されるものとする。

【００３９】これらＦＰＩＣチップ33ａ〜33ｄは、それ
ぞれ任意のＬＳＩ34ａと34ｂ、34ｃと34ｄ、34ｅと34
ｆ、34ｇと34ｇが接続可能となるもので、接続されたＬ
ＳＩ34ａ〜34ｇはＦＰＩＣチップ33ａ〜33ｄを介して共
にバスライン32と接続可能となると共に、バスではない
一般の信号線35ａ，35ｂを介してＦＰＩＣチップ33ａと
33ｂ、33ｃと33ｄが接続されるため、ＬＳＩ34ａ，34ｂ
とＬＳＩ34ｃ，34ｄが、またＬＳＩ34ｅ，34ｆとＬＳＩ
34ｇ，34ｇがそれぞれ接続可能となる。

【００４０】しかるに、上記ソケットを介してＦＰＩＣ
チップ33ａ〜33ｄに接続するＬＳＩ34ａ〜34ｇとして
は、汎用のＩＣ、ＬＳＩだけでなくＦＰＧＡを用いるこ
とで、事実上あらゆる任意の回路を試作、検証すること
ができるようになるものである。

【００４１】次いで、上記ＦＰＩＣチップ33ａ（〜33
ｄ）の内部構成について図５により説明する。同図で、
41，41，…がこのＦＰＩＣチップ33ａ（〜33ｄ）上に行
列状に規則配置された多数の汎用入出力端子である。ま
た、42，42，…は上記汎用入出力端子41，41，…の水
平、垂直各方向にセグメント化されて接続された、汎用
入出力端子41，41，…のインタフェースを持つ入出力ラ
イン42，42，…であり、これら入出力ライン42，42，…
を相互に接続するように水平方向汎用配線43，43，…と
垂直方向汎用配線44，44，…とがマトリクスを形成する
ように配設される。

【００４２】さらに、ＦＰＩＣチップ33ａ（〜33ｄ）上
の一端部、例えば図中の如く左端部で、上記垂直方向汎
用配線44，44，と平行なバス専用配線45，45，…を設
け、このバス専用配線45，45，…の一端側にバス専用入
出力端子46，46，…を設ける。ここでは、上記テストボ
ード31のバスライン32が例えば４ビット幅であるものと
して図中に示す如くバス専用配線45，45，…及びバス専
用入出力端子46，46はそれぞれ４本分配設する。さら
に、バス専用配線45，45，…と、入出力ライン48，48，
…を介した上記汎用入出力端子41，41，…、垂直方向汎
用配線44，44，…とを接続するべく、水平方向汎用配線
43，43，…とそれぞれ平行なバス接続配線47，47，…を
設ける。このバス接続配線47，47，…も、バス専用配線
45，45，…に合わせて４本分設けるものとする。

【００４３】そして、この図５では特に図示しないが、
上記入出力ライン42，42，…、水平方向汎用配線43，4
3，…、垂直方向汎用配線44，44，…、バス専用配線4
5，45，…、入出力ライン48，48，…及びバス接続配線4
7，47，…相互の各交差点位置にそれぞれ接続ポイント
が配置される。この接続ポイントは、例えばパストラン
ジスタやアンチヒューズ等の導通状態をプログラムで制
御可能な素子で構成されるもので、この各接続ポイント
に接続状態を示すプログラムを一括してダウンロードす
ることにより、接続状態が切換選択されるようになる。

【００４４】上記のような構成にあって、例えばＦＰＩ
Ｃチップ33ａを介してＬＳＩ34ａの任意端子をバスライ
ン32に接続した状態を図６に示す。図中のバス専用入出
力端子46，46，…を除く各クロスポイントで示す位置の
接続ポイントを導通させるものとする。ここでも、上記
バスライン32が４ビット幅であるとすると、ＬＳＩ34ａ
の任意４端子はＦＰＩＣチップ33ａの汎用入出力端子4
1，41，…の任意４つに接続され、これら４つの汎用入
出力端子41，41，…がバス接続配線47，47，…を介して
バス専用配線45，45，…に接続されるものである。

【００４５】このような配線経路を実現することで、Ｆ
ＰＩＣチップ33ａ（〜33ｄ）内の水平方向汎用配線43，
43，…及び垂直方向汎用配線44，44，…を使用すること
なく、ＬＳＩ34ａをバス接続することができる。したが
って、配線遅延を小さくすると共に、バス専用配線45，
45，…における各ビット毎の遅延時間のばらつき等も生
じさせずに配線経路を実現することができる。また、内
部配線効率が向上してＦＰＩＣチップ33ａをより有効に
使用し、ＬＳＩ34ａを含めてより自由度の高い回路を構
成することができるものである。

【００４６】［第３実施例］以下本発明をＦＰＧＡチッ
プを搭載したテストボード装置に適用した場合の第３実
施例について図面を参照して説明する。

【００４７】図７はその全体構成を示すもので、51がテ
ストボードである。このテストボード51上には、例えば
４個のＦＰＧＡチップ52ａ〜52ｄがそれぞれ図示しない
ソケットを介して接続配置されると共に、検証用のラッ
ピングポストピンが配設された２つのピンポスト部53
ａ，53ｂ、ここでは図示しない外部のボードとの接続に
用いられるコネクタ部（図では「ＣＯＮ１〜５」と示
す）54ａ〜54ｅ、任意のＩＣ，ＬＳＩを接続可能なフリ
ーホール55等が設けられる。

【００４８】これらＦＰＧＡチップ52ａ〜52ｄは、それ
ぞれ多数の端子を有し、ここではそのうちＦＰＧＡチッ
プ52ａの端子ｔ1 〜ｔ6 、ＦＰＧＡチップ52ｂの端子ｔ
7 〜ｔ12、ＦＰＧＡチップ52ｃの端子ｔ13〜ｔ18及びＦ
ＰＧＡチップ52ｄの端子ｔ19〜ｔ24を配線接続されてい
るものとする。

【００４９】すなわち、ＦＰＧＡチップ52ａでは、端子
ｔ1 が配線Ｌ1 を介してＦＰＧＡチップ52ａの端子ｔ13
と、端子ｔ2 が途中にスイッチｓｗ14を配した配線Ｌ2
を介してＦＰＧＡチップ52ａの端子ｔ14及び配線Ｌ3 を
介してＦＰＧＡチップ52ｂの端子ｔ8 と、端子ｔ3 が配
線Ｌ4 を介してＦＰＧＡチップ52ｂの端子ｔ7 と、端子
ｔ4 が配線Ｌ5 を介してＦＰＧＡチップ52ｃの端子ｔ16
及び途中にスイッチｓｗ11を配した配線Ｌ6 を介してＦ
ＰＧＡチップ52ｂの端子ｔ10と、端子ｔ5 が配線Ｌ7 を
介してＦＰＧＡチップ52ｄの端子ｔ23と、そして端子ｔ
6 が配線Ｌ8 を介してＦＰＧＡチップ52ｃの端子ｔ18と
それぞれ接続される。

【００５０】また、ＦＰＧＡチップ52ｂでは、端子ｔ7
が配線Ｌ9 を介してピンポスト部53ａのピンポストＴＰ
11と、端子ｔ8 が途中にスイッチｓｗ13を配した配線Ｌ
10を介してＦＰＧＡチップ52ｄの端子ｔ20及び配線Ｌ11
を介してピンポスト部53ａのピンポストＴＰ12と、端子
ｔ9 が配線Ｌ12を介してＦＰＧＡチップ52ｄの端子ｔ21
及び配線Ｌ13を介してピンポスト部53ａのピンポストＴ
Ｐ14と、端子ｔ10が配線Ｌ14を介してＦＰＧＡチップ52
ｄの端子ｔ22及び配線Ｌ15を介してピンポスト部53ａの
ピンポストＴＰ13と、端子ｔ11が配線Ｌ16を介してＦＰ
ＧＡチップ52ｃの端子ｔ17及び配線Ｌ17を介してピンポ
スト部53ａのピンポストＴＰ15と、そして端子ｔ12が配
線Ｌ18を介してＦＰＧＡチップ52ｄの端子ｔ24とそれぞ
れ接続される。

【００５１】さらに、ＦＰＧＡチップ52ｃでは、端子ｔ
14が配線Ｌ19を介してＦＰＧＡチップ52ｄの端子ｔ20
と、端子ｔ15が配線Ｌ20を介してＦＰＧＡチップ52ｄの
端子ｔ19と、端子ｔ16が配線Ｌ21を介してＦＰＧＡチッ
プ52ｄの端子ｔ22と、端子ｔ17が途中にスイッチｓｗ12
を配した配線Ｌ22を介してＦＰＧＡチップ52ｄの端子ｔ
23とそれぞれ接続される。

【００５２】また、ＦＰＧＡチップ52ｄでは、端子ｔ19
が配線Ｌ23を介してピンポスト部53ｂのピンポストＴＰ
22と、端子ｔ20が配線Ｌ24を介してピンポスト部53ｂの
ピンポストＴＰ21とそれぞれ接続される。

【００５３】さらに、配線Ｌ25により上記コネクタ部54
ｅの１端子ｃ5 が配線Ｌ8 及び配線18と接続され、その
ためにコネクタ部54ｅの１端子ｃ5 がＦＰＧＡチップ52
ａの端子ｔ6 、ＦＰＧＡチップ52ｃの端子ｔ18、ＦＰＧ
Ａチップ52ｂの端子ｔ12及びＦＰＧＡチップ52ｄの端子
ｔ24が一括接続される。

【００５４】しかるに、ピンポスト部53ａでは、ピンポ
ストＴＰ11がラッピング配線ＷＲ1を介して上記フリー
ホール55に装着されたＩＣ56の１端子Ｑ1 と接続される
と共に、ピンポストＴＰ12がそれぞれスイッチｓｗ21〜
24を介して上記コネクタ部54ａ〜54ｄの１端子と接続さ
れる。

【００５５】上記スイッチｓｗ11〜ｓｗ14，ｓｗ21〜ｓ
ｗ24はいずれも配線遅延の影響を考慮する必要のない、
物理的、機械的に配線状態を継断するものであり、例え
ばテストボード51上に予め配設されたＤＩＰスイッチに
より構成されるものである。

【００５６】続く図８に、上記図７のようにして構成さ
れたテストボード51を第１のテストボードとし、他の同
様の第２乃至第４のテストボード62〜64と共に拡張ボー
ド65に対してシステム接続した場合を例示する。

【００５７】同図で、第１のテストボード51では、コネ
クタ部（ＣＯＮ１）54ａが配線Ｌ31を介して第３のテス
トボード63のコネクタ部（ＣＯＮ31）67ａに、コネクタ
部（ＣＯＮ２）54ｂが配線Ｌ32を介して拡張ボード65の
コネクタ部（ＣＯＮＳ２）69ｂに、コネクタ部（ＣＯＮ
３）54ｃが配線Ｌ33を介して第４のテストボード64のコ
ネクタ部（ＣＯＮ41）68ａに、そしてコネクタ部（ＣＯ
Ｎ４）54ｂが配線Ｌ３４を介して第２のテストボード６
２のコネクタ部（ＣＯＮ24）66ｄにそれぞれ接続され
る。

【００５８】また、第２のテストボード62では、コネク
タ部（ＣＯＮ21）66ａが配線Ｌ35を介して第３のテスト
ボード63のコネクタ部（ＣＯＮ33）67ｃに、コネクタ部
（ＣＯＮ22）66ｂが配線Ｌ36を介して拡張ボード65のコ
ネクタ部（ＣＯＮＳ１）69ａに、そしてコネクタ部（Ｃ
ＯＮ23）54ｃが配線Ｌ37を介して第４のテストボード64
のコネクタ部（ＣＯＮ43）68ｃにそれぞれ接続される。

【００５９】さらに、第３のテストボード63のコネクタ
部（ＣＯＮ32）66ｂが配線Ｌ38を介して拡張ボード65の
コネクタ部（ＣＯＮＳ３）69ｃに、コネクタ部（ＣＯＮ
34）67ｄが配線Ｌ39を介して第４のテストボード64のコ
ネクタ部（ＣＯＮ44）68ｄにそれぞれ接続され、第４の
テストボード64のコネクタ部（ＣＯＮ42）68ｂが配線Ｌ
40を介して拡張ボード65のコネクタ部（ＣＯＮＳ４）69
ｄに接続される。

【００６０】以上のような構成にあって、まず図７によ
るテストボード51内での配線動作について説明する。図
７で、評価回路中のある信号について例えばＦＰＧＡチ
ップ52ａからＦＰＧＡチップ52ｄへの配線を行なう場
合、まずＦＰＧＡのレイアウト処理としてＦＰＧＡチッ
プ52ａの出力端子をｔ5 に割振ると共に、ＦＰＧＡチッ
プ52ｄの入力端子をｔ23に割振るものとする。これら端
子ｔ5 〜ｔ23間は配線Ｌ7 によりすでに接続されている
ため、これでＦＰＧＡチップ52ａからＦＰＧＡチップ52
ｄへの接続が実現される。

【００６１】同様な接続レイアウト処理を図中の配線Ｌ
16，Ｌ12，Ｌ1 ，Ｌ20，Ｌ4 それぞれの両端に位置する
ＦＰＧＡチップ52ａ〜52ｄについても行なう。しかる
に、ＦＰＧＡチップ52ａ〜52ｄの各端子ｔ3 ，ｔ8 ，ｔ
14，ｔ20及びその間の配線Ｌ3 ，Ｌ10，Ｌ19，Ｌ2 によ
る４点間接続を行なう場合、上記レイアウト処理を実行
すると共に、スイッチｓｗ13，ｓｗ14をオンすることに
より、該接続が実現される。なお、ＦＰＧＡの未使用な
外部端子は高インピーダンス状態であるので、仮に３点
間のＦＰＧＡの配線を行なう際に物理的に４点間のＦＰ
ＧＡを接続したとしても問題はない。

【００６２】また、上記スイッチｓｗ13，ｓｗ14をオフ
することにより、配線Ｌ3 と配線Ｌ19とは独立した２点
間のＦＰＧＡ接続となり、上記２点間の配線レイアウト
処理を施すことが可能となる。

【００６３】同様な接続レイアウト処理を配線Ｌ6 と配
線Ｌ21に対してスイッチｓｗ11，ｓｗ12をオン／オフす
ることで実現する。また、配線Ｌ11によりピンポスト部
53ａのピンポストＴＰ12と配線Ｌ3 とを接続すると、測
定評価時にピンポストＴＰ12を観測することにより配線
Ｌ3 の状態を知ることができる。

【００６４】さらに、ピンポストＴＰ12はコネクタ部54
ａ〜54ｄとスイッチｓｗ21〜ｓｗ24を介して接続される
ため、コネクタ部54ａ〜54ｄに対応したスイッチｓｗ21
〜ｓｗ24を任意にオン／オフすることにより、所望のコ
ネクタ部54ａ〜54ｄの１端子と配線Ｌ3 、すなわちＦＰ
ＧＡチップ52ａの端子ｔ2 及びＦＰＧＡチップ52ｂの端
子ｔ8 を接続することができる。

【００６５】このように、ＦＰＧＡ間の各配線毎にピン
ポスト部53ａ，53ｂのピンポストＴＰｎを接続配線する
ものとし、各ピンポストＴＰｎをスイッチを介してコネ
クタ部54ａ〜54ｅと接続されるようにすれば、任意のＦ
ＰＧＡの端子を観測可能となると共に、任意のコネクタ
部に接続することができる。

【００６６】また、配線Ｌ9 により配線Ｌ4 と接続され
たピンポスト部53ａのピンポストＴＰ11は、ラッピング
配線ＷＲ1 によりフリーホール55上のディスクリートＩ
ＣであるＩＣ56の１端子Ｑ1 と接続することができる。

【００６７】コネクタ部54ｅの１端子ｃ5 から外部信号
が入力されると、この外部信号は配線Ｌ25から配線Ｌ8
，Ｌ18を介してＦＰＧＡチップ52ａの端子ｔ6 、ＦＰ
ＧＡチップ52ｃの端子ｔ18、ＦＰＧＡチップ52ｂの端子
ｔ12及びＦＰＧＡチップ52ｄの端子ｔ24と一括接続され
ているため、ＦＰＧＡチップ52ａ〜52ｄのそれぞれに分
配供給することができる。したがって、この外部信号と
して例えばクロックやリセット等のファンアウトの高い
信号を供給するべくレイアウト処理で割振るようにすれ
ば、ＦＰＧＡチップ52ａ〜52ｄをより有効に使用するこ
とができる。

【００６８】上記図７のようにして構成されたテストボ
ード51を第１のテストボードとし、他の同様の第２乃至
第４のテストボード62〜64と共に拡張ボード65に対して
図８の如くシステム接続したものとする。

【００６９】この場合、配線Ｌ31，Ｌ34，Ｌ37，Ｌ39，
Ｌ33及びＬ35により第１のテストボード51と第２乃至第
４のテストボード62〜64上の「ＣＯＮｎ１」「ＣＯＮｎ
３」「ＣＯＮｎ４」（ここでｎは０，２〜４）で表わさ
れるコネクタ部を介して各テストボード51，62〜64が接
続される。

【００７０】また、これと共に、配線Ｌ32，Ｌ36，Ｌ38
及びＬ40により第１のテストボード51及び第２乃至第４
のテストボード62〜64上の「ＣＯＮｎ２」（ｎは上記と
同じ）で表わされるコネクタ部と拡張ボード65上の「Ｃ
ＯＮＳ１〜４」で表わされるコネクタ部69ａ〜69ｄとを
介して、各テストボード51，62〜64と拡張ボード65とが
接続される。

【００７１】第１のテストボード51内では、第２乃至第
４のテストボード62〜64及び拡張ボード65と接続された
コネクタ部（ＣＯＮ１〜４）54ａ〜54ｅそれぞれの１端
子を、スイッチｓｗ21〜ｓｗ24のオン／オフの設定によ
りピンポスト部53ａと接続しており、またこのピンポス
ト部53ａは上記図７に示したように各ＦＰＧＡチップ52
ａ〜52ｄの任意端子と接続されている。したがって、第
１のテストボード51内のＦＰＧＡチップ52ａ〜52ｄと第
２乃至第４のテストボード62〜64及び拡張ボード65に搭
載される任意のＦＰＧＡ、ＬＳＩあるいはＩＣ等とを接
続することができる。この場合、第１のテストボード51
内のスイッチｓｗ11〜ｓｗ14，ｓｗ21〜ｓｗ24はそれぞ
れ物理的、機械的に配線の接続状態を継断するものであ
るので、配線遅延の影響を考慮することなく各配線の接
続状態を可変設定することができる。

【００７２】［第４実施例］以下本発明をマスクドゲー
トアレイによる配線回路及びこの配線回路を用いたＦＰ
ＧＡチップ搭載のテストボード装置に適用した場合の第
４実施例について図面を参照して説明する。

【００７３】図９はマスクドゲートアレイによる配線回
路の構成を示すもので、71がゲートアレイチップ、72，
72，…がこのゲートアレイチップ71上に行列状に規則配
置された多数の入出力端子であり、ここでは簡略化した
構成として例えば２行２列の計４個が配置されるものと
する。

【００７４】上記入出力端子72，72，…は、入出力バッ
ファ73，73，…を介して汎用配線74，74，…により統括
接続されるもので、各入出力バッファ73，73，…はそれ
ぞれ互いに入力端子と出力端子とを接続した一対のトラ
イステートバッファ75，75より構成される。

【００７５】これら入出力バッファ73，73，…を構成す
る各対のトライステートバッファ75，75，…は、制御回
路76からのイネーブル／ディセーブル信号が一方に直
接、他方にインバータ77，77，…を介して反転されてそ
れぞれ入力されることで、そのいずれかがハイインピー
ダンス状態となって信号の伝送を遮断して、信号の伝送
方向を規定するようになるものである。

【００７６】しかるに制御回路76は、例えば入出力端子
72，72，…の個数だけ多段接続されたフリップフロップ
（Ｆ／Ｆ）78，78，…によりシフトレジスタを構成する
もので、クロック端子79より入力される動作クロックに
したがって外部から制御端子80に与えられる制御情報を
シフトしながら保持し、各段の保持内容を上記イネーブ
ル／ディセーブル信号として対応する入出力バッファ7
3，73，…に供する。

【００７７】上記のような構成にあって、制御端子80よ
り制御回路76のＦ／Ｆ78，78，…に制御情報を入力する
ことで、その保持内容が対応する入出力バッファ73，7
3，…にイネーブル／ディセーブル信号として送られる
と、上述した如く入出力バッファ73，73，…を構成する
各対のトライステートバッファ75，75，…のいずれか一
方がハイインピーダンス状態となって信号の伝送を遮断
し、他方が“Ｈ”／“Ｌ”レベルの信号を伝送すること
になる。

【００７８】そのため、結果として入出力端子72，72，
…がそれぞれ入力端子あるいは出力端子となって信号の
伝送方向が規定されることとなり、入出力端子72，72，
…内で対応するもの同士が接続されるものである。

【００７９】なお、上記図９では制御回路76からのイネ
ーブル／ディセーブル信号を、入出力バッファ73を構成
する一対のトライステートバッファ75，75の一方に直
接、他方にインバータ77を介して反転して供することに
より、その一方のトライステートバッファ75で必ず
“Ｈ”／“Ｌ”レベルの信号を伝送することとし、対応
する当該入出力端子72を入出力端子と出力端子のいずれ
か一方に規定するようにしたが、代わって図１０に示す
ような構成とすることにより一対のトライステートバッ
ファ75，75の双方をハイインピーダンス状態として双方
向の信号の伝送を遮断させることもできる。

【００８０】すなわち図１０では、図９のインバータ7
7，77，…を廃し、制御回路76のＦ／Ｆ78，78，…を入
出力バッファ73，73，…を構成する全てのトライステー
トバッファ75，75，…の個数だけ多段接続してシフトレ
ジスタを構成している。

【００８１】制御回路76では、クロック端子79から入力
される動作クロックにしたがって外部から制御端子80に
与えられる制御情報をＦ／Ｆ78，78，…でシフトしなが
ら保持し、各段の保持内容を上記イネーブル／ディセー
ブル信号として対応する入出力バッファ73，73，…のト
ライステートバッファ75，75，…に個別に供する。

【００８２】そのため、入出力バッファ73，73，…を構
成する一対のトライステートバッファ75，75の双方をハ
イインピーダンス状態として双方向の信号の伝送を遮断
させ、結果として対応する入出力端子72と他の入出力端
子72，72，…との接続を断つように設定させることもで
きるものである。

【００８３】次に上記図９あるいは図１０で示したゲー
トアレイチップ71と同様の配線回路を複数のＦＰＧＡを
搭載したテストボード装置に適用した場合について説明
する。

【００８４】図１１はその全体構成を示すもので、81が
テストボードである。このテストボード81上には、例え
ば４個のＦＰＧＡチップ82ａ〜82ｄがそれぞれ図示しな
いソケットを介して接続配置されると共に、検証用のラ
ッピングポストピンが配設された２つのピンポスト部83
ａ，83ｂ、ここでは図示しない外部のボードとの接続に
用いられるコネクタ部（図では「ＣＯＮ５１〜５５」と
示す）84ａ〜84ｅ、任意のＩＣ，ＬＳＩを接続可能なフ
リーホール85等が設けられる。

【００８５】さらに、ＦＰＧＡチップ82ａ，82ｂの中間
位置に上記図９あるいは図１０で示した配線回路（Ｇ
Ａ）86ａが、ＦＰＧＡチップ82ａ，82ｃの中間位置に配
線回路86ｂが、ＦＰＧＡチップ82ｃ，82ｄの中間位置に
配線回路86ｃが、ＦＰＧＡチップ82ｂ，82ｄの中間位置
に配線回路86ｄが、２つのピンポスト部83ａ，83ｂとコ
ネクタ部84ａ〜84ｄの中間位置に配線回路86ｅ〜86ｇが
それぞれ配置される。

【００８６】上記ＦＰＧＡチップ82ａ〜82ｄは、それぞ
れ多数の端子を有し、ここではそのうちＦＰＧＡチップ
82ａの端子ｔ31〜ｔ36、ＦＰＧＡチップ82ｂの端子ｔ37
〜ｔ42、ＦＰＧＡチップ82ｃの端子ｔ43〜ｔ48及びＦＰ
ＧＡチップ82ｄの端子ｔ49〜ｔ54が配線接続されている
ものとする。

【００８７】すなわち、ＦＰＧＡチップ82ａでは、端子
ｔ31が配線Ｌ41を介してＦＰＧＡチップ82ｃの端子ｔ43
と、端子ｔ32が配線Ｌ42を介して配線回路86ｂ及び配線
Ｌ43を介してＦＰＧＡチップ82ｂの端子ｔ38と、端子ｔ
33が配線Ｌ44を介してＦＰＧＡチップ82ｂの端子ｔ37
と、端子ｔ34が配線Ｌ45を介して配線回路86ｂ及び配線
Ｌ46を介して配線回路86ａと、端子ｔ35が配線Ｌ47を介
してＦＰＧＡチップ82ｃの端子ｔ47及び配線Ｌ48を介し
て配線回路86ａと、そして端子ｔ36が配線Ｌ49を介して
ＦＰＧＡチップ82ｄの端子ｔ54とそれぞれ接続される。

【００８８】また、ＦＰＧＡチップ82ｂでは、端子ｔ37
が配線Ｌ49を介してピンポスト部83ａのピンポストＴＰ
31と、端子ｔ38が配線Ｌ50を介してピンポスト部83ａの
ピンポストＴＰ32及び配線Ｌ51を介して配線回路86ｄ
と、端子ｔ39が配線Ｌ52を介してピンポスト部83ａのピ
ンポストＴＰ34及び配線Ｌ80を介してＦＰＧＡチップ82
ｄの端子ｔ51と、端子ｔ40が配線Ｌ53を介して配線回路
86ａ、配線Ｌ54を介してピンポスト部83ａのピンポスト
ＴＰ33及び配線Ｌ55を介して配線回路86ｄと、端子ｔ41
が配線Ｌ56を介して配線回路86ａ及び配線Ｌ57を介して
ＦＰＧＡチップ82ｄの端子ｔ53と、そして端子ｔ42が配
線Ｌ58を介してＦＰＧＡチップ82ｃの端子ｔ48及び配線
Ｌ59を介してピンポスト部83ａのピンポストＴＰ35とそ
れぞれ接続される。

【００８９】さらに、ＦＰＧＡチップ82ｃでは、端子ｔ
44が配線Ｌ60を介して配線回路86ｂ及び配線Ｌ61を介し
てＦＰＧＡチップ82ｄの端子ｔ50と、端子ｔ45が配線Ｌ
62を介してＦＰＧＡチップ82ｄの端子ｔ49と、端子ｔ46
が配線Ｌ63を介して配線回路86ｂ及び配線Ｌ64を介して
配線回路86ｃと、端子ｔ47が配線Ｌ65を介して配線回路
86ｃとそれぞれ接続される。

【００９０】また、ＦＰＧＡチップ82ｄでは、端子ｔ49
が配線Ｌ66を介してピンポスト部83ｂのピンポストＴＰ
42と、端子ｔ50が配線Ｌ67を介してピンポスト部83ｂの
ピンポストＴＰ41及び配線Ｌ68を介して配線回路86ｄ
と、端子ｔ52が配線Ｌ69を介して配線回路86ｃ及び配線
Ｌ70を介して配線回路86ｄと、端子ｔ53が配線Ｌ71を介
して配線回路86ｃとそれぞれ接続される。

【００９１】さらに、配線Ｌ72により上記コネクタ部84
ｅの１端子ｃ15が配線Ｌ58及び配線49と接続され、それ
がためにコネクタ部84ｅの１端子ｃ15がＦＰＧＡチップ
82ａの端子ｔ36、ＦＰＧＡチップ82ｂの端子ｔ42、ＦＰ
ＧＡチップ82ｃの端子ｔ48及びＦＰＧＡチップ82ｄの端
子ｔ54と一括接続される。

【００９２】しかるに、ピンポスト部83ａでは、ピンポ
ストＴＰ31がラッピング配線ＷＲ11を介して上記フリー
ホール85に装着されたＩＣ87の１端子Ｑ11と接続される
と共に、ピンポストＴＰ32が配線Ｌ73を介して配線回路
86ｅ、配線Ｌ74を介して配線回路86ｆ及び配線Ｌ75を介
して配線回路86ｇとそれぞれ接続される。

【００９３】そして、上記配線回路86ｅは配線Ｌ76を介
して上記コネクタ部54ａ及び配線Ｌ77を介して上記コネ
クタ部54ｂと、上記配線回路86ｆは配線Ｌ78を介して上
記コネクタ部54ｃと、そして上記配線回路86ｇは配線Ｌ
79を介して上記コネクタ部54ｄとそれぞれ接続される。

【００９４】上記配線回路86ａ〜86ｇは、上記図９ある
いは図１０に示した如くいずれも配線遅延の影響を考慮
する必要のない配線状態を継断するものである。続く図
１２に、上記図１１のようにして構成されたテストボー
ド81を第１のテストボードとし、他の同様の第２乃至第
４のテストボード92〜94と共に拡張ボード95に対してシ
ステム接続した場合を例示する。

【００９５】同図で、第１のテストボード81では、コネ
クタ部（ＣＯＮ５１）84ａが配線Ｌ81を介して第２のテ
ストボード92のコネクタ部（ＣＯＮ６１）96ａに、コネ
クタ部（ＣＯＮ５２）84ｂが配線Ｌ82を介して第４のテ
ストボード94のコネクタ部（ＣＯＮ８２）98ｂに、コネ
クタ部（ＣＯＮ５３）84ｃが配線Ｌ83を介して拡張ボー
ド95のコネクタ部（ＣＯＮＳ１２）99ｂに、そして、コ
ネクタ部（ＣＯＮ５４）84ｄが配線Ｌ84を介して第２の
テストボード93のコネクタ部（ＣＯＮ７４）97ｄにそれ
ぞれ接続される。

【００９６】また、第２のテストボード92では、コネク
タ部（ＣＯＮ６２）96ｂが配線Ｌ85を介して第３のテス
トボード93のコネクタ部（ＣＯＮ７２）97ｂに、コネク
タ部（ＣＯＮ６３）96ｃが配線Ｌ86を介して拡張ボード
95のコネクタ部（ＣＯＮＳ１１）99ａに、そしてコネク
タ部（ＣＯＮ６４）96ｄが配線Ｌ87を介して第４のテス
トボード94のコネクタ部（ＣＯＮ８４）98ｄにそれぞれ
接続される。

【００９７】さらに、第３のテストボード93ではコネク
タ部（ＣＯＮ７１）97ａが配線Ｌ88を介して第４のテス
トボード94のコネクタ部（ＣＯＮ８１）98ａに、コネク
タ部（ＣＯＮ７３）97ｃが配線Ｌ89を介して拡張ボード
95のコネクタ部（ＣＯＮＳ１３）99ｃにそれぞれ接続さ
れ、第４のテストボード94のコネクタ部（ＣＯＮ８３）
98ｃが配線Ｌ90を介して拡張ボード95のコネクタ部（Ｃ
ＯＮＳ１４）99ｄに接続される。

【００９８】以上のような構成にあって、まず図１１に
よるテストボード81内での配線動作について説明する。
図１１で、評価回路中のある信号について例えばＦＰＧ
Ａチップ82ａからＦＰＧＡチップ82ｂへの配線を行なう
場合、まずＦＰＧＡチップのレイアウト処理としてＦＰ
ＧＡチップ82ａの出力端子をｔ33に割振ると共に、ＦＰ
ＧＡチップ82ｂの入力端子をｔ37に割振るものとする。
これら端子ｔ33〜ｔ37間は配線Ｌ44によりすでに接続さ
れているため、これでＦＰＧＡチップ82ａからＦＰＧＡ
チップ82ｂへの接続が実現される。

【００９９】同様な接続レイアウト処理を図中の配線Ｌ
49，Ｌ58，Ｌ80，Ｌ41，Ｌ62，Ｌ43それぞれの両端に位
置するＦＰＧＡチップ82ａ〜82ｄについても行なう。し
かるに、ＦＰＧＡチップ82ａ〜82ｄの各端子ｔ35，ｔ4
1，ｔ53，ｔ47及びその間の配線Ｌ48，Ｌ56，Ｌ57，Ｌ7
1，Ｌ65，Ｌ47による４点間接続を行なう場合、上記レ
イアウト処理を実行すると共に、配線回路86ａにより配
線Ｌ48と配線Ｌ56を接続及び配線回路86ｃにより配線Ｌ
71と配線Ｌ65を接続をそれぞれ確立することにより、該
接続が実現される。なお、ＦＰＧＡチップの未使用な外
部端子は高インピーダンス状態であるので、仮に３点間
のＦＰＧＡチップの配線を行なう際に物理的に４点間の
ＦＰＧＡチップを接続したとしても問題はない。

【０１００】また反対に、配線回路86ａ，86ｃで内部の
入出力バッファを構成するトライステートバッファへの
イネーブル／ディセーブル信号を全てディセーブル状態
とすることにより、配線Ｌ48と配線Ｌ56、配線Ｌ71と配
線Ｌ65の間の接続が断たれることとなるので、配線Ｌ57
と配線Ｌ47はそれぞれ独立した２点間のＦＰＧＡ接続と
なり、この２点間の配線レイアウト処理を施すことが可
能となる。

【０１０１】同様な接続レイアウト処理を配線回路86ｂ
と配線回路86ｄについても行なう。また、配線Ｌ50によ
りピンポスト部83ａのピンポストＴＰ32と配線Ｌ43とを
接続すると、測定評価時にピンポストＴＰ32を観測する
ことにより配線Ｌ43の状態を知ることができる。

【０１０２】さらに、ピンポストＴＰ32は配線Ｌ73〜Ｌ
75、配線回路86ｅ〜86ｇ、配線Ｌ76〜Ｌ79を介してコネ
クタ部84ａ〜84ｄと接続されるため、コネクタ部84ａ〜
84ｄに対応した配線回路86ｅ〜86ｇでコネクタ部84ａ〜
84ｄに対応した入出力バッファのトライステートバッフ
ァへのイネーブル／ディセーブル信号を任意に設定する
ことにより、所望のコネクタ部84ａ〜84ｄの１端子と配
線Ｌ43、すなわちＦＰＧＡチップ82ａの端子ｔ32及びＦ
ＰＧＡチップ82ｂの端子ｔ38を接続することができる。

【０１０３】このように、ＦＰＧＡチップ間の各配線毎
にピンポスト部83ａ，83ｂのピンポストＴＰｎを接続配
線するものとし、各ピンポストＴＰｎを配線回路86ｅ〜
86ｇを介してコネクタ部84ａ〜84ｄと接続されるように
すれば、任意のＦＰＧＡチップの端子を観測可能となる
と共に、任意のコネクタ部に接続することができる。

【０１０４】また、配線Ｌ49により配線Ｌ44と接続され
たピンポスト部83ａのピンポストＴＰ31は、ラッピング
配線ＷＲ11によりフリーホール85上のディスクリートＩ
ＣであるＩＣ87の１端子Ｑ11と接続することができる。

【０１０５】コネクタ部84ｅの１端子ｃ15から外部信号
が入力されると、この外部信号は配線Ｌ72から配線Ｌ5
8，Ｌ49を介してＦＰＧＡチップ82ｂの端子ｔ42、ＦＰ
ＧＡチップ82ｃの端子ｔ48、ＦＰＧＡチップ82ａの端子
ｔ36及びＦＰＧＡチップ82ｄの端子ｔ54と一括接続され
ているため、ＦＰＧＡチップ82ａ〜82ｄのそれぞれに分
配供給することができる。したがって、この外部信号と
して例えばクロックやリセット等のファンアウトの高い
信号を供給するべくレイアウト処理で割振るようにすれ
ば、ＦＰＧＡチップ82ａ〜82ｄをより有効に使用するこ
とができる。

【０１０６】上記図１１のようにして構成されたテスト
ボード81を第１のテストボードとし、他の同様の第２乃
至第４のテストボード92〜94と共に拡張ボード95に対し
て図１２の如くシステム接続したものとする。

【０１０７】この場合、配線Ｌ81，Ｌ87，Ｌ88，Ｌ84，
Ｌ82及びＬ85により第１のテストボード81と第２乃至第
４のテストボード92〜94上の「ＣＯＮｎ１」「ＣＯＮｎ
２」「ＣＯＮｎ４」（ここでｎは５，６，７，８）で表
わされるコネクタ部を介して各テストボード81，92〜94
が接続される。

【０１０８】また、これと共に、配線Ｌ83，Ｌ86，Ｌ89
及びＬ90により第１のテストボード81及び第２乃至第４
のテストボード92〜94上の「ＣＯＮｎ２」（ｎは上記と
同じ）で表わされるコネクタ部と拡張ボード95上の「Ｃ
ＯＮＳ１１〜１４」で表わされるコネクタ部99ａ〜99ｄ
を介して、各テストボード81，92〜94と拡張ボード95と
が接続される。

【０１０９】第１のテストボード81内では、第２乃至第
４のテストボード92〜94及び拡張ボード95と接続された
コネクタ部（ＣＯＮ５１〜５４）84ａ〜84ｄそれぞれの
１端子を、配線回路86ｅ〜86ｇの設定によりピンポスト
部83ａと接続しており、またこのピンポスト部83ａは上
記図１１に示したように各ＦＰＧＡチップ82ａ〜82ｄの
任意端子と接続されている。

【０１１０】したがって、第１のテストボード81内のＦ
ＰＧＡチップ82ａ〜82ｄと第２乃至第４のテストボード
92〜94及び拡張ボード95に搭載される任意のＦＰＧＡ、
ＬＳＩあるいはＩＣ等とを接続することができる。この
場合、第１のテストボード81内の配線回路86ａ〜86ｇは
それぞれ配線遅延の影響を考慮することなく各配線の接
続状態を可変設定することができるものである。

【０１１１】

【発明の効果】以上詳記した如く本発明によれば、配線
遅延の影響を受けず、配線の自由度を上げて使用効率を
大幅に向上させることができるプログラム可能な配線回
路及びテストボード装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＦＰＩＣチップの内
部構成を例示する図。

【図２】同実施例に係る他の構成を例示する図。

【図３】同実施例に係る他の構成を例示する図。

【図４】本発明の第２実施例に係るＦＰＩＣチップを搭
載したテストボード装置の全体構成を示す図。

【図５】同実施例に係るＦＰＩＣチップの内部構成を例
示する図。

【図６】同実施例に係るテストボード装置内でのＦＰＩ
ＣチップとＬＳＩの接続状態を例示する図。

【図７】本発明の第３実施例に係るテストボード装置の
全体構成を示す図。

【図８】同実施例に係る他のテストボード装置との接続
状態を例示する図。

【図９】本発明の第４実施例に係る配線回路（ゲートア
レイチップ）の内部構成を例示する図。

【図１０】図９の他の構成を例示する図。

【図１１】同実施例に係るテストボード装置の全体構成
を示す図。

【図１２】同実施例に係る他のテストボード装置との接
続状態を例示する図。

【符号の説明】

11，33ａ〜33ｄ…ＦＰＩＣチップ、12，72…入出力端
子、13，42，48…入出力ライン、14，43…水平方向汎用
配線、15，44…垂直方向汎用配線、16，17，23，24，2
7，28…バイパス配線、18…接続ポイント、21，25…第
１の層、22，26…第２の層、31…テストボード、32…バ
スライン、34ａ〜34ｇ…ＬＳＩ、35ａ，35ｂ…一般の信
号線、41…汎用入出力端子、45…バス専用配線、46…バ
ス専用入出力端子、51，81…（第１の）テストボード、
52ａ〜52ｄ，82ａ〜82ｄ…ＦＰＧＡチップ、53ａ，53
ｂ，83ａ，83ｂ…ピンポスト部、54ａ〜54ｅ，66ａ〜66
ｅ，67ａ〜67ｅ，68ａ〜68ｅ，69ａ〜69ｅ，84ａ〜84
ｅ，96ａ〜96ｅ，97ａ〜97ｅ，98ａ〜98ｅ，99ａ〜99ｅ
…コネクタ部、55，85…フリーホール、56，87…ＩＣ、
62〜64，92〜94…第２乃至第４のテストボード、65，95
…拡張ボード、71，86ａ〜86ｇ…配線回路（ゲートアレ
イチップ）、73…入出力バッファ、74…汎用配線、75…
トライステートバッファ、制御回路76…、77…インバー
タ、78…フリップフロップ（Ｆ／Ｆ）、79…クロック端
子、80…制御端子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 Ｃ

Claims (15)

【特許請求の範囲】
1. 【請求項１】 半導体チップに規則配置された入出力端
   子と、 この入出力端子それぞれに対して配設され、該入出力端
   子とチップ内の配線経路との間のデータの送受を行なう
   入出力ラインと、 任意の配線経路を形成すべく上記半導体チップに配設さ
   れた汎用配線と、 この汎用配線を所定長毎にバイパスするバイパス配線
   と、 上記入出力ライン、汎用配線及びバイパス配線の各交点
   位置にアレイ状に配置され、相互間の接続状態を可変し
   て配線経路を制御するプログラム素子でなる配線接続ポ
   イントとを具備したことを特徴とするプログラム可能な
   配線回路。
2. 【請求項２】 上記バイパス配線は汎用配線をバイパス
   する所定長を複数種設けたことを特徴とする請求項１記
   載のプログラム可能な配線回路。
3. 【請求項３】 上記バイパス配線は上記入出力端子及び
   入出力ラインを設けた層とは別の層に設けた多層構造と
   したことを特徴とする請求項１記載のプログラム可能な
   配線回路。
4. 【請求項４】 上記バイパス配線はチップ外周近傍で上
   記入出力端子を直接接続したことを特徴とする請求項１
   記載のプログラム可能な配線回路。
5. 【請求項５】 上記バイパス配線は上記入出力ライン上
   を直接接続したことを特徴とする請求項１記載のプログ
   ラム可能な配線回路。
6. 【請求項６】 上記バイパス配線は上記汎用配線上を直
   接接続したことを特徴とする請求項１記載のプログラム
   可能な配線回路。
7. 【請求項７】 半導体チップに規則配置された入出力端
   子、この入出力端子それぞれに対して配設され、該入出
   力端子とチップ内の配線経路との間のデータの送受を行
   なう入出力ライン、任意の配線経路を形成すべく上記半
   導体チップに配設された汎用配線、この汎用配線を所定
   長毎にバイパスするバイパス配線、上記入出力ライン、
   汎用配線及びバイパス配線の各交点位置にアレイ状に配
   置され、相互間の接続状態を可変して配線経路を制御す
   るプログラム素子でなる配線接続ポイントを備えたプロ
   グラム可能な配線回路と、 このプログラム可能な配線回路の各入出力端子と１体１
   に対応して接続された端子部を有し、任意のＬＳＩを搭
   載可能なソケットとを配設したことを特徴とするテスト
   ボード装置。
8. 【請求項８】 半導体チップに規則配置された汎用入出
   力端子と、 任意の配線経路を形成すべく配設された汎用配線と、 外部のバスラインと接続するべく配設されたバス専用入
   出力端子と、 このバス入出力端子と接続されたバス専用配線と、 上記汎用配線と上記バス専用配線とを接続するバス接続
   配線と、 上記汎用入出力端子、汎用配線、バス専用配線及びバス
   接続配線の各交点位置にアレイ状に配置され、相互間の
   接続状態を可変して配線経路を制御するプログラム素子
   でなる配線接続ポイントとを具備したことを特徴とする
   プログラム可能な配線回路。
9. 【請求項９】 半導体チップに規則配置された汎用入出
   力端子、任意の配線経路を形成すべく配設された汎用配
   線と、外部のバスラインと接続するべく配設されたバス
   専用入出力端子、このバス入出力端子と接続されたバス
   専用配線、上記汎用配線と上記バス専用配線とを接続す
   るバス接続配線、上記汎用入出力端子、汎用配線、バス
   専用配線及びバス接続配線の各交点位置にアレイ状に配
   置され、相互間の接続状態を可変して配線経路を制御す
   るプログラム素子でなる配線接続ポイントを備えたプロ
   グラム可能な配線回路と、 このプログラム可能な配線回路の汎用入出力端子と１体
   １に対応して接続された端子部を有し、任意のＬＳＩを
   搭載可能なソケットと、 上記プログラム可能な配線回路のバス入出力端子と接続
   されたバスラインとを配設したことを特徴とするテスト
   ボード装置。
10. 【請求項１０】 ＦＰＧＡ（Field Programmable Gate
    Array ）を専用搭載するソケットと、 これらソケットの端子と検証用器具とを接続するピンポ
    スト部と、 外部ボードと上記ピンポスト部とを接続するコネクタ部
    と、 上記ソケットどうしの間、上記ソケットとピンポスト部
    の間、ピンポスト部とコネクタ部の間の少なくとも一つ
    に規則配置され、接続状態を継断する物理的スイッチ手
    段とを具備したことを特徴とするテストボード装置。
11. 【請求項１１】 半導体チップに規則配置された複数の
    入出力端子と、 これら入出力端子間を接続して任意の配線経路を形成す
    べく配設された汎用配線と、 この汎用配線上に上記入出力端子毎に配置され、当該入
    出力端子での信号の伝送方向を規定すべくそれぞれが互
    いの入力端子と出力端子とを接続した一対のトライステ
    ートバッファよりなる複数の入出力バッファと、 これら複数の入出力バッファを構成するそれぞれのトラ
    イステートバッファのイネーブル／ディセーブル情報を
    保持する保持手段と、 この保持手段に保持させる上記イネーブル／ディセーブ
    ル情報を入力する情報入力端子とを具備したマスクドゲ
    ートアレイでなることを特徴とする配線回路。
12. 【請求項１２】 上記保持手段は上記入出力バッファに
    対する上記入出力端子数分だけのイネーブル／ディセー
    ブル情報を保持し、この保持手段の保持するイネーブル
    ／ディセーブル情報及びこれを反転した情報を各入出力
    バッファを構成する一対のトライステートバッファに供
    することを特徴とする請求項１１記載の配線回路。
13. 【請求項１３】 上記保持手段は上記入出力バッファを
    構成するトライステートバッファ個々に対するイネーブ
    ル／ディセーブル情報を保持することを特徴とする請求
    項１１記載の配線回路。
14. 【請求項１４】 半導体チップに規則配置された複数の
    入出力端子、これら入出力端子間を接続して任意の配線
    経路を形成すべく配設された汎用配線、この汎用配線上
    に上記入出力端子毎に配置されて当該入出力端子での信
    号の伝送方向を規定すべくそれぞれが互いの入力端子と
    出力端子とを接続した一対のトライステートバッファよ
    りなる複数の入出力バッファ、これら複数の入出力バッ
    ファを構成するそれぞれのトライステートバッファのイ
    ネーブル／ディセーブル情報を保持する保持手段、この
    保持手段に保持させる上記イネーブル／ディセーブル情
    報を入力する情報入力端子を備えたマスクドゲートアレ
    イでなる配線回路と、 この配線回路の各入出力端子と１体１に対応して接続さ
    れた端子部を有し、任意のＬＳＩを搭載可能なソケット
    とを配設したことを特徴とするテストボード装置。
15. 【請求項１５】 ＦＰＧＡ（Field Programmable Gate
    Array ）を専用搭載する複数のソケットと、 これらソケットの端子と検証用器具とを接続するピンポ
    スト部と、 外部ボードと上記ピンポスト部とを接続するコネクタ部
    と、 半導体チップに規則配置された複数の入出力端子、これ
    ら入出力端子間を接続して任意の配線経路を形成すべく
    配設された汎用配線、この汎用配線上に上記入出力端子
    毎に配置されて当該入出力端子での信号の伝送方向を規
    定すべくそれぞれが互いの入力端子と出力端子とを接続
    した一対のトライステートバッファよりなる複数の入出
    力バッファ、これら複数の入出力バッファを構成するそ
    れぞれのトライステートバッファのイネーブル／ディセ
    ーブル情報を保持する保持手段、この保持手段に保持さ
    せる上記イネーブル／ディセーブル情報を入力する情報
    入力端子を備え、上記ソケットどうしの間、上記ソケッ
    トとピンポスト部の間、ピンポスト部とコネクタ部の間
    の少なくとも一つに配置されてその間の接続状態を継断
    するマスクドゲートアレイでなる配線回路とを具備した
    ことを特徴とするテストボード装置。