JPH08102661A - デジタル制御発振機 - Google Patents

デジタル制御発振機

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JPH08102661A
JPH08102661A JP7268015A JP26801595A JPH08102661A JP H08102661 A JPH08102661 A JP H08102661A JP 7268015 A JP7268015 A JP 7268015A JP 26801595 A JP26801595 A JP 26801595A JP H08102661 A JPH08102661 A JP H08102661A
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digital
oscillator
edge
signal
pulse
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JP7268015A
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Gregory T Brauns
トーマス ブラウンズ グレゴリー
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AT&T Inc
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider

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  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【課題】 発振機の基準クロック期間よりも短い位相調
整期間を導入できる発振機を提供する。 【解決手段】 本発明においては、デジタルクロックパ
ルスに応答して先端と後端とを有するデジタル発振パル
スを生成するエッジ遅延発振機１００，２００を有する
デジタル制御発振機は、遅延信号に応答して発振機パル
スの先端と後端の少なくとも一方を遅延させる。また本
発明のデジタル出力信号の位相調整期間を減少させる方
法は、ほぼ所定の周波数で先端と後端とを有する第１の
デジタルパルス列を生成し、そしてこの第１のデジタル
パルス列とは位相がずれている（所定の周波数の１／２
周期だけ遅延している）ほぼ所定の周波数で先端と後端
とを有する第２のデジタルパルス列を生成する。このエ
ッジ遅延したパルスを有する第２のデジタルパルス列を
第１のデジタルパルス列と結合してデジタル出力信号を
生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、発振機に関し、特
にデジタル制御発振機に関する。
【０００２】
【従来の技術】従来のデジタル制御発振機は、発振機の
基準クロックの期間よりも短い位相調整期間を導入する
には限界がある。かくしてこの基準クロック期間は、デ
ジタル制御発振機に組み込まれた位相ロックループ（Ph
ase-locked loop (PLL)）の時間精度に関し、量子化
（位相調整期間）の限界がある。一般的に、基準クロッ
クの精度を高くするためには、発振機内の基準クロック
の周波数を増加させる必要があるが、このアプローチは
様々な問題がある。このようなアプローチにおいては、
より高い周波数クロックが提供されるかあるいはこのク
ロック周波数を増加させるような回路が必要となる。し
かし、この基準クロックの周波数を増加させることは、
他の回路のコストおよび複雑性が増加しその結果発振機
の電力消費も増加する。同様に、ある種の環境下では周
波数を増加させることは、技術的な問題で必ずしも可能
なオプションではない。
【０００３】
【発明が解決しようとする課題】かくして、発振機の基
準クロックの期間よりも短い位相調整期間を導入できる
発振機が必要である。
【０００４】
【課題を解決するための手段】本発明のデジタル制御発
振機を有する集積回路の特徴は、デジタルクロックパル
スに応答して先端「立ち上がり (rising-edge)」と後端
「立ち下がり (falling-edge) 」とを有するデジタル発
振機パルスを生成するようなエッジ遅延発振機を有す
る。このエッジ遅延発振機は遅延信号に応答して発振機
パルスエッジの少なくとも一方を遅延させる。
【０００５】また本発明のデジタル出力信号の位相量子
化を減少させる方法は、ほぼ所定の周波数で先端と後端
とを有する第１のデジタルパルス列を生成し、そしてほ
ぼ所定の周波数で先端と後端とを有する第２のデジタル
パルス列を生成し、そしてこの第２のデジタルパルス列
は第１のデジタルパルス列とは位相がずれている。前記
第２のデジタルパルス列のデジタルパルスの少なくとも
１つのエッジの１つは、第１のデジタルパルス列に比較
してそのほぼ所定の周波数の２分の１周期だけ遅延して
おり、このエッジ遅延したパルスを有する第２のデジタ
ルパルス列を第１のデジタルパルス列と結合してデジタ
ル出力信号を生成する。
【０００６】
【発明の実施の形態】図２は、１次ループ構造を有する
デジタル位相ロックループ「digital phase-locked loo
p (DPLL)」を表す１実施例である。このようなＤＰＬＬ
は、図２に示したように１個の集積回路チップ上に形成
することも可能である。この線は、位相ディテクタ６０
０とローパスフィルタ７００と発振機８００と周波数分
割機９００とを有する。この位相ディテクタ６００は、
入力信号Ｕ1 と出力信号Ｕ2 との間の位相差を検出す
る。図２に示したＤＰＬＬの位相ディテクタ６００は、
タイプ４の検知機を有し、これに関しては、Phase-Lock
ed Loops: Theory, Designand Applications (1984)に
開示されている。適正な動作を行うためにＵ1 とＵ2 と
の間の位相差を増加することができる。例えば、この位
相検知機は、入力信号の各々に対し周波数分割機を含む
ことができる。これに関しては、前掲の文献に開示され
ている。同図に示すように、Ｕ1 とＵ2 との間の位相差
から得られたエラー信号（図示せず）は、蓄積されフィ
ルタ処理される。従来のＤＰＬＬと同様にこのフィルタ
処理されたエラー信号は、発振機クロックに対しスピー
ドアップしたりスローダウンするような指示を与え、そ
の結果この出力信号は、所定の閉ループ周波数依存性ゲ
インを持って入力信号を追跡する。
【０００７】ＰＬＬで全デジタル化を実現する際の１つ
の問題点は、出力信号Ｕ2 の量子化ステップすなわち位
相調整期間に対する制限である。最低の位相調整期間は
発振機８００内の最高周波数信号の期間に制限されてし
まう。従来のＰＬＬにおいては、従来の発振機は、その
最大周波数は、ある種の応用においては、適正な位相精
度あるいはタイミング精度を提供するために十分小さい
位相ステップあるいは調整期間を提供できるほど高くは
ないために好ましいものではない。
【０００８】デジタル制御発振機「digitak-controlled
oscillator (DCO) 」を実現する技術は前掲の文献の１
０３頁に開示されている。この種のＤＣＯは、増分−減
分「"increment-decrement (ID) counter DCO"」と称す
る。このようなＤＣＯの実施例が図８に示されている。
図９は、デジタル制御発振機（ＤＣＯ）１２００により
生成されたデジタルパルスのタイミング図である。同図
に示すようにＤＣＯ１２００は、入力信号として所定の
周波数で通常（相互にタイミングのとれた）クロックパ
ルス（信号）を受信する。このＤＣＯ１２００は図２の
ローパスフィルタ７００のようなフィルタからキャリー
信号あるいはボロウ信号のいずれかを得る。ＤＣＯ１２
００に提供されたこれらの信号とその結果得られたデジ
タル出力パルスが図９に示されている。図８に示された
回路の詳細な説明は「"Digital Phase-Locked Loops mo
ve into Analog Territory," written by W.T. Greer,
Jr., and Bill Kean, and appearing in Electronic De
sign, March 31, 1982.」を参照されたい。図８の回路
においてキャリーパルス（スピードアップ信号）が増分
（ＩＮＣ）ポートに与えられると基準クロックのクロッ
クサイクル（クロックパルス）は、基準クロック周波数
の１サイクルだけデジタル出力パルスのシーケンスの位
相を進められる。同様に、ボロウパルス（スローダウン
信号）が減分（ＤＥＣ）ポートに与えられると基準クロ
ック周波数の１サイクルだけデジタル出力パルスのシー
ケンスの位相が遅延する。ＤＣＯ１２００の出力ポート
に現れる出力デジタル信号は、基準クロックの周波数の
約半分の周波数を有することになっている。前述したよ
うに、このようなＤＣＯの利点は、最低位相調整期間が
基準クロックの１周期に等しい点である。図１に本発明
のＤＣＯを示す。
【０００９】図１のデジタル制御発振機（ＤＣＯ）８１
０は、基準クロックパルスの両端を用いて基準クロック
のクロック周期の２分の１まで落とした位相量子化精度
を達成するようなデジタル出力信号を生成する。本発明
のＤＣＯ８１０の回路は、図８に示された実施例に対し
２倍の周波数利点を与えることになる。図１においてＤ
ＣＯ８１０は、基準クロック周波数の２分の１に等しい
公称出力周波数を有する。さらに入力信号ＳＤＱ１とＳ
ＤＱ０はそれぞれデータ選択ポート１３０，２３０に与
えられこれらを用いて増分（スピードアップ）位相調整
あるいは減分（スローダウン）位相調整の信号処理を行
う。さらに図８に示したＤＣＯとは対称的にデジタル出
力信号位相量子化すなわち位相調整期間が基準クロック
周波数の周期の２分１となる。また本発明のデジタル制
御発振機８１０として示したＤＣＯは、図２に示したＰ
ＬＬ内に組み込むことができる。本発明のＤＣＯは、例
えば、アナログＰＬＬも組み込むことが可能でありＰＬ
Ｌ以外の他のシステムあるいは、配置にも採用できる。
【００１０】図３は、本発明のＤＣＯにより生成された
デジタル出力パルスを表す図である。同図に示されるよ
うに基準クロック信号が、ＤＣＯに与えられる。同様に
増分信号がＤＣＯに与えられる。そして減分信号が同じ
くＤＣＯに与えられる。このような増分信号および減分
信号から得られたデジタル出力パルスも同様に示されて
いる。増分信号が本発明のＤＣＯに与えられると、クロ
ックパルスは出力周波数の４分の１サイクルだけ位相が
進む、すなわち、出力クロックパルスの基準クロック周
波数の２分の１サイクルだけ位相が進むようなパルス列
を含む。これに対し、図８に示した従来のＤＣＯにおい
ては、そのクロックパルスは、増分信号に対しては、出
力周波数の２分の１サイクルあるいは、基準クロック周
波数の１サイクルだけ進む。同様に減分信号が本発明の
ＤＣＯに与えられると得られたデジタル出力信号は、ク
ロックパルスが出力周波数の４分の１サイクルだけその
位相が遅延するか、あるいは基準クロック周波数の２分
の１サイクルだけ位相が遅延するような１連の信号パル
スを有する。これに対し図８に示す従来のＤＣＯにおい
ては、減分信号に対しクロックパルスは、出力周波数の
２分の１サイクルだけ遅延するかあるいは、基準クロッ
ク周波数の１サイクルだけ遅延する。
【００１１】本発明の図１のＤＣＯは、エッジ遅延先端
発振機１００とエッジ遅延後端発振機２００とを有す
る。このエッジ遅延先端発振機１００とエッジ遅延後端
発振機２００は、デジタルクロック信号に応答して先端
と後端とを有するデジタル発振機パルスを生成する。デ
ジタル遅延信号に応答してエッジ遅延先端発振機１００
は、クロックパルスの先端のときにトリガされる発振機
パルス端部の少なくとも１つを遅延させる。同様にエッ
ジ遅延後端発振機２００は、デジタル遅延信号に応答し
てクロックパルスの後端のときにトリガされて発振機パ
ルス端部の少なくとも１つを遅延させる。本明細書にお
いては、これらの発振機はエッジ遅延発振機と称する。
この実施例においてはエッジ遅延先端発振機１００は、
データ選択ポート１３０を有する先端トリガフリップフ
ロップ回路を有する。同様にエッジ遅延後端発振機２０
０は、データ選択ポート２３０を有する後端トリガフリ
ップフロップ回路を有する。発振機パルスエッジ遅延を
引き起こすようなデジタルパルス信号がデータ選択ポー
ト１３０あるいは２３０に与えられる。
【００１２】エッジ遅延先端発振機１００は、所定の基
準クロック周波数を有するクロック４００に応答する。
このクロック信号は、外部から与えられてエッジ遅延先
端発振機１００にクロック信号ポート１６０から入力さ
れる。同様に、データ選択ポート１３０は遅延信号ＳＤ
Ｑ１を受信する。さらにエッジ遅延先端発振機１００
は、遅延信号ＳＤＱ１がロウのときには、ポート１２０
からポート１４０に提供されるＤ０として示される信号
はラッチされる。この状態において、この実施例におい
ては、データ選択ポート１３０に提供された信号ＳＤＱ
１がロウのときには、図１にＱ１として示されているポ
ート１１０に提供された発振機信号は、クロック４００
の周波数を２分の１にしたものに対応する一連のデジタ
ルクロックパルスである。このことは、例えば基準クロ
ックの周波数の２分の１の周波数を有することになる。
同様に、エッジ遅延先端発振機１００についてもまたデ
ータ選択ポート１３０に与えられるデジタル信号すなわ
ち２進信号がハイのときには、ポート１１０からポート
１５０に与えられる信号はラッチされる。このような状
態において、エッジ遅延先端発振機１００においては、
ポート１１０に与えられる発振機パルスは遷移しない
（すなわち直前のデジタル発振機パルスからその状態を
変えず）、そしてクロック４００からのクロックパルス
の先端でトリガされるべきデジタルパルスエッジはデー
タ選択ポート１３０にデジタル遅延信号が与えられた場
合には遅延する。当然のことながら本発明は、このよう
な高電圧信号対低電圧信号の極性あるいは振幅に関して
は、特に拘らないものとする。
【００１３】エッジ遅延後端発振機２００の動作もエッ
ジ遅延先端発振機１００のそれと同様であるが、エッジ
遅延後端発振機２００は、先端トリガ方式ではなく後端
トリガ方式である。エッジ遅延先端発振機１００につい
て記載したのと同様に、低デジタル信号が信号ＳＤＱ０
としてデータ選択ポート２３０に入力されるとポート２
１０におけるデジタル信号あるいはデジタルパルスは、
基準クロックの周波数の２分の１に相当する周波数を有
する。同様にＳＤＱ０としてデータ選択ポート２３０に
入力された信号がハイのときには、ポート２１０からポ
ート２５０に供給された信号は、ラッチされてクロック
４００からのクロックパルスの後端でトリガされるべき
デジタルパルスのエッジは遅延される。これは、エッジ
遅延先端発振機１００に対し先端でのデジタルパルスエ
ッジのトリガを遅延させるのとは異なる。さらに、図１
の実施例は、フリップフロップの出力パルスは、その出
力パルスの１端のみで状態を変えるようなＤ型フリップ
フロップを用いているが、別法として、フリップフロッ
プの出力状態のいずれの端部でもその状態を変えるよう
なフリップフロップを用いることも可能である。同様
に、またこの実施例は、図１に示された２個の発振機で
はなく、１個の１端遅延発振機のみを用いるよう構成す
ることもできる。
【００１４】図３に示すようなタイミングチャートにお
いては、本発明のＤＣＯの動作に影響を与えるあるファ
クタは、位相調整をいかに増分するか、あるいは位相調
整をいかに減分するかである。図８に示した従来のＤＣ
Ｏとは異なり本発明のＤＣＯは、図１に示すようにより
複雑なデジタル信号を考慮する必要がある。特にこの実
施例においては、それぞれエッジ遅延先端発振機１００
およびエッジ遅延後端発振機２００により提供されるデ
ジタル発振機信号Ｑ１，Ｑ０の相対的な位相を考慮しな
ければならない。本発明のＤＣＯのこの実施例の１面
は、ＡＮＤゲート３００をＤＣＯ８１０に導入すること
により容易に理解できる。発振機パルスは、エッジ遅延
先端発振機１００とエッジ遅延後端発振機２００により
提供される。同様にこれらの発振機パルスは、この実施
例ではＡＮＤゲート３００により結合される。しかし、
本発明は、この点についてのみ限定されるものではな
い。この実施例においては、以下に詳述するように、信
号Ｑ１とＱ０の位相関係に応じて、およびこれら一連の
デジタル信号の一方のデジタルパルスに対し、遅延され
たエッジに依存して位相調整は、ＤＣＯ８１０のデジタ
ル出力信号に対し実行できる。
【００１５】実現されるべき所望の位相調整と、この実
施例におけるエッジ遅延先端発振機１００とエッジ遅延
後端発振機２００により生成されるデジタル信号の相対
位相との関係を図４−７に示す。図４に示すように位相
調整の増分を行うものと仮定する。そこでエッジ遅延先
端発振機１００のデジタル信号Ｑ１は、エッジ遅延後端
発振機２００のデジタル信号Ｑ０よりも位相が進んでお
り、そしてエッジ遅延後端発振機２００のデジタル信号
Ｑ０の後端を１基準クロックサイクルだけ遅延させるも
のとする。これは前述したようにエッジ遅延後端発振機
２００のデータ選択ポート２３０へ高ＳＤＱ０信号を提
供することにより達成できる。そしてエッジ遅延後端発
振機２００は、クロック４００により与えられたクロッ
クパルスの後端でトリガする。このようにして、エッジ
遅延先端発振機１００とエッジ遅延後端発振機２００に
より生成されたそれぞれのデジタル信号は、デジタル発
振機信号Ｑ０の後端における少なくとも１部の遅延によ
り同一時にハイとなる。ＤＣＯ８１０のデジタル出力パ
ルスに関しては、そのためエッジ遅延後端発振機２００
へ与えられる増分信号は、出力信号周波数の４分の１サ
イクルだけあるいは、基準クロック周波数のクロック周
期の２分の１サイクルだけ出力信号におけるクロックパ
ルスを進めることにより位相調整されることになる。か
くして図４に示したように、エッジ遅延の後エッジ遅延
先端発振機１００とエッジ遅延後端発振機２００により
与えられたデジタル信号の相対位相は、エッジ遅延先端
発振機１００のデジタル信号Ｑ１がエッジ遅延後端発振
機２００のデジタル信号Ｑ０よりも先行していた状態
が、エッジ遅延後端発振機２００のデジタル信号Ｑ０が
エッジ遅延先端発振機１００のデジタル信号Ｑ１に先行
する状態へと変化する。
【００１６】次に図５において、位相調整の増分を仮定
する。同図においては、エッジ遅延後端発振機２００の
デジタル信号Ｑ０は、エッジ遅延先端発振機１００のデ
ジタル信号Ｑ１に位相が先行している。ここで図１の実
施例の状態においては、ハイ信号がエッジ遅延先端発振
機１００のデータ選択ポート１３０に与えられる。この
場合エッジ遅延先端発振機１００は、先端トリガ発振機
であるがこれは、エッジ遅延先端発振機１００により生
成されるデジタルパルスの後端を１基準クロック周期だ
け遅延させる。そして図１において、この遅延は出力パ
ルスを進めることになる、その理由はエッジ遅延先端発
振機１００とエッジ遅延後端発振機２００により生成さ
れたデジタル信号は同時にハイだからである。かくし
て、ＤＣＯ８１０により生成された出力信号により示さ
れるようにその結果、出力信号のクロック位相を出力信
号周波数の４分の１サイクルだけあるいは基準クロック
周波数の２分の１周期だけ進めることにより位相調整が
行われる。
【００１７】次に図６において、ここでは、位相を増加
するのではなく位相を減少し、その結果減分信号が、図
４，５とは異なり与えられる場合を仮定する。エッジ遅
延先端発振機１００によるデジタル信号は、エッジ遅延
後端発振機２００によるデジタル信号よりも位相が進ん
でいる。かくして先端を遅延させるのであるが、これは
データ選択ポート１３０へ高デジタル信号を提供するこ
とにより行われる。最後に図７において、ここでも位相
を減少させるために減分信号を提供するが、エッジ遅延
後端発振機２００のデジタル信号はエッジ遅延先端発振
機１００のデジタル信号よりも位相が進んでいるものと
する。すると先端は、エッジ遅延後端発振機２００のデ
ータ選択ポート２３０に高信号を提供することにより遅
延され、その結果、後端トリガ発振機により生成される
パルスのエッジを遅延させる。
【００１８】図１０は、図４−７に示された関係を表す
エッジ遅延真理値表を示す。この表は、エッジ遅延先端
発振機１００またはエッジ遅延後端発振機２００のいず
れかが、これらの発振機により生成されるデジタル信号
の相対位相に基づいて、および位相調整の方向（すなわ
ち増分あるいは減分）に基づいて高信号を受信するか否
かに関する情報を与えるものである。またこの表は、先
端あるいは後端のいずれかが遅延されるべきかを表して
いる。所望の位相調整を実現するために増分信号あるい
は減分信号を与えることに加えてエッジ遅延先端発振機
１００とエッジ遅延後端発振機２００により生成される
デジタル信号の位相関係を検出するのが望ましい。この
位相関係は、様々な方法により検出できるが、例えば従
来のラッチすなわちフリップフロップであり、これは、
図１１に示されたフリップフロップ回路８７のようなも
のであり、そして他のデジタルあるいは論理回路により
検出できる。
【００１９】図１１は、本発明によりＤＣＯを制御する
ＳＤＱ１とＳＤＱ０のようなデジタル遅延信号を生成す
るデジタル回路を表す実施例を示す。この回路は、図１
０に示された真理値表に基づいて動作する。本発明によ
るＤＣＯは、図に示されたデジタル回路により生成され
たデジタル遅延信号を用いることに限定されるものでは
ない。図に示すように増分信号あるいは減分信号が提供
される。この実施例においては、これらの信号は、ＤＣ
Ｏの出力信号と同期している。１５，２５，３５，４５
のフリップフロップ回路を用いて提供されたデジタル遅
延信号は、基準クロックのほぼ１サイクルのパルス幅を
有する。各フリップフロップ回路において、これは、フ
リップフロップ回路のデータポートに接続された論理Ａ
ＮＤゲートへフリップフロップの反転出力ポートから提
供されたフィードバック信号により行われる。各フリッ
プフロップ回路はそれぞれＡＮＤゲート例えば１０，２
０，３０，４０を有する。同様に図１に示したエッジ遅
延先端発振機１００とエッジ遅延後端発振機２００のよ
うなエッジ遅延発振機の出力デジタルパルス信号と反転
出力デジタルパルス信号とを用いて提供されたデジタル
遅延信号が適宜エッジが遅延したデジタル発振機パルス
の先端あるいは後端と同期している。論理ゲート５０，
５５，６５，７０と論理ゲート６０，７５，８０，８５
は、フリップフロップ回路１５，２５，３５，４５によ
り提供されたデジタル遅延信号を多重化するよう動作す
る。この多重化動作を行うために提供された信号は、図
１１ではトークンと称する。このトークン信号は、フリ
ップフロップ回路８７により提供され、そしてこのフリ
ップフロップ回路８７はデジタル発振機信号Ｑ０とデジ
タル発振機信号Ｑ１との位相関係を検出し、デジタル発
振機信号の位相が進んでいることに応じてハイまたはロ
ウのデジタル信号を生成する。増分／減分信号と共にこ
のトークン信号は、多重化動作を制御し、所望のデジタ
ル遅延信号を生成する。
【００２０】図１に示したような本発明のＤＣＯは、以
下に説明するように動作してデジタル出力信号の位相量
子化を減少する。第１群のデジタルパルスが図１に示さ
れたエッジ遅延先端発振機１００によりほぼ所定の周波
数で生成される。そしてこのデジタルパルスの各々は、
先端と後端とを有する。同様にエッジ遅延後端発振機２
００を用いて第２群のデジタルパルスをほぼ所定の周波
数で生成する。この第２群のデジタルパルスは、第１群
のデジタルパルスとは位相がずれている。この第２群の
デジタルパルスと第１群のデジタルパルスの位相差は、
例えば、基準クロックパルスのデューティサイクルによ
り位相あるいは遅延量を変化することにより行われる。
図１に示した実施例においては、これら第１群と第２群
とは、これらのデジタルパルスの所定の周波数の４分の
１周期だけずれている。同様に第１群あるいは第２群の
デジタルパルスの少なくとも１つの端部の１つは、所定
の周波数の２分の１周期だけ遅延している。そしてこの
ことは、少なくとも１つのエッジ遅延パルスを含む一連
のパルスを生成するために位相調整あるいは、デジタル
遅延信号に応じて行われる。図１の実施例においては、
この位相調整すなわちデジタル遅延信号は、増分信号あ
るいは減分信号のいずれかを含み、第１群あるいは第２
群のデジタルパルスのエッジを遅延させる信号を生成す
る。例えば、第１群のデジタルパルスの先端あるいは後
端を遅延することができる。同様に第２群のデジタルパ
ルスの先端あるいは後端を遅延することもできる。これ
ら第１群あるいは第２群のいずれのデジタルパルスのど
の端部を遅延するかに拘らず、エッジ遅延パルスを有す
るこれらのデジタルパルスは、その後他のデジタルパル
ス群と結合され、それにより位相量子化を減少させるよ
うなデジタル出力信号を生成する。例えば、図１に示さ
れたものにおいては、２つの群のデジタルパルスは、論
理ＡＮＤゲートあるいは他のデジタル論理素子により結
合することができる。ここに用いたデジタル論理素子に
よっては、論理ＡＮＤゲート以外のデジタル論理信号を
組み合わせることのできる別の素子を用いてデジタルパ
ルスを結合しそれによりデジタル出力信号の位相量子化
を減少することができる。同様にまた本発明は、ハイま
たはロウのデジタル論理信号のためには信号の詳細な形
態については、なんら制限するものではない。
【００２１】変形例として、例えば本発明のＤＣＯは、
５０％以外のデュティサイクルを有するクロックパルス
を用いることもできる。このようなＤＣＯでも発振機の
基準クロックの周期以下の位相調整期間を導入すること
ができ、そして必ずしも基準クロック周波数の周期の２
分の１ほど小さい精度を必要としない場合もある。
【発明の効果】以上述べたように本発明によれば、デジ
タルクロックパルスに応答して先端（立ち上がり）と後
端（立ち下がり）とを有するデジタル発振機パルスを生
成するようなエッジ遅延発振機を有する。このエッジ遅
延発振機は遅延信号に応答して発振機パルスエッジの少
なくとも一方を遅延させるデジタル制御発振機を有する
集積回路を提供することある。
【図面の簡単な説明】
【図１】本発明のデジタル制御発振機「デジタルコント
ロールドオシレーター（ＤＣＯ）」の一実施例を表すブ
ロック図
【図２】本発明のＤＣＯの実施例を組み込んだ位相ロッ
クループ「フェイズロックドループ（ＰＬＬ）」の１実
施例を表すブロック図
【図３】本発明のＤＣＯの実施例に関連する一連のデジ
タルパルスを表すタイミンググラフ図
【図４】本発明のＤＣＯの実施例に関連する別のデジタ
ルパルスを表すタイミング図
【図５】本発明のＤＣＯの実施例に関連する別のデジタ
ルパルスを表すタイミング図
【図６】本発明のＤＣＯの実施例に関連する別のデジタ
ルパルスを表すタイミング図
【図７】本発明のＤＣＯの実施例に関連する別のデジタ
ルパルスを表すタイミング図
【図８】従来の増分−減分カウンタＤＣＯを表すブロッ
ク図
【図９】図８の増分−減分カウンタの実施例に関連する
一連のデジタルパルスを表すタイミング図
【図１０】本発明のＤＣＯの実施例においてデジタル遅
延信号と所望の位相調整との間の関係を表す真理値表
【図１１】本発明のＤＣＯを制御するデジタル遅延信号
を生成するデジタル回路の一実施例を表す図
【符号の説明】
１０，２０，３０，４０，３００ ＡＮＤゲート １５，２５，３５，４５，８７ フリップフロップ回路 ５０，６０，９０ インバータ ５５，６５，７５，８５ ＯＲゲート ７０，８０ ＮＡＮＤゲート １００ エッジ遅延先端（rising-edge ）発振機 １１０，１２０，１４０，１５０，２１０，２２０，２
４０，２５０ ポート １３０，２３０ データ選択ポート １６０，２６０ クロック信号ポート ２００ エッジ遅延後端発振機 ４００ クロック ６００ 位相ディテクタ ７００ ローパスヒルタ ８００ 発振機 ８１０ デジタル制御発振機（ＤＣＯ） ９００ 周波数分割機 １０００ デジタル位相ロックループ（ＤＰＬＬ） １２００ デジタル制御発振機

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 デジタルクロックパルスに応答して先端
    と後端とを有するデジタル発振パルスを生成するエッジ
    遅延発振機（１００，２００）を有するデジタル制御発
    振機において、 前記エッジ遅延発振機（１００，２００）は、遅延信号
    に応答して発振機パルスの先端と後端の少なくとも一方
    を遅延させることを特徴とするデジタル制御発振機。
  2. 【請求項２】 前記エッジ遅延発振機（１００，２０
    ０）は、先端トリガ発振機（１００）であることを特徴
    とする請求項１のデジタル制御発振機。
  3. 【請求項３】 前記エッジ遅延発振機（１００，２０
    ０）は、後端トリガ発振機（２００）であることを特徴
    とする請求項１のデジタル制御発振機。
  4. 【請求項４】 デジタル遅延信号に応答して、発振機パ
    ルスの先端または後端の少なくとも一方を遅延させる後
    端トリガ発振機（２００）と、 デジタル論理ゲート（３００）と、をさらに有し前記発
    振機（１００，２００）の出力ポートは、前記デジタル
    論理ゲート（３００）の入力ポートに接続されることを
    特徴とする請求項２のデジタル制御発振機。
  5. 【請求項５】 前記デジタル論理ゲート（３００）は、
    ＡＮＤゲート（３００）であることを特徴とする請求項
    ４のデジタル制御発振機。
  6. 【請求項６】 デジタル出力信号の位相調整期間を減縮
    する方法において （Ａ）所定の周波数の第１群のデジタルパルスを生成す
    るステップと、 前記一連のデジタルパルスは先端と後端とを有し、 （Ｂ）所定の周波数の第２群のデジタルパルスを生成す
    るステップと、 この第２群のデジタルパルスは、先端と後端とを有し、
    この第２群のデジタルパルスは前記第１群のデジタルパ
    ルスとは位相が異なり第２群のデジタルパルスの少なく
    とも１つの端部の１つは前記所定の周波数の少なくなと
    も２分１周期だけ遅延し、 （Ｃ）少なくとも１つのエッジ遅延パルスを有する第２
    群のデジタルパルスを第１群のデジタルパルスと組み合
    わせてデジタル出力信号を生成するステップとからなる
    ことを特徴とするデジタル出力信号の位相調整期間を減
    少する方法。
  7. 【請求項７】 前記（Ｃ）のステップは、第２群のデジ
    タルパルスと第１群のデジタルパルスを論理動作でもっ
    て結合することを特徴とする請求項６の方法。
  8. 【請求項８】 前記（Ｃ）のステップは、ＡＮＤ論理動
    作により行うことを特徴とする請求項７の方法。
  9. 【請求項９】 前記（Ｂ）のステップは、前記第１群の
    デジタルパルスに対し所定周波数の４分の１周期だけ位
    相ずらせた第２群のデジタルパルスを生成することを特
    徴とする請求項６の方法。
JP7268015A 1994-09-23 1995-09-22 デジタル制御発振機 Pending JPH08102661A (ja)

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