JPH08102667A - Ｐｌｌシンセサイザ装置 - Google Patents
Ｐｌｌシンセサイザ装置Info
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- JPH08102667A JPH08102667A JP6237760A JP23776094A JPH08102667A JP H08102667 A JPH08102667 A JP H08102667A JP 6237760 A JP6237760 A JP 6237760A JP 23776094 A JP23776094 A JP 23776094A JP H08102667 A JPH08102667 A JP H08102667A
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- Japan
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- phase
- phase comparator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】チャージポンプのスイッチングタイミングによ
るノイズの発生を軽減したＰＬＬシンセサイザ装置を提
供する。 【構成】複数のＰＬＬシンセサイザ回路の位相比較器
（２ａ，２ｂ）の内の１つの位相比較器（２ｂ）の前段
に遅延回路（５）を設け、チヤージポンプ（３ａ，３
ｂ）のスイッチングタイミングをずらすことにより、チ
ヤージポンプ（３ａ，３ｂ）のスイッチングによるノイ
ズの発生を低減する。
るノイズの発生を軽減したＰＬＬシンセサイザ装置を提
供する。 【構成】複数のＰＬＬシンセサイザ回路の位相比較器
（２ａ，２ｂ）の内の１つの位相比較器（２ｂ）の前段
に遅延回路（５）を設け、チヤージポンプ（３ａ，３
ｂ）のスイッチングタイミングをずらすことにより、チ
ヤージポンプ（３ａ，３ｂ）のスイッチングによるノイ
ズの発生を低減する。
Description
【０００１】
【産業上の利用分野】この発明は自動車電話等に用いら
れるＰＬＬシンセサイザ装置に関し、特に、１つのチッ
プ上に複数のＰＬＬシンセサイザ回路を形成した場合に
おいて、各ＰＬＬシンセサイザ回路のチャージポンプの
スイッチングタイミングによるノイズの発生を軽減した
ＰＬＬシンセサイザ装置に関する。
れるＰＬＬシンセサイザ装置に関し、特に、１つのチッ
プ上に複数のＰＬＬシンセサイザ回路を形成した場合に
おいて、各ＰＬＬシンセサイザ回路のチャージポンプの
スイッチングタイミングによるノイズの発生を軽減した
ＰＬＬシンセサイザ装置に関する。
【０００２】
【従来の技術】図５は、従来のＰＬＬシンセサイザ装置
の構成を示したものである。
の構成を示したものである。
【０００３】図５において、このＰＬＬシンセサイザ装
置は所定周波数の基準信号を基に所望の周波数の出力信
号ｆｏｕｔを発生するもので、基準分周器１、位相比較
器（ＰＤ）２、チヤージポンプ３、比較分周器４、ロー
パスフィルタ（ＬＰＦ）１１、電圧制御発振器（ＶＣ
Ｏ）１２を具備して構成され、基準分周器１、位相比較
器（ＰＤ）２、チヤージポンプ３、比較分周器４は、１
チップのＰＬＬ集積回路（ＰＬＬＩＣ）１０上に搭載さ
れる。
置は所定周波数の基準信号を基に所望の周波数の出力信
号ｆｏｕｔを発生するもので、基準分周器１、位相比較
器（ＰＤ）２、チヤージポンプ３、比較分周器４、ロー
パスフィルタ（ＬＰＦ）１１、電圧制御発振器（ＶＣ
Ｏ）１２を具備して構成され、基準分周器１、位相比較
器（ＰＤ）２、チヤージポンプ３、比較分周器４は、１
チップのＰＬＬ集積回路（ＰＬＬＩＣ）１０上に搭載さ
れる。
【０００４】かかる構成において、基準信号は基準分周
器１で分周されて位相比較器（ＰＤ）２に加えられ、位
相比較器（ＰＤ）２は、この基準分周器１の出力と比較
分周器４の出力との位相比較を行い、この位相比較器
（ＰＤ）２の出力はチヤージポンプ３、ローパスフィル
タ（ＬＰＦ）１１を介して電圧制御発振器（ＶＣＯ）１
２に加えられ、この電圧制御発振器（ＶＣＯ）１２の出
力は比較分周器４で分周されて位相比較器（ＰＤ）２に
加えられる。
器１で分周されて位相比較器（ＰＤ）２に加えられ、位
相比較器（ＰＤ）２は、この基準分周器１の出力と比較
分周器４の出力との位相比較を行い、この位相比較器
（ＰＤ）２の出力はチヤージポンプ３、ローパスフィル
タ（ＬＰＦ）１１を介して電圧制御発振器（ＶＣＯ）１
２に加えられ、この電圧制御発振器（ＶＣＯ）１２の出
力は比較分周器４で分周されて位相比較器（ＰＤ）２に
加えられる。
【０００５】ところで、自動車電話装置等の無線電話装
置においては、上記ＰＬＬシンセサイザ回路を送信側お
よび受信側にそれぞれ対応して２系統使用して無線信号
の送受信を行っている。
置においては、上記ＰＬＬシンセサイザ回路を送信側お
よび受信側にそれぞれ対応して２系統使用して無線信号
の送受信を行っている。
【０００６】しかし、２系統のＰＬＬシンセサイザ回路
をそれぞれ別々の基板上に搭載する従来の構成は、自動
車電話装置のように小型化が要求されるものでは実装面
積の縮小化の上で問題がある。
をそれぞれ別々の基板上に搭載する従来の構成は、自動
車電話装置のように小型化が要求されるものでは実装面
積の縮小化の上で問題がある。
【０００７】そこで、図６に示すように、送信側および
受信側の２系統のＰＬＬシンセサイザ回路を同一の基板
上に搭載し、これにより実装面積の縮小化を図ったＰＬ
Ｌシンセサイザ装置が提案されている。
受信側の２系統のＰＬＬシンセサイザ回路を同一の基板
上に搭載し、これにより実装面積の縮小化を図ったＰＬ
Ｌシンセサイザ装置が提案されている。
【０００８】すなわち、図６に示すＰＬＬシンセサイザ
装置においては、１チップのＰＬＬ集積回路（ＰＬＬＩ
Ｃ）２０上に、基準信号を分周する１つの基準分周器
１、この基準分周器１の出力を入力する２つの位相比較
器（ＰＤ）２ａ，２ｂ、位相比較器（ＰＤ）２ａ，２ｂ
の出力をそれぞれ入力する２つのチヤージポンプ３ａ，
３ｂおよび２つの比較分周器４ａ，４ｂを搭載し、チヤ
ージポンプ３ａの出力を図示しない第１のローパスフィ
ルタＬＰＦ１を介して図示しない第１の電圧制御発振器
ＶＣＯ１に加え、この第１の電圧制御発振器ＶＣＯ１の
出力を比較分周器４ａにフィードバックし、また、チヤ
ージポンプ３ｂの出力を図示しない第２のローパスフィ
ルタＬＰＦ２を介して図示しない第２の電圧制御発振器
ＶＣＯ２に加え、この第２の電圧制御発振器ＶＣＯ２の
出力を比較分周器４ｂにフィードバックするように構成
される。
装置においては、１チップのＰＬＬ集積回路（ＰＬＬＩ
Ｃ）２０上に、基準信号を分周する１つの基準分周器
１、この基準分周器１の出力を入力する２つの位相比較
器（ＰＤ）２ａ，２ｂ、位相比較器（ＰＤ）２ａ，２ｂ
の出力をそれぞれ入力する２つのチヤージポンプ３ａ，
３ｂおよび２つの比較分周器４ａ，４ｂを搭載し、チヤ
ージポンプ３ａの出力を図示しない第１のローパスフィ
ルタＬＰＦ１を介して図示しない第１の電圧制御発振器
ＶＣＯ１に加え、この第１の電圧制御発振器ＶＣＯ１の
出力を比較分周器４ａにフィードバックし、また、チヤ
ージポンプ３ｂの出力を図示しない第２のローパスフィ
ルタＬＰＦ２を介して図示しない第２の電圧制御発振器
ＶＣＯ２に加え、この第２の電圧制御発振器ＶＣＯ２の
出力を比較分周器４ｂにフィードバックするように構成
される。
【０００９】しかしながら、上記図６に示す構成では、
基準信号は１つの基準分周器１で分周して位相比較器２
ａ，２ｂに加えるので、位相比較器２ａ，２ｂの入力信
号波形は、図７（ａ），（ｂ）に示すように同位相とな
り、位相比較器２ａ，２ｂの位相比較のタイミングは同
じとなる。このため、位相比較器２ａ，２ｂの出力は図
８（ａ），（ｂ）に示すように同位相となる。
基準信号は１つの基準分周器１で分周して位相比較器２
ａ，２ｂに加えるので、位相比較器２ａ，２ｂの入力信
号波形は、図７（ａ），（ｂ）に示すように同位相とな
り、位相比較器２ａ，２ｂの位相比較のタイミングは同
じとなる。このため、位相比較器２ａ，２ｂの出力は図
８（ａ），（ｂ）に示すように同位相となる。
【００１０】ところで、チヤージポンプ３ａ，３ｂは、
ぞれぞれ図９に示すようにトランジスタＴｒ１，Ｔｒ２
からなるスイッチング回路からなり、位相比較器２ａ，
２ｂの出力（端子Ｔｉｎに加わる信号）がローレベルで
あると、トランジスタＴｒ１がオン、トランジスタＴｒ
２はオフとなり、後段に接続されるローパスフィルタＬ
ＰＦのコンデンサＣを充電し、ハイレベルであるとトラ
ンジスタＴｒ１がオフ、トランジスタＴｒ２はオンとな
り、後段に接続されるローパスフィルタＬＰＦのコンデ
ンサＣを放電する。ここで、位相比較器２ａ，２ｂの出
力が同位相となると、この２つのチヤージポンプ３ａ，
３ｂのトランジスタＴｒ１，Ｔｒ２のスイッチングタイ
ミングも同じとなり、また、２つのチヤージポンプ３
ａ，３ｂは密集して配置されるため、スイッチング時の
２つのチヤージポンプ３ａ，３ｂの急激な電流変化が同
時に発生し、これにより、回路のアースがふられ、ノイ
ズが発生するという問題があった。
ぞれぞれ図９に示すようにトランジスタＴｒ１，Ｔｒ２
からなるスイッチング回路からなり、位相比較器２ａ，
２ｂの出力（端子Ｔｉｎに加わる信号）がローレベルで
あると、トランジスタＴｒ１がオン、トランジスタＴｒ
２はオフとなり、後段に接続されるローパスフィルタＬ
ＰＦのコンデンサＣを充電し、ハイレベルであるとトラ
ンジスタＴｒ１がオフ、トランジスタＴｒ２はオンとな
り、後段に接続されるローパスフィルタＬＰＦのコンデ
ンサＣを放電する。ここで、位相比較器２ａ，２ｂの出
力が同位相となると、この２つのチヤージポンプ３ａ，
３ｂのトランジスタＴｒ１，Ｔｒ２のスイッチングタイ
ミングも同じとなり、また、２つのチヤージポンプ３
ａ，３ｂは密集して配置されるため、スイッチング時の
２つのチヤージポンプ３ａ，３ｂの急激な電流変化が同
時に発生し、これにより、回路のアースがふられ、ノイ
ズが発生するという問題があった。
【００１１】
【発明が解決しようとする課題】上述のごとく、複数の
系統のＰＬＬシンセサイザ回路を同一の基板上に搭載す
るＰＬＬシンセサイザ装置においては、各系統のチヤー
ジポンプのスイッチングタイミングが同じとなり、これ
によりスイッチング時の各回路の急激な電流変化が同時
に発生し、ノイズが発生するという問題があった。
系統のＰＬＬシンセサイザ回路を同一の基板上に搭載す
るＰＬＬシンセサイザ装置においては、各系統のチヤー
ジポンプのスイッチングタイミングが同じとなり、これ
によりスイッチング時の各回路の急激な電流変化が同時
に発生し、ノイズが発生するという問題があった。
【００１２】そこで、この発明は、チャージポンプのス
イッチングタイミングによるノイズの発生を軽減したＰ
ＬＬシンセサイザ装置を提供することを目的とする。
イッチングタイミングによるノイズの発生を軽減したＰ
ＬＬシンセサイザ装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、それぞれが位相比較器と該位相比較器
の出力を入力するチャージポンプとを有する複数のＰＬ
Ｌシンセサイザ回路を１つのチップ上に形成し、前記複
数のＰＬＬシンセサイザ回路の各位相比較器に単一の基
準信号器からの基準信号を加えるＰＬＬシンセサイザ装
置において、前記複数のＰＬＬシンセサイザ回路の各チ
ャージポンプのスイッチングタイミングをずらすタイミ
ング変更手段を設けたことを特徴とする。
め、この発明は、それぞれが位相比較器と該位相比較器
の出力を入力するチャージポンプとを有する複数のＰＬ
Ｌシンセサイザ回路を１つのチップ上に形成し、前記複
数のＰＬＬシンセサイザ回路の各位相比較器に単一の基
準信号器からの基準信号を加えるＰＬＬシンセサイザ装
置において、前記複数のＰＬＬシンセサイザ回路の各チ
ャージポンプのスイッチングタイミングをずらすタイミ
ング変更手段を設けたことを特徴とする。
【００１４】
【作用】この発明では、タイミング変更手段により、複
数のＰＬＬシンセサイザ回路の各チャージポンプのスイ
ッチングタイミングをずらし、これにより、チャージポ
ンプのスイッチングタイミングが同期しないようにし
て、チャージポンプのスイッチングによるノイズの発生
を防止する。
数のＰＬＬシンセサイザ回路の各チャージポンプのスイ
ッチングタイミングをずらし、これにより、チャージポ
ンプのスイッチングタイミングが同期しないようにし
て、チャージポンプのスイッチングによるノイズの発生
を防止する。
【００１５】ここで、前記タイミング変更手段は、前記
複数のＰＬＬシンセサイザ回路の各位相比較器の内の少
なくとも１つの入力側に設けられ、前記基準信号の位相
をずらす遅延回路を含むことを特徴とする。
複数のＰＬＬシンセサイザ回路の各位相比較器の内の少
なくとも１つの入力側に設けられ、前記基準信号の位相
をずらす遅延回路を含むことを特徴とする。
【００１６】また、前記タイミング変更手段は、前記複
数のＰＬＬシンセサイザ回路の各位相比較器の内の少な
くとも１つの出力側に設けられ、前記位相比較器の出力
信号の位相をずらす遅延回路を含むことを特徴とする。
数のＰＬＬシンセサイザ回路の各位相比較器の内の少な
くとも１つの出力側に設けられ、前記位相比較器の出力
信号の位相をずらす遅延回路を含むことを特徴とする。
【００１７】
【実施例】以下、この発明に係わるＰＬＬシンセサイザ
装置の実施例を添付図面を参照して詳細に説明する。
装置の実施例を添付図面を参照して詳細に説明する。
【００１８】図１は、この発明に係わるＰＬＬシンセサ
イザ装置の一実施例の要部を示すブロック図である。な
お、図１は、図６に示した従来装置に対応するするもの
で、図６の説明に用いたものと同一構成部分には説明の
便宜上同一符号を付して説明する。
イザ装置の一実施例の要部を示すブロック図である。な
お、図１は、図６に示した従来装置に対応するするもの
で、図６の説明に用いたものと同一構成部分には説明の
便宜上同一符号を付して説明する。
【００１９】図１に示す実施例においては、図６に示し
た従来装置と同様に、１チップのＰＬＬ集積回路（ＰＬ
ＬＩＣ）２００上に、基準信号を分周する１つの基準分
周器１、この基準分周器１の出力を入力する２つの位相
比較器（ＰＤ）２ａ，２ｂ、位相比較器（ＰＤ）２ａ，
２ｂの出力をそれぞれ入力する２つのチヤージポンプ３
ａ，３ｂおよび２つの比較分周器４ａ，４ｂを搭載し、
チヤージポンプ３ａの出力を図示しない第１のローパス
フィルタＬＰＦ１を介して図示しない第１の電圧制御発
振器ＶＣＯ１に加え、この第１の電圧制御発振器ＶＣＯ
１の出力を比較分周器４ａにフィードバックし、また、
チヤージポンプ３ｂの出力を図示しない第２のローパス
フィルタＬＰＦ２を介して図示しない第２の電圧制御発
振器ＶＣＯ２に加え、この第２の電圧制御発振器ＶＣＯ
２の出力を比較分周器４ｂにフィードバックするように
構成される。
た従来装置と同様に、１チップのＰＬＬ集積回路（ＰＬ
ＬＩＣ）２００上に、基準信号を分周する１つの基準分
周器１、この基準分周器１の出力を入力する２つの位相
比較器（ＰＤ）２ａ，２ｂ、位相比較器（ＰＤ）２ａ，
２ｂの出力をそれぞれ入力する２つのチヤージポンプ３
ａ，３ｂおよび２つの比較分周器４ａ，４ｂを搭載し、
チヤージポンプ３ａの出力を図示しない第１のローパス
フィルタＬＰＦ１を介して図示しない第１の電圧制御発
振器ＶＣＯ１に加え、この第１の電圧制御発振器ＶＣＯ
１の出力を比較分周器４ａにフィードバックし、また、
チヤージポンプ３ｂの出力を図示しない第２のローパス
フィルタＬＰＦ２を介して図示しない第２の電圧制御発
振器ＶＣＯ２に加え、この第２の電圧制御発振器ＶＣＯ
２の出力を比較分周器４ｂにフィードバックするように
構成される。
【００２０】また、この図１に示す実施例においては、
位相比較器（ＰＤ）２ｂの前段に遅延回路５が設けられ
ている。
位相比較器（ＰＤ）２ｂの前段に遅延回路５が設けられ
ている。
【００２１】この構成において、基準信号は、基準分周
器１で分周され、この基準分周器１の出力の１つはその
まま位相比較器（ＰＤ）２ａに入力されるが、基準分周
器１の出力の他は遅延回路５で遅延されて位相比較器２
ｂに入力される。
器１で分周され、この基準分周器１の出力の１つはその
まま位相比較器（ＰＤ）２ａに入力されるが、基準分周
器１の出力の他は遅延回路５で遅延されて位相比較器２
ｂに入力される。
【００２２】図２は、上記実施例において、位相比較器
（ＰＤ）２ａに入力される基準信号（ａ）および位相比
較器（ＰＤ）２ｂに入力される基準信号（ｂ）を示した
ものである。
（ＰＤ）２ａに入力される基準信号（ａ）および位相比
較器（ＰＤ）２ｂに入力される基準信号（ｂ）を示した
ものである。
【００２３】図２から明らかなように、位相比較器（Ｐ
Ｄ）２ａに入力される基準信号（ａ）および位相比較器
（ＰＤ）２ｂに入力される基準信号（ｂ）は、遅延回路
５の作用により、同位相にはならず、時間Ｔ１だけずれ
ている。
Ｄ）２ａに入力される基準信号（ａ）および位相比較器
（ＰＤ）２ｂに入力される基準信号（ｂ）は、遅延回路
５の作用により、同位相にはならず、時間Ｔ１だけずれ
ている。
【００２４】これにより、位相比較器（ＰＤ）２ａの出
力および位相比較器（ＰＤ）２ｂの出力も、図３
（ａ），（ｂ）に示すように、同期したものとはなら
ず、時間Ｔ２だけずれたものとなる。
力および位相比較器（ＰＤ）２ｂの出力も、図３
（ａ），（ｂ）に示すように、同期したものとはなら
ず、時間Ｔ２だけずれたものとなる。
【００２５】この結果、位相比較器（ＰＤ）２ａの出力
が入力されるチヤージポンプ３ａおよびチヤージポンプ
３ｂのスイッチングタイミングもずれたものとなり、こ
れによりチヤージポンプ３ａ，３ｂのスイッチングによ
るノイズの発生は大幅に低減されることになる。
が入力されるチヤージポンプ３ａおよびチヤージポンプ
３ｂのスイッチングタイミングもずれたものとなり、こ
れによりチヤージポンプ３ａ，３ｂのスイッチングによ
るノイズの発生は大幅に低減されることになる。
【００２６】なお、上記実施例においては、位相比較器
（ＰＤ）２ｂの前段に遅延回路５を設けたが、この構成
に限定されない。要は、各チヤージポンプのスイッチン
グタイミングをずらすことにより、チヤージポンプのス
イッチングによるノイズの発生は大幅に低減することが
できる。
（ＰＤ）２ｂの前段に遅延回路５を設けたが、この構成
に限定されない。要は、各チヤージポンプのスイッチン
グタイミングをずらすことにより、チヤージポンプのス
イッチングによるノイズの発生は大幅に低減することが
できる。
【００２７】図４は、この発明に係わるＰＬＬシンセサ
イザ装置の他の実施例の要部を示すブロック図である。
イザ装置の他の実施例の要部を示すブロック図である。
【００２８】図４に示す実施例においては、位相比較器
（ＰＤ）２ｂの前段に遅延回路を設ける代わりに位相比
較器（ＰＤ）２ｂの後段、すなわちチヤージポンプ３ｂ
の前段に遅延回路５を設ける。他の構成は図１に示した
ものと同様である。
（ＰＤ）２ｂの前段に遅延回路を設ける代わりに位相比
較器（ＰＤ）２ｂの後段、すなわちチヤージポンプ３ｂ
の前段に遅延回路５を設ける。他の構成は図１に示した
ものと同様である。
【００２９】この図４に示す構成においても、チヤージ
ポンプ３ａ，３ｂのスイッチングタイミングは、この遅
延回路５の作用にによりずれることになり、この結果チ
ヤージポンプのスイッチングによるノイズの発生は大幅
に低減する。
ポンプ３ａ，３ｂのスイッチングタイミングは、この遅
延回路５の作用にによりずれることになり、この結果チ
ヤージポンプのスイッチングによるノイズの発生は大幅
に低減する。
【００３０】なお、上記実施例においては、位相比較器
（ＰＤ）２ｂ側に遅延回路を設けたが、同様に位相比較
器（ＰＤ）２ａ側に遅延回路を設けるように構成しても
よい。また、位相比較器（ＰＤ）２ａ側および位相比較
器（ＰＤ）２ｂ側の両者にそれぞれ遅延時間が異なる遅
延回路を設けるように構成してもよい。
（ＰＤ）２ｂ側に遅延回路を設けたが、同様に位相比較
器（ＰＤ）２ａ側に遅延回路を設けるように構成しても
よい。また、位相比較器（ＰＤ）２ａ側および位相比較
器（ＰＤ）２ｂ側の両者にそれぞれ遅延時間が異なる遅
延回路を設けるように構成してもよい。
【００３１】
【発明の効果】以上説明したようにこの発明によれば、
タイミング変更手段により、複数のＰＬＬシンセサイザ
回路の各チャージポンプのスイッチングタイミングをず
らすように構成したので、チャージポンプのスイッチン
グによるノイズの発生を大幅に軽減することができると
いう効果を奏する。
タイミング変更手段により、複数のＰＬＬシンセサイザ
回路の各チャージポンプのスイッチングタイミングをず
らすように構成したので、チャージポンプのスイッチン
グによるノイズの発生を大幅に軽減することができると
いう効果を奏する。
【図１】この発明に係わるＰＬＬシンセサイザ装置の一
実施例の要部を示すブロック図。
実施例の要部を示すブロック図。
【図２】図１に示したＰＬＬシンセサイザ装置の２つの
位相比較器に入力される基準信号の波形の一例を示す波
形図。
位相比較器に入力される基準信号の波形の一例を示す波
形図。
【図３】図１に示したＰＬＬシンセサイザ装置の２つの
位相比較器から出力される出力信号の波形の一例を示す
波形図。
位相比較器から出力される出力信号の波形の一例を示す
波形図。
【図４】この発明に係わるＰＬＬシンセサイザ装置の他
の実施例の要部を示すブロック図。
の実施例の要部を示すブロック図。
【図５】従来のＰＬＬシンセサイザ装置の構成を示すブ
ロック図。
ロック図。
【図６】送信側および受信側の２系統のＰＬＬシンセサ
イザ回路を同一の基板上に搭載した従来のＰＬＬシンセ
サイザ装置の構成を示すブロック図。
イザ回路を同一の基板上に搭載した従来のＰＬＬシンセ
サイザ装置の構成を示すブロック図。
【図７】図６に示した従来のＰＬＬシンセサイザ装置の
２つの位相比較器に入力される基準信号の波形を示す波
形図。
２つの位相比較器に入力される基準信号の波形を示す波
形図。
【図８】図６に示した従来のＰＬＬシンセサイザ装置の
２つの位相比較器から出力される出力信号の波形を示す
波形図。
２つの位相比較器から出力される出力信号の波形を示す
波形図。
【図９】ＰＬＬシンセサイザ装置で用いるチヤージポン
プの一例を示す回路図。
プの一例を示す回路図。
１ 基準分周器 ２，２ａ，２ｂ 位相比較器（ＰＤ） ３，３ａ，３ｂ チヤージポンプ ４，４ａ，４ｂ 比較分周器 ５ 遅延回路 １０，２００，３００ ＰＬＬ集積回路（ＰＬＬＩ
Ｃ） １１ ローパスフィルタ（ＬＰＦ） １２ 電圧制御発振器（ＶＣＯ）
Ｃ） １１ ローパスフィルタ（ＬＰＦ） １２ 電圧制御発振器（ＶＣＯ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小峰 三明 東京都日野市旭が丘３丁目１番地の21 東 芝コミュニケーションテクノロジ株式会社 内
Claims (3)
- 【請求項１】 それぞれが位相比較器と該位相比較器の
出力を入力するチャージポンプとを有する複数のＰＬＬ
シンセサイザ回路を１つのチップ上に形成し、前記複数
のＰＬＬシンセサイザ回路の各位相比較器に単一の基準
信号器からの基準信号を加えるＰＬＬシンセサイザ装置
において、 前記複数のＰＬＬシンセサイザ回路の各チャージポンプ
のスイッチングタイミングをずらすタイミング変更手段
を設けたことを特徴とするＰＬＬシンセサイザ装置。 - 【請求項２】 前記タイミング変更手段は、 前記複数のＰＬＬシンセサイザ回路の各位相比較器の内
の少なくとも１つの入力側に設けられ、前記基準信号の
位相をずらす遅延回路を含むことを特徴とする請求項１
記載のＰＬＬシンセサイザ装置。 - 【請求項３】 前記タイミング変更手段は、 前記複数のＰＬＬシンセサイザ回路の各位相比較器の内
の少なくとも１つの出力側に設けられ、前記位相比較器
の出力信号の位相をずらす遅延回路を含むことを特徴と
する請求項１記載のＰＬＬシンセサイザ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237760A JPH08102667A (ja) | 1994-09-30 | 1994-09-30 | Ｐｌｌシンセサイザ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237760A JPH08102667A (ja) | 1994-09-30 | 1994-09-30 | Ｐｌｌシンセサイザ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102667A true JPH08102667A (ja) | 1996-04-16 |
Family
ID=17020050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6237760A Pending JPH08102667A (ja) | 1994-09-30 | 1994-09-30 | Ｐｌｌシンセサイザ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150879A (en) * | 1997-09-22 | 2000-11-21 | Nec Corporation | Semiconductor apparatus for use in low voltage power supply |
| JP2017228891A (ja) * | 2016-06-21 | 2017-12-28 | 日本システムウエア株式会社 | Ｐｌｌ内蔵装置及びｐｌｌ干渉防止方法 |
-
1994
- 1994-09-30 JP JP6237760A patent/JPH08102667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150879A (en) * | 1997-09-22 | 2000-11-21 | Nec Corporation | Semiconductor apparatus for use in low voltage power supply |
| JP2017228891A (ja) * | 2016-06-21 | 2017-12-28 | 日本システムウエア株式会社 | Ｐｌｌ内蔵装置及びｐｌｌ干渉防止方法 |
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