JPH08102733A - フレーム同期検出方式 - Google Patents

Abstract

(57)【要約】 【目的】 安価で省スペースな論理パスフレームの同期
検出回路を提供することを目的とする。 【構成】 多点監視方式によりフレーム同期パターンを
検出するフレーム同期検出回路において、フレーム同期
パターンを複数のパターンに分割して固定パターンと順
次照合して同期検出を行うと共に、前記照合パターンは
複数通りの照合パターンを予めメモリ内に記憶してお
き、これらを順次読み出してフレーム同期パターンと照
合させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速ディジタル回線サー
ビスにおいて、フレームの同期検出を行うためのフレー
ム同期検出方法に関する。

【０００２】

【従来技術】現在のディジタル伝送サービスに於いて
は、多重化のための基準となる０次群インターフェース
は６４Ｋｂ／ｓの伝送速度であって、日本並びに北欧で
は前記０次群インターフェースを２４チャンネルまとめ
て構成した１．５Ｍｂ／ｓの１次群インターフェース
を、更に１次群インターフェイスを４チャンネル合わせ
て構成した６．３１２Ｍｂ／ｓの２次群インターフェー
スをディジタルハイアラーキとして採用し、これに基づ
いて高速ディジタル回線サービスを展開している。

【０００３】上述の高速ディジタル回線サービスにおい
て、２次群インターフェース上を流れるデータのフレー
ム構成は図２に示すような構成である。同図において、
１マルチフレームは２４個のタイムスロット（ＴＳ）
と、ＳＴ部と、フレーム同期パターン等のデータが存在
するＦビットより構成している。前記タイムスロットに
はチャンネル＃１乃至＃４のデータが８ビットづつ計３
２ビット存在し、ＳＴ部にはチャンネル＃１乃至＃４の
データが４ビットづつ計１６ビット存在し、またＦビッ
トは５ビットで構成している。従って、１マルチフレー
ムの全ビット数は３２×２４＋１６＋５＝７８９ビット
となる。また該１マルチフレームが上記２次群インター
フェースを伝送する伝送時間は１２５μｓとなり、よっ
て６．３１２Ｍｂ／ｓの伝送速度では１秒間に８０００
マルチフレームのデータを送信することができる。

【０００４】さて、６．３１２Ｍｂ／ｓのマルチフレー
ムからチャンネル＃１乃至＃４のデータを抽出してなる
１．５４４Ｍｂ／ｓの１次群インターフェース上におけ
るデータのフレーム構成は、図３に示すような構成であ
る。同図において、１フレームは各８ビットで構成する
２４個のタイムスロットＴＳ１乃至ＴＳ２４と、全４ビ
ットで構成するＳＴ部Ｓ１＃１乃至Ｓ１＃４から成る。
従って、１フレーム当たりのビット数は１９６ビットで
ある。前記タイムスロットは実際の伝送データを格納し
ており、また前記ＳＴ部はフレーム同期ビットやその他
同期誤りを制御するための信号を格納している。特に、
Ｓ１＃１には８フレームに１回の割合でフレーム同期ビ
ット（以下ＦＳと称す）を割り当てている。

【０００５】また１次群インターフェース上ではフレー
ム同期ビット８ビットを１つのまとまりとして取り扱
い、このフレーム同期ビット８ビットを得るために必要
となる６４フレームを１．５Ｍ論理パスフレームと称す
る。該１．５Ｍ論理パスフレームは、第１、第９、第１
７、第２５、第３３、第４１、第４９、第５７フレーム
のＳ１＃１に夫々１ビットづつ、合計８ビットのフレー
ムビットを有する。

【０００６】続いてフレーム同期ビットのパターン構成
を図４に示す。フレーム同期ビットは全部で４８ビット
のパターン（フレーム同期パターン）で構成し、該フレ
ーム同期ビットは１フレーム中に１ビット存在するの
で、全４８ビットのフレーム同期パターンを得るには４
８フレームを必要とする。ただし、前述したようにフレ
ーム同期ビットは８フレームに１回の割合で存在するた
め、４８×８＝３８４フレームを入力した時点で前記フ
レーム同期パターンが得られることになる。言い換えれ
ば、３８４ビットのＳ１＃１を入力した時点で全４８ビ
ット構成のフレーム同期パターンが得られる。

【０００７】以上のようにフレーム構成された高速ディ
ジタル伝送サービスにおいて、６．３１２Ｍｂ／ｓマル
チフレームのＳＴ部に存在する１．５Ｍ論理パスフレー
ムの同期を検出する場合、従来は連続する３８４マルチ
フレームの中のＳＴ部に存在するＳ１＃１ビット３８４
ビットを順に取り出して記憶すると共に、前記Ｓ１＃１
ビットの所定の位置にあるフレーム同期ビットを抽出し
て全４８ビットのフレーム同期パターンを得た後、フレ
ーム同期の固定パターンとの照合を行ってフレーム同期
を検出していた。

【０００８】図５は従来のフレーム同期検出回路の構成
を示すブロック図である。同図において、伝送路１は
６．３１２Ｍｂ／ｓのデータを伝送する２次群伝送路で
あって、その終端は１．５Ｍ論理パス終端部２に接続し
ている。該１．５Ｍ論理パス終端部２は前記伝送路から
のデータを入力し、これより１．５Ｍ論理パスフレーム
のフレーム同期パターンを検出・照合するものであっ
て、その内部には伝送路からのデータの所定位置に存在
するフレーム同期ビットを検出する１．５Ｍ論理パス抽
出部と、該１．５Ｍ論理パス抽出部の出力端と接続し前
記フレーム同期ビットを記憶するシフトレジスタと、該
シフトレジスタの出力端と接続しフレーム同期パターン
の照合を行う照合部と、該照合部に接続し照合パターン
を提供するメモリと、前記照合部を制御する照合制御部
と、照合結果に基づいて同期判定を行う同期判定部より
構成するものである。

【０００９】以上のように構成するフレーム同期検出回
路は、次のように動作する。即ち、伝送路より入力した
データは１．５Ｍ論理パス終端支部が入力し、該１．５
Ｍ論理パス終端部はこれを多重分離して１．５Ｍ論理パ
スフレームレベルにした後、該１．５Ｍ論理パスフレー
ムのＳＴ部のＳ１＃１を抽出する。該Ｓ１＃１は順次シ
フトレジスタに入力される。シフトレジスタには３８４
ビットのデータを記憶可能であり、３８４ビットのＳ１
＃１を全て記載した時点で、照合部は前記シフトレジス
タ内に８ビットおきに記憶された４８ビット構成のフレ
ーム同期パターンを取り出すと共に、メモリに記憶して
ある照合パターンを取り出し、これらのパターンを比較
・照合する。照合制御部は前記フレーム同期パターンの
周期である６ｍｓをカウントしてタイミングパルスを照
合部並びに周期判定部に出力する。同期判定部は照合部
からの出力と照合制御部からのタイミングパルスに基づ
いてフレーム同期パターンと照合パターンとの一致回数
を監視し、数回連続の一致・不一致を検出して同期確立
・同期はずれを判定する。このように多数のフレームに
分散して配置されたフレーム同期パターンを抽出して同
期を検出する方式を多点監視方式という。

【００１０】しかしながら、上述したような従来のフレ
ーム同期検出回路はフレーム同期パターン４８ビットを
抽出するのに必要となる３８４ビットのＳ１＃１を全て
シフトレジスタに記憶するため、シフトレジスタは３８
４段の記憶容量を必要とする。即ち多段のシフトレジス
タを必要とするため、部品費用を高くするばかりでなく
余分な実装スペースを必要とし、装置の小型化及び低価
格化を図る上で大きな問題となっていた。

【００１１】

【発明の目的】本発明は上述したような従来技術におけ
る諸問題を解決し、安価で省スペースな論理パスフレー
ムの同期検出回路を提供することを目的としている。

【００１２】

【発明の概要】上記目的を達成するために本発明は、
１．５Ｍ論理パスフレームの同期を検出するフレーム同
期検出回路において、全４８ビットで構成するフレーム
同期パターンを複数のパターンに分割し、これを固定パ
ターンと順次照合して同期検出を行うことを特徴とし、
また前記照合パターンは全４８ビットを前記フレーム同
期パターンと同じ分割数で構成し、この複数通りの照合
パターンを予めメモリ内に記憶しておき、これらを順次
読み出してフレーム同期パターンと照合させることを特
徴とする。例えば、前記フレーム同期パターンを６分割
したそれぞれ８ビットのパターンを６通りの８ビット照
合パターンを順次照合していき、前記６分割したそれぞ
れのパターンが全て一致したとき、正しいフレーム同期
パターンを検出したものとする。

【００１３】

【実施例】以下に本発明の一実施例について図面を用い
て詳細に説明する。図１は本発明に係る１．５Ｍ論理パ
スフレームのフレーム同期検出回路の構成を示すブロッ
ク図である。同図において、伝送路１は６．３１２Ｍｂ
／ｓのデータを伝送する２次群伝送路であって、その終
端は１．５Ｍ論理パス終端部２に接続する。該１．５Ｍ
論理パス終端部２は前記伝送路からのデータを入力し、
これより１．５Ｍ論理パスフレームのフレーム同期パタ
ーンを検出・照合するものであって、その内部には伝送
路からのデータの所定位置に存在するフレーム同期ビッ
トを検出する１．５Ｍ論理パス抽出部と、該１．５Ｍ論
理パス抽出部の出力端と接続し前記フレーム同期ビット
を記憶するシフトレジスタと、該シフトレジスタの出力
端と接続しフレーム同期パターンの照合を行う照合部
と、該照合部に接続し照合パターンを提供するメモリ
と、前記照合部を制御する照合制御部と、照合結果に基
づいて同期判定を行う同期判定部より構成するものであ
る。

【００１４】以上のように構成するフレーム同期検出回
路は、次のように動作する。先ず、伝送路より入力した
データは１．５Ｍ論理パス終端部が入力し、該１．５Ｍ
論理パス終端部はこれを多重分離して１．５Ｍ論理パス
フレームレベルにした後、該１．５Ｍ論理パスフレーム
のＳＴ部のＳ１ビットを抽出する。該Ｓ１ビットはシフ
トレジスタに入力される。

【００１５】前述したように、フレーム同期パターンは
全４８ビットで構成するものであって、このフレーム同
期パターンを得るためには前記Ｓ１＃１を３８４ビット
必要とし、従来は該３８４ビットを全てシフトレジスタ
に記憶した後、一括して処理をしていたが、本実施例で
は該３８４ビットを数回に分けて順次取り扱うようにし
た。

【００１６】例えば、１．５Ｍ論理パスフレーム中に存
在するフレーム同期パターンを８ビットづつ順次照合す
る場合、シフトレジスタは前記Ｓ１＃１を６４ビット記
憶する。照合部は前記シフトレジスタ内に８ビットおき
に記載されたフレーム同期パターン８ビットを取り出す
と共に、メモリに記憶してある照合パターンを取り出
し、これらのパターンを比較・照合する。該照合パター
ンは前述した全４８ビット構成の照合パターンを６分割
した８ビット構成のパターン６通りがメモリに記憶さ
れ、照合部はこれら６通りの照合パターンと前記フレー
ム同期パターンとを後述するタイミングパルスに基づい
て照合する。

【００１７】始めのフレーム同期パターン８ビットがメ
モリ内の一の照合パターンと一致すると、照合部はこの
照合結果を同期判定部に出力した後、次のフレーム同期
パターンを取り出して順次照合を行う。最終的にこれを
６回繰り返した後、全て一致した時点で全４８ビットの
フレーム同期パターンの照合が完了する。照合制御部は
前記８ビットのフレーム同期パターンの周期である１ｍ
ｓをカウントしてタイミングパルスを照合部並びに同期
判定部に出力する。

【００１８】同期判定部は照合部からの出力と照合制御
部からのタイミングパルスに基づいてフレーム同期パタ
ーンと照合パターンとの一致回数を監視し、数回連続の
一致・不一致を検出して同期確立・同期はずれを判定す
る。ただし、フレーム同期パターンの分割回数を含めた
一致回数をカウントし、例えば同期はずれ状態におい
て、従来の同期判定部が４８ビットフレーム同期パター
ンを２回連続の一致で同期確立と判定する場合、本実施
例の同期判定部は６×２＝１２回の連続一致を検出して
同期確立とし、逆に同期確立状態において、前記４８ビ
ットフレーム同期パターンを４回連続の不一致で同期は
ずれとする場合、本実施例の同期判定部は６×４＝２４
回の連続不一致を検出して同時はずれとする。

【００１９】

【発明の効果】以上のようにして本発明によれば、４８
ビット構成のフレーム同期パターンを数回に分けて順次
照合するように各部を構成したので、従来３８４段の記
憶容量を必要としたシフトレジスタは例えば前記フレー
ム同期パターンを８ビットづつ６回に分けた場合は６４
段ですむことになり、シフトレジスタを大幅に小型化で
きるだけでなく、照合部及び照合判定部の回路規模を大
幅に縮小できるため、部品の少点化によるコストダウン
と、装置自体の小型化の面で大きな効果がある。

【図面の簡単な説明】

【図１】本発明に係る１．５Ｍ論理パスフレームのフレ
ーム同期検出回路の構成を示すブロック図。

【図２】高速ディジタル回線サービスにおける２次群イ
ンターフェース上を流れるデータのフレーム構成図。

【図３】１．５４４Ｍｂ／ｓの１次群インターフェース
上におけるデータのフレーム構成図。

【図４】フレーム同期ビットのパターン構成図。

【図５】従来のフレーム同期検出回路の構成を示すブロ
ック図。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 多点監視方式によりフレーム同期パター
   ンを検出するフレーム同期検出回路において、フレーム
   同期パターンを複数のパターンに分割して固定パターン
   と順次照合して同期検出を行うと共に、前記照合パター
   ンは複数通りの照合パターンを予めメモリ内に記憶して
   おき、これらを順次読み出してフレーム同期パターンと
   照合させることを特徴とするフレーム同期検出方式。