JPH08102747A - 通信用ｌｓｉ - Google Patents
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- JPH08102747A JPH08102747A JP26162694A JP26162694A JPH08102747A JP H08102747 A JPH08102747 A JP H08102747A JP 26162694 A JP26162694 A JP 26162694A JP 26162694 A JP26162694 A JP 26162694A JP H08102747 A JPH08102747 A JP H08102747A
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- Japan
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- frame
- overhead
- reception
- transmission
- unit
- Prior art date
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
- H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
- H04J3/1617—Synchronous digital hierarchy [SDH] or SONET carrying packets or ATM cells
-
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- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】将来の物理層規格の追加・変更に柔軟に対応で
き、ハードウェア規模を縮少する。 【構成】ネットワークからのデータを受信する受信フレ
ーム分解部１と、この受信フレーム分解部にて分解され
たデータのうち、ペイロードの処理を行い、ＡＴＭ層に
出力する受信セル処理部２と、受信フレーム分解部１に
て分解されたデータのうち、オーバヘッドを蓄積する受
信オーバヘッドメモリ３と、この受信オーバヘッドメモ
リにて蓄積された所望のデータを入力して、受信時のオ
ーバヘッドの処理を行う受信プロセッサ４と、この受信
プロセッサにて処理された結果を記憶するステータスレ
ジスタ５と、これに記憶された結果を入力し、送信時の
オーバヘッドの処理を行う送信プロセッサ６と、この送
信プロセッサの出力を蓄積する送信オーバヘッドメモリ
７と、ＡＴＭ層からのデータを受信する送信セル処理部
８と、この送信セル処理部の出力及び送信オーバヘッド
メモリの出力をフレームに組立て、ネットワークに送信
する送信フレーム組立部９とを有する。
き、ハードウェア規模を縮少する。 【構成】ネットワークからのデータを受信する受信フレ
ーム分解部１と、この受信フレーム分解部にて分解され
たデータのうち、ペイロードの処理を行い、ＡＴＭ層に
出力する受信セル処理部２と、受信フレーム分解部１に
て分解されたデータのうち、オーバヘッドを蓄積する受
信オーバヘッドメモリ３と、この受信オーバヘッドメモ
リにて蓄積された所望のデータを入力して、受信時のオ
ーバヘッドの処理を行う受信プロセッサ４と、この受信
プロセッサにて処理された結果を記憶するステータスレ
ジスタ５と、これに記憶された結果を入力し、送信時の
オーバヘッドの処理を行う送信プロセッサ６と、この送
信プロセッサの出力を蓄積する送信オーバヘッドメモリ
７と、ＡＴＭ層からのデータを受信する送信セル処理部
８と、この送信セル処理部の出力及び送信オーバヘッド
メモリの出力をフレームに組立て、ネットワークに送信
する送信フレーム組立部９とを有する。
Description
【０００１】
【産業上の利用分野】本発明は通信用ＬＳＩに関し、特
に、今後の規格の追加・変更に柔軟に対応する物理層の
伝送フレームの処理を行う通信用ＬＳＩに関する。
に、今後の規格の追加・変更に柔軟に対応する物理層の
伝送フレームの処理を行う通信用ＬＳＩに関する。
【０００２】
【従来の技術】主に光ファイバーを使って家庭、企業、
公共施設、商業施設、官公庁等の間を高速の通信回線で
結び、家庭に向けてはビデオオンデマンド、テレビショ
ッピング、遠隔医療、チケット予約などのサービスを、
また企業向けには高速データ通信、テレビ会議等のサー
ビスを実現する構想が進んでいるが、これを一般にＢ−
ＩＳＤＮ（Broadband Integrated Services Digital Ne
twork ＝広帯域サービス総合ディジタル網）と称し、国
内では２０１０年までに全国的なネットワークを完成さ
せる予定で計画が進んでいる。このＢ−ＩＳＤＮについ
ては「わかりやすいＢ−ＩＳＤＮ技術」（富永英義監
修、オーム社、平成５年１０月２５日発行）に解説され
ている。一般に通信のプロトコルは階層化されており、
Ｂ−ＩＳＤＮでは下から物理層、ＡＴＭ層、ＡＴＭアダ
プテーション層および上位層という階層構成になってい
る。物理層は光・電気変換、ビット同期、伝送フレーム
の処理を行なう。ＡＴＭ層はＡＴＭセルのヘッダに関す
る処理を、ＡＴＭアダプテーション層はユーザデータと
ＡＴＭセル間の変換を行なう。上位層はコネクションの
設定・解消といったプロトコル処理を行なう。
公共施設、商業施設、官公庁等の間を高速の通信回線で
結び、家庭に向けてはビデオオンデマンド、テレビショ
ッピング、遠隔医療、チケット予約などのサービスを、
また企業向けには高速データ通信、テレビ会議等のサー
ビスを実現する構想が進んでいるが、これを一般にＢ−
ＩＳＤＮ（Broadband Integrated Services Digital Ne
twork ＝広帯域サービス総合ディジタル網）と称し、国
内では２０１０年までに全国的なネットワークを完成さ
せる予定で計画が進んでいる。このＢ−ＩＳＤＮについ
ては「わかりやすいＢ−ＩＳＤＮ技術」（富永英義監
修、オーム社、平成５年１０月２５日発行）に解説され
ている。一般に通信のプロトコルは階層化されており、
Ｂ−ＩＳＤＮでは下から物理層、ＡＴＭ層、ＡＴＭアダ
プテーション層および上位層という階層構成になってい
る。物理層は光・電気変換、ビット同期、伝送フレーム
の処理を行なう。ＡＴＭ層はＡＴＭセルのヘッダに関す
る処理を、ＡＴＭアダプテーション層はユーザデータと
ＡＴＭセル間の変換を行なう。上位層はコネクションの
設定・解消といったプロトコル処理を行なう。
【０００３】ここで、Ｂ−ＩＳＤＮの物理層としてＩＴ
Ｕ（International Telecommunication Union ＝国際電
気通信連合）においてＳＤＨ（Synchronous Digital Hi
erachy＝同期ディジタルハイアラーキ）が規定されてい
る。ＳＤＨでは伝送レートが１５５．５２MbpsのＳＴＭ
−１と６２２．０８MbpsのＳＴＭ−４の２通りが規定さ
れているが、以下１５５．５２MbpsのＳＴＭ−１で説明
する。ＳＴＭ−１の伝送フレーム構造は図９（ａ）に示
したようになっている。伝送フレームは理解を容易にす
るため横２７０バイト、縦９行の構造で表す。実際には
１行目の左端の１バイトから順次ビットストリームに変
換して伝送する。伝送フレームの先頭の９列にはオーバ
ヘッドとしてＳＯＨとＡＵ−４ポインタが配置され、残
りの部分にはＶＣ−４と呼ばれるバーチャルコンテナが
入る。また、ＶＣ−４は図９（ｂ）に示した通り、横２
６１バイト、縦９行の構造をとり、先頭の１列にＰＯＨ
と呼ばれるオーバヘッドが配置されている。ＶＣ−４に
おいてＰＯＨを除く部分を「ペイロード」と呼び、５３
バイトのＡＴＭセルがマッピングされる。
Ｕ（International Telecommunication Union ＝国際電
気通信連合）においてＳＤＨ（Synchronous Digital Hi
erachy＝同期ディジタルハイアラーキ）が規定されてい
る。ＳＤＨでは伝送レートが１５５．５２MbpsのＳＴＭ
−１と６２２．０８MbpsのＳＴＭ−４の２通りが規定さ
れているが、以下１５５．５２MbpsのＳＴＭ−１で説明
する。ＳＴＭ−１の伝送フレーム構造は図９（ａ）に示
したようになっている。伝送フレームは理解を容易にす
るため横２７０バイト、縦９行の構造で表す。実際には
１行目の左端の１バイトから順次ビットストリームに変
換して伝送する。伝送フレームの先頭の９列にはオーバ
ヘッドとしてＳＯＨとＡＵ−４ポインタが配置され、残
りの部分にはＶＣ−４と呼ばれるバーチャルコンテナが
入る。また、ＶＣ−４は図９（ｂ）に示した通り、横２
６１バイト、縦９行の構造をとり、先頭の１列にＰＯＨ
と呼ばれるオーバヘッドが配置されている。ＶＣ−４に
おいてＰＯＨを除く部分を「ペイロード」と呼び、５３
バイトのＡＴＭセルがマッピングされる。
【０００４】次に、図９（ａ）に示したＳＯＨ及びＡＵ
−４に格納されているパラメータの配置図を図１１
（ａ）に示す。また、これらのパラメータの用途を図１
０（ａ）に示す。同様に、図９（ｂ）に示したＰＯＨに
格納されているパラメータの配置図を図１１（ｂ）に示
す。また、これらのパラメータの用途を図１０（ｂ）に
示す。本発明の通信用ＬＳＩが応用分野として想定して
いるユーザ・網インタフェースでは図１０（ａ）に示す
ように使用されるオーバヘッドは一部である。なおこれ
らの図表で“ＮＮＩ”とあるのはNetwork Node Interfa
ceの略であり、これに対して、ユーザ・網インタフェー
スは“ＵＮＩ”（User Network Interface）と略称して
ある。
−４に格納されているパラメータの配置図を図１１
（ａ）に示す。また、これらのパラメータの用途を図１
０（ａ）に示す。同様に、図９（ｂ）に示したＰＯＨに
格納されているパラメータの配置図を図１１（ｂ）に示
す。また、これらのパラメータの用途を図１０（ｂ）に
示す。本発明の通信用ＬＳＩが応用分野として想定して
いるユーザ・網インタフェースでは図１０（ａ）に示す
ように使用されるオーバヘッドは一部である。なおこれ
らの図表で“ＮＮＩ”とあるのはNetwork Node Interfa
ceの略であり、これに対して、ユーザ・網インタフェー
スは“ＵＮＩ”（User Network Interface）と略称して
ある。
【０００５】次に、以下の説明での便宜のため、物理層
で扱う情報を以下に示す。なお、これらについてはBell
core発行のＴＡ−ＮＷＴ−０００２５３、ＴＲ−ＮＷＴ
−００１１１２、ＩＴＵ−Ｔ発行のRecommendationＩ．
４３２に規定されている他、「ＳＤＨ伝送方式」（島田
禎晋監修、オーム社、平成５年９月２０日発行）にも解
説されている。障害状態 ＬＯＳ（Loss of Signal）：入力信号がゼロの状態が
２．３μsec 以上１００μsec 以下の範囲で継続した場
合検出とする。また２フレーム連続で正常な同期パター
ン（Ａ１，Ａ２）を検出し、かつその同期パターンの間
にＬＯＳ条件が成立しない場合に検出解除とする。な
お、同期パターンはフレームの先頭にあり、ＳＴＭ−１
の場合Ａ１（＝Ｆ６Ｈ）が３個、Ａ２（＝２８Ｈ）が３
個の計４８ビットで構成される。 ＯＯＦ（Out of Frame）：４フレーム連続で同期パター
ンエラー発生のとき検出とする。なお受信したフレーム
で同期パターン４８ビットの内１ビットでもエラーして
いると同期パターンエラーと認識される。２フレーム連
続で正常な同期パターン（Ａ１，Ａ２）を検出し、かつ
その同期パターンの間にＬＯＳ条件が成立しない場合に
検出解除とする。 ＬＯＦ（Loss of Frame ）：３ｍsec 間ＯＯＦ状態が継
続したとき検出とする。また３ｍsec 間ＯＯＦ解除状態
が継続したとき検出解除とする。 ＬＯＰ（Loss of Pointer ）：Ｎ回続けて（Ｎは８〜１
０）正常なポインタが検出されたとき、またはＮ回続け
てＮＤＦ有効状態が検出されたときＬＯＰ状態検出とす
る。なおＮＤＦは正常作動時には１回だけ有効になる。
ＬＯＰ状態で正常なＮＤＦを１回だけ受信するか３回続
けて正常なポインタが検出されたときに検出解除とす
る。 ＬＯＣ（Loss of Cell Delineation）：Ｎ回連続で（Ｎ
は７程度）セルヘッダ誤り発生で検出。またＮ回連続で
正常なセルヘッダ検出（＝セル同期確立）で解除する。警報信号 セクションＡＩＳ（Alarm Indication Signal ）：ＬＯ
ＳまたはＬＯＦ状態で送出。受信不良状態の解消で送出
を停止する。 パスＡＩＳ（Alarm Indication Signal ）：受信不良状
態に入ったか、受信フレームでセクションＡＩＳを検出
したとき送出し、受信が正常でセクションＡＩＳも検出
されないとき送出を停止する。 セクションＦＥＲＦ（Far End Receive Failure ）：Ｌ
ＯＳまたはＬＯＦ状態または受信フレームからセクショ
ンＡＩＳを検出したとき送出。受信不良状態の解消およ
びセクションＡＩＳ不検出で送出を停止する。 パスＦＥＲＦ（Far End Receive Failure ；ＰＦＥＲ
Ｆ）：ＬＯＳ、ＬＯＦ、ＬＯＰ、ＬＯＣのいずれかの状
態または受信フレームからセクションＡＩＳまたはパス
ＡＩＳを検出したとき送出する。上記状態の解消で送出
を停止する。 パスＹＥＬ（Yellow；ＰＹＥＬ）：パスＦＥＲＦの状態
が２〜１０秒継続したとき送出する。またパスＦＥＲＦ
の解消で送出を停止する。統計情報 セクションＢＩＰ−８（ＳＢＩＰ−８）：１フレーム全
体について８ビットずつの排他的論理和（ＥＸＯＲ）を
とった結果。送信時はこの計算結果を次のフレームのＢ
１バイトに入れる。受信時は計算結果を次の受信フレー
ムのＢ１バイトと比較して不一致ビット数をエラービッ
ト数としてカウントする。 セクションＢＩＰ−２４（ＳＢＩＰ−２４）：１フレー
ム全体（ただしＳＯＨの３行目までは除く）について２
４ビットずつの排他的論理和（ＥＸＯＲ）をとった結
果。送信時は次のフレームのＢ２バイトに入れる。受信
時は次の受信フレームのＢ２バイトと比較してエラービ
ット数をカウントする。 パスＢＩＰ−８（ＰＢＩＰ−８）：ＶＣ４全体について
８ビットずつの排他的論理和（ＥＸＯＲ）をとった結
果。送信時は次のフレームのＢ３バイトに入れる。受信
時は次の受信フレームのＢ３バイトと比較してエラービ
ット数をカウントする。 セクションＦＥＢＥ：受信フレームのエラービット数。
受信したフレームについてセクションＢＩＰ−２４を計
算し、それを次のフレームのＢ２バイトと比較すること
で、エラービットの数が得られる。これをセクションＦ
ＥＢＥとして送信フレームのＺ２バイトに入れる。 パスＦＥＢＥ：受信ＶＣ４のエラービット数。受信した
ＶＣ４についてパスＢＩＰ−８を計算し、それを次のＶ
Ｃ４のＢ３バイトと比較することで、エラービットの数
が得られる。これをパスＦＥＢＥとして送信フレームの
Ｇ１バイトに入れる。
で扱う情報を以下に示す。なお、これらについてはBell
core発行のＴＡ−ＮＷＴ−０００２５３、ＴＲ−ＮＷＴ
−００１１１２、ＩＴＵ−Ｔ発行のRecommendationＩ．
４３２に規定されている他、「ＳＤＨ伝送方式」（島田
禎晋監修、オーム社、平成５年９月２０日発行）にも解
説されている。障害状態 ＬＯＳ（Loss of Signal）：入力信号がゼロの状態が
２．３μsec 以上１００μsec 以下の範囲で継続した場
合検出とする。また２フレーム連続で正常な同期パター
ン（Ａ１，Ａ２）を検出し、かつその同期パターンの間
にＬＯＳ条件が成立しない場合に検出解除とする。な
お、同期パターンはフレームの先頭にあり、ＳＴＭ−１
の場合Ａ１（＝Ｆ６Ｈ）が３個、Ａ２（＝２８Ｈ）が３
個の計４８ビットで構成される。 ＯＯＦ（Out of Frame）：４フレーム連続で同期パター
ンエラー発生のとき検出とする。なお受信したフレーム
で同期パターン４８ビットの内１ビットでもエラーして
いると同期パターンエラーと認識される。２フレーム連
続で正常な同期パターン（Ａ１，Ａ２）を検出し、かつ
その同期パターンの間にＬＯＳ条件が成立しない場合に
検出解除とする。 ＬＯＦ（Loss of Frame ）：３ｍsec 間ＯＯＦ状態が継
続したとき検出とする。また３ｍsec 間ＯＯＦ解除状態
が継続したとき検出解除とする。 ＬＯＰ（Loss of Pointer ）：Ｎ回続けて（Ｎは８〜１
０）正常なポインタが検出されたとき、またはＮ回続け
てＮＤＦ有効状態が検出されたときＬＯＰ状態検出とす
る。なおＮＤＦは正常作動時には１回だけ有効になる。
ＬＯＰ状態で正常なＮＤＦを１回だけ受信するか３回続
けて正常なポインタが検出されたときに検出解除とす
る。 ＬＯＣ（Loss of Cell Delineation）：Ｎ回連続で（Ｎ
は７程度）セルヘッダ誤り発生で検出。またＮ回連続で
正常なセルヘッダ検出（＝セル同期確立）で解除する。警報信号 セクションＡＩＳ（Alarm Indication Signal ）：ＬＯ
ＳまたはＬＯＦ状態で送出。受信不良状態の解消で送出
を停止する。 パスＡＩＳ（Alarm Indication Signal ）：受信不良状
態に入ったか、受信フレームでセクションＡＩＳを検出
したとき送出し、受信が正常でセクションＡＩＳも検出
されないとき送出を停止する。 セクションＦＥＲＦ（Far End Receive Failure ）：Ｌ
ＯＳまたはＬＯＦ状態または受信フレームからセクショ
ンＡＩＳを検出したとき送出。受信不良状態の解消およ
びセクションＡＩＳ不検出で送出を停止する。 パスＦＥＲＦ（Far End Receive Failure ；ＰＦＥＲ
Ｆ）：ＬＯＳ、ＬＯＦ、ＬＯＰ、ＬＯＣのいずれかの状
態または受信フレームからセクションＡＩＳまたはパス
ＡＩＳを検出したとき送出する。上記状態の解消で送出
を停止する。 パスＹＥＬ（Yellow；ＰＹＥＬ）：パスＦＥＲＦの状態
が２〜１０秒継続したとき送出する。またパスＦＥＲＦ
の解消で送出を停止する。統計情報 セクションＢＩＰ−８（ＳＢＩＰ−８）：１フレーム全
体について８ビットずつの排他的論理和（ＥＸＯＲ）を
とった結果。送信時はこの計算結果を次のフレームのＢ
１バイトに入れる。受信時は計算結果を次の受信フレー
ムのＢ１バイトと比較して不一致ビット数をエラービッ
ト数としてカウントする。 セクションＢＩＰ−２４（ＳＢＩＰ−２４）：１フレー
ム全体（ただしＳＯＨの３行目までは除く）について２
４ビットずつの排他的論理和（ＥＸＯＲ）をとった結
果。送信時は次のフレームのＢ２バイトに入れる。受信
時は次の受信フレームのＢ２バイトと比較してエラービ
ット数をカウントする。 パスＢＩＰ−８（ＰＢＩＰ−８）：ＶＣ４全体について
８ビットずつの排他的論理和（ＥＸＯＲ）をとった結
果。送信時は次のフレームのＢ３バイトに入れる。受信
時は次の受信フレームのＢ３バイトと比較してエラービ
ット数をカウントする。 セクションＦＥＢＥ：受信フレームのエラービット数。
受信したフレームについてセクションＢＩＰ−２４を計
算し、それを次のフレームのＢ２バイトと比較すること
で、エラービットの数が得られる。これをセクションＦ
ＥＢＥとして送信フレームのＺ２バイトに入れる。 パスＦＥＢＥ：受信ＶＣ４のエラービット数。受信した
ＶＣ４についてパスＢＩＰ−８を計算し、それを次のＶ
Ｃ４のＢ３バイトと比較することで、エラービットの数
が得られる。これをパスＦＥＢＥとして送信フレームの
Ｇ１バイトに入れる。
【０００６】フレームオーバヘッドの処理は以下のよう
に要約される。 ［送信時］ Ａ１：Ｆ６Ｈに固定。 Ａ２：２８Ｈに固定。 Ｃ１：０１Ｈ，０２Ｈ，０３Ｈのいずれかの値に固定。 Ｂ１：前のフレームのセクションＢＩＰ−８の結果を入
れる。 Ｈ１／Ｈ２：ＶＣ４のポインタ値を入れる。またパスＡ
ＩＳ送出時Ｈ１，Ｈ２をともにＦＦＨにする。 Ｈ３：パスＡＩＳ送出時ＦＦＨにする。 Ｂ２：前のフレームのセクションＢＩＰ−２４の結果を
入れる。 Ｋ２：セクションＡＩＳ送出時、下位３ビットを１１１
にする。 Ｚ２：セクションＦＥＢＥの値を入れる。 Ｊ１：６４バイトの文字データを循環的に入れる。 Ｂ３：１つ前のＶＣ４のパスＢＩＰ−８の結果を入れ
る。 Ｃ２：１３Ｈに固定。 Ｇ１：上位４ビットにパスＦＥＢＥの値を入れる。パス
ＦＥＲＦ送出時は上位４ビットに１００１を設定する。
パスＹＥＬ送出時は上位から５ビット目に１を立てる。 なお、上記以外のオーバヘッドバイトは００Ｈに固定す
る。 ［受信時］ Ａ１：フレーム同期に使用。 Ａ２：フレーム同期に使用。 Ｃ１：受信時は無視。 Ｂ１：１つ前の受信フレームのパリティ演算ＢＩＰ−８
の結果と比較し、不一致ビット数をカウントアップす
る。 Ｈ１／Ｈ２：ポインタを計算する。またパスＡＩＳを検
出する。 Ｈ３：ポインタ変更時に使用。 Ｂ２：１つ前の受信フレームのパリティ演算ＢＩＰ−２
４の結果と比較し、不一致ビット数をカウント。（この
結果をセクションＦＥＢＥとして送信フレームのＺ１バ
イトに入れる。） Ｋ２：セクションＡＩＳを検出。 Ｚ２：セクションＦＥＢＥを取り出して、カウントアッ
プする。 Ｊ１：受信時は無視。 Ｂ３：１つ前の受信バーチャルコンテナのパリティ演算
ＢＩＰ−８の結果と比較し、不一致ビット数をカウン
ト。（この結果をパスＦＥＢＥとして送信フレームのＧ
１バイトに入れる。） Ｃ２：受信時は無視。 Ｇ１：上位４ビットからパスＦＥＢＥを取り出してカウ
ントアップする。また同じく上位４ビットからパスＦＥ
ＲＦを検出する。さらに５ビット目をチェックしてパス
ＹＥＬを検出する。 なお、上記以外のオーバヘッドバイトは受信時は無視す
る。
に要約される。 ［送信時］ Ａ１：Ｆ６Ｈに固定。 Ａ２：２８Ｈに固定。 Ｃ１：０１Ｈ，０２Ｈ，０３Ｈのいずれかの値に固定。 Ｂ１：前のフレームのセクションＢＩＰ−８の結果を入
れる。 Ｈ１／Ｈ２：ＶＣ４のポインタ値を入れる。またパスＡ
ＩＳ送出時Ｈ１，Ｈ２をともにＦＦＨにする。 Ｈ３：パスＡＩＳ送出時ＦＦＨにする。 Ｂ２：前のフレームのセクションＢＩＰ−２４の結果を
入れる。 Ｋ２：セクションＡＩＳ送出時、下位３ビットを１１１
にする。 Ｚ２：セクションＦＥＢＥの値を入れる。 Ｊ１：６４バイトの文字データを循環的に入れる。 Ｂ３：１つ前のＶＣ４のパスＢＩＰ−８の結果を入れ
る。 Ｃ２：１３Ｈに固定。 Ｇ１：上位４ビットにパスＦＥＢＥの値を入れる。パス
ＦＥＲＦ送出時は上位４ビットに１００１を設定する。
パスＹＥＬ送出時は上位から５ビット目に１を立てる。 なお、上記以外のオーバヘッドバイトは００Ｈに固定す
る。 ［受信時］ Ａ１：フレーム同期に使用。 Ａ２：フレーム同期に使用。 Ｃ１：受信時は無視。 Ｂ１：１つ前の受信フレームのパリティ演算ＢＩＰ−８
の結果と比較し、不一致ビット数をカウントアップす
る。 Ｈ１／Ｈ２：ポインタを計算する。またパスＡＩＳを検
出する。 Ｈ３：ポインタ変更時に使用。 Ｂ２：１つ前の受信フレームのパリティ演算ＢＩＰ−２
４の結果と比較し、不一致ビット数をカウント。（この
結果をセクションＦＥＢＥとして送信フレームのＺ１バ
イトに入れる。） Ｋ２：セクションＡＩＳを検出。 Ｚ２：セクションＦＥＢＥを取り出して、カウントアッ
プする。 Ｊ１：受信時は無視。 Ｂ３：１つ前の受信バーチャルコンテナのパリティ演算
ＢＩＰ−８の結果と比較し、不一致ビット数をカウン
ト。（この結果をパスＦＥＢＥとして送信フレームのＧ
１バイトに入れる。） Ｃ２：受信時は無視。 Ｇ１：上位４ビットからパスＦＥＢＥを取り出してカウ
ントアップする。また同じく上位４ビットからパスＦＥ
ＲＦを検出する。さらに５ビット目をチェックしてパス
ＹＥＬを検出する。 なお、上記以外のオーバヘッドバイトは受信時は無視す
る。
【０００７】次に、図１２乃至図１７に基づき、従来の
物理層の通信用ＬＳＩについて説明する。図１２に従来
の物理層ＬＳＩの全体構成を示す。この物理層ＬＳＩ
は、ネットワーク側からの受信データを受信する受信フ
レーム分解部１００と、この受信フレーム分解部１００
からデータを入力し、このデータに所定の処理を行った
後にＡＴＭ層に出力する受信セル処理部１０１と、前記
受信フレーム分解部１００からデータを入力する受信オ
ーバヘッド処理部１０２と、この受信オーバヘッド処理
部１０２からデータを入力するステータスレジスタ１０
３と、このステータスレジスタ１０３からデータを入力
する送信オーバヘッド処理部１０４と、ＡＴＭ層からの
データを受信する送信セル処理部１０６と、この送信セ
ル処理部１０６及び送信オーバヘッド処理部１０４から
のデータを入力し、ネットワークへ送信する送信フレー
ム組立部１０５とを有する。次に、この通信用ＬＳＩの
動作を説明する。ネットワークからの受信データはフレ
ーム分解部１００でオーバヘッドとペイロードに分けら
れる。ペイロード部分は受信セル処理部１０１に送ら
れ、５３バイトのＡＴＭセルに整理されてＡＴＭ層に送
られる。オーバヘッド部分は受信オーバヘッド処理部１
０２に送られ、各種情報が取り出され、ステータスレジ
スタ１０３にその結果が書き込まれる。一方、送信デー
タは５３バイトのＡＴＭセルの形でＡＴＭ層から送信セ
ル処理部１０６に入力され、ヘッダ情報に誤り訂正情報
が付加される。また、送信オーバヘッド処理部１０４は
ステータスレジスタからの情報に基づいて送信オーバヘ
ッドバイトの内容を決定する。送信フレーム組立部１０
５は送信オーバヘッド処理部１０４からオーバヘッドデ
ータを、また送信セル処理部１０６からペイロードデー
タを受取り、伝送フレームを組み立てネットワークに送
り出す。
物理層の通信用ＬＳＩについて説明する。図１２に従来
の物理層ＬＳＩの全体構成を示す。この物理層ＬＳＩ
は、ネットワーク側からの受信データを受信する受信フ
レーム分解部１００と、この受信フレーム分解部１００
からデータを入力し、このデータに所定の処理を行った
後にＡＴＭ層に出力する受信セル処理部１０１と、前記
受信フレーム分解部１００からデータを入力する受信オ
ーバヘッド処理部１０２と、この受信オーバヘッド処理
部１０２からデータを入力するステータスレジスタ１０
３と、このステータスレジスタ１０３からデータを入力
する送信オーバヘッド処理部１０４と、ＡＴＭ層からの
データを受信する送信セル処理部１０６と、この送信セ
ル処理部１０６及び送信オーバヘッド処理部１０４から
のデータを入力し、ネットワークへ送信する送信フレー
ム組立部１０５とを有する。次に、この通信用ＬＳＩの
動作を説明する。ネットワークからの受信データはフレ
ーム分解部１００でオーバヘッドとペイロードに分けら
れる。ペイロード部分は受信セル処理部１０１に送ら
れ、５３バイトのＡＴＭセルに整理されてＡＴＭ層に送
られる。オーバヘッド部分は受信オーバヘッド処理部１
０２に送られ、各種情報が取り出され、ステータスレジ
スタ１０３にその結果が書き込まれる。一方、送信デー
タは５３バイトのＡＴＭセルの形でＡＴＭ層から送信セ
ル処理部１０６に入力され、ヘッダ情報に誤り訂正情報
が付加される。また、送信オーバヘッド処理部１０４は
ステータスレジスタからの情報に基づいて送信オーバヘ
ッドバイトの内容を決定する。送信フレーム組立部１０
５は送信オーバヘッド処理部１０４からオーバヘッドデ
ータを、また送信セル処理部１０６からペイロードデー
タを受取り、伝送フレームを組み立てネットワークに送
り出す。
【０００８】以下、物理層ＬＳＩの各部の処理動作の詳
細を受信系、送信系に分けて説明する。まず、受信部か
ら説明することにする。受信フレーム分解部１００は、
図１３にその構成を示す通り、ネットワークからの受信
データにより同期化動作を行うフレーム同期回路１００
−１と、このフレーム同期回路１００−１の出力によ
り、現在入力中のデータのアドレスを出力するフレーム
カウンタ１００−２と、このフレームカウンタ１００−
２の出力により受信セル処理部への出力を変化するペイ
ロード表示回路１００−３と、前記フレームカウンタ１
００−２の出力により受信オーバヘッド処理部への出力
を変化するレジスタ書込み回路１００−４と、前記ネッ
トワークから受信した受信データを受信セル処理部及び
受信オーバヘッド処理部へ出力するディスクランブラ１
００−５とを有する。次に、この受信フレーム分解部１
００の動作を説明する。ネットワークより受信したデー
タはディスクランブラ１００−５でスクランブルを解除
され、受信セル処理部及び受信オーバヘッド処理部に出
力される。また、このデータは、フレーム同期回路１０
０−１にも入力される。フレーム同期回路１００−１は
受信フレームの先頭の同期ワードＡ１，Ａ２を検出して
同期化動作を行なう。フレームカウンタ１００−２はフ
レーム同期回路１００−１の制御を受けて受信フレーム
に同期してカウント動作を行なう。レジスタ書込み回路
１００−４はフレームカウンタ１００−２の値をデコー
ドしてオーバヘッドバイト（Ａ１，Ａ２，Ｃ１，・・
・）の内必要なもの（Ｂ１、Ｂ２など）を受信オーバヘ
ッド処理部内の該当するレジスタに書き込むパルスを発
生する。ペイロード表示回路１００−３は受信データが
ペイロードの時、Highレベルになる信号を発生し、受信
セル処理部に対してセルデータを受信中であることを受
信セル処理部に伝える。
細を受信系、送信系に分けて説明する。まず、受信部か
ら説明することにする。受信フレーム分解部１００は、
図１３にその構成を示す通り、ネットワークからの受信
データにより同期化動作を行うフレーム同期回路１００
−１と、このフレーム同期回路１００−１の出力によ
り、現在入力中のデータのアドレスを出力するフレーム
カウンタ１００−２と、このフレームカウンタ１００−
２の出力により受信セル処理部への出力を変化するペイ
ロード表示回路１００−３と、前記フレームカウンタ１
００−２の出力により受信オーバヘッド処理部への出力
を変化するレジスタ書込み回路１００−４と、前記ネッ
トワークから受信した受信データを受信セル処理部及び
受信オーバヘッド処理部へ出力するディスクランブラ１
００−５とを有する。次に、この受信フレーム分解部１
００の動作を説明する。ネットワークより受信したデー
タはディスクランブラ１００−５でスクランブルを解除
され、受信セル処理部及び受信オーバヘッド処理部に出
力される。また、このデータは、フレーム同期回路１０
０−１にも入力される。フレーム同期回路１００−１は
受信フレームの先頭の同期ワードＡ１，Ａ２を検出して
同期化動作を行なう。フレームカウンタ１００−２はフ
レーム同期回路１００−１の制御を受けて受信フレーム
に同期してカウント動作を行なう。レジスタ書込み回路
１００−４はフレームカウンタ１００−２の値をデコー
ドしてオーバヘッドバイト（Ａ１，Ａ２，Ｃ１，・・
・）の内必要なもの（Ｂ１、Ｂ２など）を受信オーバヘ
ッド処理部内の該当するレジスタに書き込むパルスを発
生する。ペイロード表示回路１００−３は受信データが
ペイロードの時、Highレベルになる信号を発生し、受信
セル処理部に対してセルデータを受信中であることを受
信セル処理部に伝える。
【０００９】次に、受信オーバヘッド処理部１０２の詳
細を図１４及び図１５を用いて説明する。この受信オー
バヘッド処理部１０２は、上述した受信フレーム分解部
１００にて、オーバヘッド部とペイロードに分解され、
そのうち、オーバヘッド部についての処理を行うもので
ある。上述した受信フレーム１のレジスタ書込み回路１
００−４が出力するパルスにより、ディスクランブラ１
００−５からの出力のの処理を行う。以下、オーバヘッ
ドバイト別に受信オーバヘッド処理部１０２の動作を説
明する。 Ｂ１：図１４（ａ）に示す通り、Ｂ１バイトはレジスタ
１１０−１に取り込まれる。ＳＢＩＰ−８計算回路１１
０−２によって前フレームのセクションＢＩＰ−８を計
算しておく。レジスタ１１０−１の出力８ビットとＳＢ
ＩＰ−８計算回路１１０−２の出力８ビット毎に比較器
１１０−３で比較する。異なっているビットは前フレー
ムにビットエラーがあったことを示す。カウンタ１１０
−４でビットエラーの数を数え、加算器１１０−５とレ
ジスタ１１０−６により、ビットエラー数を蓄積する。 Ｈ１／Ｈ２：図１４（ｂ）に示す通り、Ｈ１、Ｈ２バイ
トはレジスタ１１１−１，１１１−２にそれぞれ取り込
まれる。これをポインタ変更検出回路１１１−３により
解釈し、ＡＵ−４ポインタを変更するべきか否かを決定
する。 Ｂ２：図１４（ｃ）に示す通り、Ｂ２バイト（Ｂ２バイ
トは３個からなるが、ここではＨ、Ｍ、Ｌを付けて区別
する）はレジスタ１１２−１〜１１２−３に取り込まれ
る。ＳＢＩＰ−２４計算回路１１２−４によって前フレ
ームのセクションＢＩＰ−２４を計算しておく。レジス
タ１１２−１〜１１２−３の出力２４ビットとＳＢＩＰ
−２４計算回路１１２−４の出力２４ビットをビット毎
に比較器１１２−５で比較する。異なっているビットは
前フレームにビットエラーがあったことを示す。カウン
タ１１２−６でビットエラーの数を数え、加算器１１２
−７とレジスタ１１２−８により、ビットエラー数を蓄
積する。 Ｋ２：図１５（ａ）に示す通り、Ｋ２バイトはレジスタ
１１３−１に取り込まれる。下位３ビットが１１１と等
しくなる回数をカウントするＳＡＩＳ検出器１１３−２
により、セクションＡＩＳを検出し、１１０と等しくな
る回数をカウントするＳＦＥＲＦ検出器１１３−３によ
りセクションＦＥＲＦを検出する。 Ｚ２：図１５（ｂ）に示す通り、Ｚ２バイト（Ｚ２バイ
トは１フレームに３個あるが、この場合は先頭から３個
目を指す）はレジスタ１１４−１に取り込まれる。下位
７ビットをセクションＦＥＢＥとして加算器１１４−２
とレジスタ１１４−３により蓄積する。 Ｂ３：図１５（ｃ）に示す通り、Ｂ３バイトはレジスタ
１１５−１に取り込まれる。ＰＢＩＰ−８計算回路１１
５−２によって１つ前のバーチャルコンテナ（ＶＣ）の
パスＢＩＰ−８を計算しておく。レジスタ１１５−１の
出力８ビットとＰＢＩＰ−８計算回路１１５−２の出力
８ビットをビット毎に比較器１１５−３で比較する。異
なっているビットは前フレームにビットエラーがあった
ことを示す。カウンタ１１５−４でビットエラーの数を
数え、加算器１１５−５とレジスタ１１５−６により、
ビットエラー数を蓄積する。 Ｇ１：図１５（ｄ）に示す通り、Ｇ１バイトはレジスタ
１１６−１に取り込まれる上位４ビットを、パスＦＥＢ
Ｅとして加算器１１６−２とレジスタ１１６−３により
蓄積する。また上位４ビットが１００１に等しくなる回
数をカウントするＰＦＥＲＦ検出器１１６−５により、
パスＦＥＲＦを検出し、上位から５ビット目が１になる
回数をカウントするＰＹＥＬ検出器１１６−４によりパ
スＹＥＬを検出する。
細を図１４及び図１５を用いて説明する。この受信オー
バヘッド処理部１０２は、上述した受信フレーム分解部
１００にて、オーバヘッド部とペイロードに分解され、
そのうち、オーバヘッド部についての処理を行うもので
ある。上述した受信フレーム１のレジスタ書込み回路１
００−４が出力するパルスにより、ディスクランブラ１
００−５からの出力のの処理を行う。以下、オーバヘッ
ドバイト別に受信オーバヘッド処理部１０２の動作を説
明する。 Ｂ１：図１４（ａ）に示す通り、Ｂ１バイトはレジスタ
１１０−１に取り込まれる。ＳＢＩＰ−８計算回路１１
０−２によって前フレームのセクションＢＩＰ−８を計
算しておく。レジスタ１１０−１の出力８ビットとＳＢ
ＩＰ−８計算回路１１０−２の出力８ビット毎に比較器
１１０−３で比較する。異なっているビットは前フレー
ムにビットエラーがあったことを示す。カウンタ１１０
−４でビットエラーの数を数え、加算器１１０−５とレ
ジスタ１１０−６により、ビットエラー数を蓄積する。 Ｈ１／Ｈ２：図１４（ｂ）に示す通り、Ｈ１、Ｈ２バイ
トはレジスタ１１１−１，１１１−２にそれぞれ取り込
まれる。これをポインタ変更検出回路１１１−３により
解釈し、ＡＵ−４ポインタを変更するべきか否かを決定
する。 Ｂ２：図１４（ｃ）に示す通り、Ｂ２バイト（Ｂ２バイ
トは３個からなるが、ここではＨ、Ｍ、Ｌを付けて区別
する）はレジスタ１１２−１〜１１２−３に取り込まれ
る。ＳＢＩＰ−２４計算回路１１２−４によって前フレ
ームのセクションＢＩＰ−２４を計算しておく。レジス
タ１１２−１〜１１２−３の出力２４ビットとＳＢＩＰ
−２４計算回路１１２−４の出力２４ビットをビット毎
に比較器１１２−５で比較する。異なっているビットは
前フレームにビットエラーがあったことを示す。カウン
タ１１２−６でビットエラーの数を数え、加算器１１２
−７とレジスタ１１２−８により、ビットエラー数を蓄
積する。 Ｋ２：図１５（ａ）に示す通り、Ｋ２バイトはレジスタ
１１３−１に取り込まれる。下位３ビットが１１１と等
しくなる回数をカウントするＳＡＩＳ検出器１１３−２
により、セクションＡＩＳを検出し、１１０と等しくな
る回数をカウントするＳＦＥＲＦ検出器１１３−３によ
りセクションＦＥＲＦを検出する。 Ｚ２：図１５（ｂ）に示す通り、Ｚ２バイト（Ｚ２バイ
トは１フレームに３個あるが、この場合は先頭から３個
目を指す）はレジスタ１１４−１に取り込まれる。下位
７ビットをセクションＦＥＢＥとして加算器１１４−２
とレジスタ１１４−３により蓄積する。 Ｂ３：図１５（ｃ）に示す通り、Ｂ３バイトはレジスタ
１１５−１に取り込まれる。ＰＢＩＰ−８計算回路１１
５−２によって１つ前のバーチャルコンテナ（ＶＣ）の
パスＢＩＰ−８を計算しておく。レジスタ１１５−１の
出力８ビットとＰＢＩＰ−８計算回路１１５−２の出力
８ビットをビット毎に比較器１１５−３で比較する。異
なっているビットは前フレームにビットエラーがあった
ことを示す。カウンタ１１５−４でビットエラーの数を
数え、加算器１１５−５とレジスタ１１５−６により、
ビットエラー数を蓄積する。 Ｇ１：図１５（ｄ）に示す通り、Ｇ１バイトはレジスタ
１１６−１に取り込まれる上位４ビットを、パスＦＥＢ
Ｅとして加算器１１６−２とレジスタ１１６−３により
蓄積する。また上位４ビットが１００１に等しくなる回
数をカウントするＰＦＥＲＦ検出器１１６−５により、
パスＦＥＲＦを検出し、上位から５ビット目が１になる
回数をカウントするＰＹＥＬ検出器１１６−４によりパ
スＹＥＬを検出する。
【００１０】以上の通り、従来の受信オーバヘッド処理
部１０２は、各オーバヘッドバイトの処理毎に専用のハ
ードウエアを設けて処理を行っている。
部１０２は、各オーバヘッドバイトの処理毎に専用のハ
ードウエアを設けて処理を行っている。
【００１１】次に、送信系について説明する。送信フレ
ーム組立部１０５を図１６に基づいて説明する。この送
信フレーム組立部１０５は、カウント動作を行うフレー
ムカウンタ１０５−１と、このフレームカウンタ１０５
−１の出力するカウントにより所望のレジスタの内容を
読み出すレジスタ読み出し回路１０５−２と、前記フレ
ームカウンタ１０５−１の出力するカウントにより所望
のセルデータを要求するペイロード要求表示回路１０５
−３と、前記フレームカウンタ１０５−１の出力するカ
ウントにより前記レジスタ読み出し回路１０５−２の出
力と前記送信セル処理部の出力とを選択して出力するセ
レクタ１０５−４と、このセレクタ１０５−４の出力に
スクランブルをかけてネットワークへ送信するスクラン
ブラ１０５−５とを有する。次に、この動作について説
明する。フレームカウンタ１０５−１は伝送フレームの
構造に合わせ、水平方向２７０バイト、垂直方向９行の
循環カウント動作を行なう。レジスタ読み出し回路１０
５−２は伝送フレームがオーバヘッド部分の期間に送信
オーバヘッド処理部のオーバヘッドレジスタを読み出
す。セルデータ要求表示回路１０５−３は伝送フレーム
がペイロード部分の期間中、送信セル処理部にセルデー
タを要求する信号を出力する。セレクタ１０５−４はフ
レームカウンタ１０５−１を参照し、オーバヘッド伝送
期間中はレジスタアクセス回路１０５−２の出力を選択
し、ペイロード期間中は送信セル処理部１０６からの入
力を選択する。セレクタ１０５−４の出力はスクランブ
ラ１０５−５でスクランブルをかけた後、ネットワーク
に送り出される。
ーム組立部１０５を図１６に基づいて説明する。この送
信フレーム組立部１０５は、カウント動作を行うフレー
ムカウンタ１０５−１と、このフレームカウンタ１０５
−１の出力するカウントにより所望のレジスタの内容を
読み出すレジスタ読み出し回路１０５−２と、前記フレ
ームカウンタ１０５−１の出力するカウントにより所望
のセルデータを要求するペイロード要求表示回路１０５
−３と、前記フレームカウンタ１０５−１の出力するカ
ウントにより前記レジスタ読み出し回路１０５−２の出
力と前記送信セル処理部の出力とを選択して出力するセ
レクタ１０５−４と、このセレクタ１０５−４の出力に
スクランブルをかけてネットワークへ送信するスクラン
ブラ１０５−５とを有する。次に、この動作について説
明する。フレームカウンタ１０５−１は伝送フレームの
構造に合わせ、水平方向２７０バイト、垂直方向９行の
循環カウント動作を行なう。レジスタ読み出し回路１０
５−２は伝送フレームがオーバヘッド部分の期間に送信
オーバヘッド処理部のオーバヘッドレジスタを読み出
す。セルデータ要求表示回路１０５−３は伝送フレーム
がペイロード部分の期間中、送信セル処理部にセルデー
タを要求する信号を出力する。セレクタ１０５−４はフ
レームカウンタ１０５−１を参照し、オーバヘッド伝送
期間中はレジスタアクセス回路１０５−２の出力を選択
し、ペイロード期間中は送信セル処理部１０６からの入
力を選択する。セレクタ１０５−４の出力はスクランブ
ラ１０５−５でスクランブルをかけた後、ネットワーク
に送り出される。
【００１２】次に、送信オーバヘッド処理部１０４の動
作を図１７に基づいて、オーバヘッドバイト別に説明す
る。 Ａｌ／Ａ２：ＬＳＩの立ち上げ時にＡ１としてＦ６Ｈを
Ａ１レジスタ１２０に設定する。またＡ２として２８Ｈ
をＡ２レジスタ１２１に設定する。 Ｃ１：Ｃ１レジスタ１２２に０１Ｈ，０２Ｈ，０３Ｈの
いずれかの値を設定する。どの値にするかは外部の使用
環境に依存する。 Ｂ１：前フレームのセクションＢＩＰ−８をＳＢＩＰ−
８計算回路１２３で計算しておき、その結果をＢ１レジ
スタ１２４に設定する。 Ｈ１／Ｈ２：通常はＨ１レジスタ１２５、Ｈ２レジスタ
１２６にポインタ値を設定しておく。パスＡＩＳを送信
するときは警報信号発生回路から値が設定される。この
とき、ポインタ値は別のレジスタに退避させておく。 Ｈ３：００Ｈを入れる。 Ｂ２（Ｈ）／Ｂ２（Ｍ）／Ｂ２（Ｌ）：前フレームのセ
クションＢＩＰ−２４をＳＢＩＰ−２４計算回路１２９
で計算しておき、その結果をＢ２（Ｈ）レジスタ１３
０、Ｂ２（Ｍ）レジスタ１３１、Ｂ２（Ｌ）レジスタ１
３２にそれぞれ設定する。 Ｋ２：Ｋ２レジスタ１３３に警報信号発生回路１２８が
発生する値を設定する。 Ｚ２：Ｚ２レジスタ１３４に警報信号発生回路１２８が
発生する値を設定する。 Ｊ１：Ｊ１レジスタ１３６に文字コード発生回路１３５
が発生する値を設定する 。Ｂ３：前バーチャルコンテナのパスＢＩＰ−８計算回
路１３７で計算しておき、その結果をＢ３にレジスタ１
３８に設定する。 Ｃ２：ＬＳＩの立ち上げ時にＣ２レジスタ１３９に１３
Ｈを設定する。 Ｇ１：Ｇ１レジスタ１４０に警報信号発生回路１２８が
発生する値を設定する。
作を図１７に基づいて、オーバヘッドバイト別に説明す
る。 Ａｌ／Ａ２：ＬＳＩの立ち上げ時にＡ１としてＦ６Ｈを
Ａ１レジスタ１２０に設定する。またＡ２として２８Ｈ
をＡ２レジスタ１２１に設定する。 Ｃ１：Ｃ１レジスタ１２２に０１Ｈ，０２Ｈ，０３Ｈの
いずれかの値を設定する。どの値にするかは外部の使用
環境に依存する。 Ｂ１：前フレームのセクションＢＩＰ−８をＳＢＩＰ−
８計算回路１２３で計算しておき、その結果をＢ１レジ
スタ１２４に設定する。 Ｈ１／Ｈ２：通常はＨ１レジスタ１２５、Ｈ２レジスタ
１２６にポインタ値を設定しておく。パスＡＩＳを送信
するときは警報信号発生回路から値が設定される。この
とき、ポインタ値は別のレジスタに退避させておく。 Ｈ３：００Ｈを入れる。 Ｂ２（Ｈ）／Ｂ２（Ｍ）／Ｂ２（Ｌ）：前フレームのセ
クションＢＩＰ−２４をＳＢＩＰ−２４計算回路１２９
で計算しておき、その結果をＢ２（Ｈ）レジスタ１３
０、Ｂ２（Ｍ）レジスタ１３１、Ｂ２（Ｌ）レジスタ１
３２にそれぞれ設定する。 Ｋ２：Ｋ２レジスタ１３３に警報信号発生回路１２８が
発生する値を設定する。 Ｚ２：Ｚ２レジスタ１３４に警報信号発生回路１２８が
発生する値を設定する。 Ｊ１：Ｊ１レジスタ１３６に文字コード発生回路１３５
が発生する値を設定する 。Ｂ３：前バーチャルコンテナのパスＢＩＰ−８計算回
路１３７で計算しておき、その結果をＢ３にレジスタ１
３８に設定する。 Ｃ２：ＬＳＩの立ち上げ時にＣ２レジスタ１３９に１３
Ｈを設定する。 Ｇ１：Ｇ１レジスタ１４０に警報信号発生回路１２８が
発生する値を設定する。
【００１３】以上の通り、従来の送信オーバヘッド処理
部１０４は、受信オーバヘッド処理部１０２と同様に各
オーバヘッドバイトの処理毎に専用のハードウエアを設
けて処理を行っている。
部１０４は、受信オーバヘッド処理部１０２と同様に各
オーバヘッドバイトの処理毎に専用のハードウエアを設
けて処理を行っている。
【００１４】
【発明が解決しようとする課題】Ｂ−ＩＳＤＮは現状で
は規格が固まりつつある段階であり、将来新しいオーバ
ヘッドバイトが定義される可能性がある。また現状で
も、オーバヘッド部にＤ１〜Ｄ１２のように各国で定義
して良い部分がある。しかしながら、従来の通信用ＬＳ
Ｉでは上述のように、各オーバヘッドバイトの処理毎に
処理が固定されたハードウェアを使用していた。また、
例えば、図１４に示した比較器やカウンタ等のハードウ
ェアが専用に各処理部に各々設けられていたため、以下
の問題点があった。１）規格の追加、変更に柔軟に対応
出来ない。 ２）オーバヘッドのうちの各国別に定義して良い部分に
対応出来ない。 ３）ハードウェアの規模が大きい。 本発明は上記問題点に鑑みてなされたものであり、その
目的とするところは、将来の物理層規格の追加・変更に
柔軟に対応することができ、またハードウェア規模を縮
少することである。
は規格が固まりつつある段階であり、将来新しいオーバ
ヘッドバイトが定義される可能性がある。また現状で
も、オーバヘッド部にＤ１〜Ｄ１２のように各国で定義
して良い部分がある。しかしながら、従来の通信用ＬＳ
Ｉでは上述のように、各オーバヘッドバイトの処理毎に
処理が固定されたハードウェアを使用していた。また、
例えば、図１４に示した比較器やカウンタ等のハードウ
ェアが専用に各処理部に各々設けられていたため、以下
の問題点があった。１）規格の追加、変更に柔軟に対応
出来ない。 ２）オーバヘッドのうちの各国別に定義して良い部分に
対応出来ない。 ３）ハードウェアの規模が大きい。 本発明は上記問題点に鑑みてなされたものであり、その
目的とするところは、将来の物理層規格の追加・変更に
柔軟に対応することができ、またハードウェア規模を縮
少することである。
【００１５】
【課題を解決するための手段】本発明の発明者は、従来
は各処理毎に専用のハードウエアを設けていたため、上
述のような問題点があると考えた。そこで、ＬＳＩ内部
にプロセッサを設け、オーバヘッドの処理をこのプロセ
ッサで行なわせることにより、ハードウエアの規模を減
少させればよいと考えた。また、従来はハードウエアに
て処理を行っていたため、処理が固定されていた。すな
わち、ハードウエアにて処理を行っていたため、一度Ｌ
ＳＩを作成してしまったならば変更は不可能であった。
そこで、本発明の発明者は柔軟な処理を行うためには、
処理をソフトウエアにて行わさせるようにすればよいと
考えた。そこで、以下の発明を完成させることができ
た。
は各処理毎に専用のハードウエアを設けていたため、上
述のような問題点があると考えた。そこで、ＬＳＩ内部
にプロセッサを設け、オーバヘッドの処理をこのプロセ
ッサで行なわせることにより、ハードウエアの規模を減
少させればよいと考えた。また、従来はハードウエアに
て処理を行っていたため、処理が固定されていた。すな
わち、ハードウエアにて処理を行っていたため、一度Ｌ
ＳＩを作成してしまったならば変更は不可能であった。
そこで、本発明の発明者は柔軟な処理を行うためには、
処理をソフトウエアにて行わさせるようにすればよいと
考えた。そこで、以下の発明を完成させることができ
た。
【００１６】第１の発明の第１の構成は、Ｂ−ＩＳＤＮ
の物理層のプロトコル処理を行う通信ＬＳＩにおいて、
オーバヘッド情報を格納するメモリと、プロトコル処理
のプログラムを実行するプロセッサとを備えることを特
徴とする。また、第１の発明の第２の構成は、前記プロ
セッサは、物理層のフレームに同期した信号の入力によ
り、待機状態から所定の動作を行なう動作状態に変化す
ることを特徴とする。また、第１の発明の第３の構成
は、前記物理層のフレームに同期した信号は、物理層フ
レームの各行に対応して発生し、プロトコル処理のプロ
グラムが物理層フレームの各行に対応して定義されてい
ることを特徴とする。また、第１の発明の第４の構成
は、前記プロセッサは、受信を行うときプロトコル処理
のプログラムを実行する受信プロセッサと、送信を行う
ときプロトコル処理のプログラムを実行する送信プロセ
ッサとを備えることを特徴とする。
の物理層のプロトコル処理を行う通信ＬＳＩにおいて、
オーバヘッド情報を格納するメモリと、プロトコル処理
のプログラムを実行するプロセッサとを備えることを特
徴とする。また、第１の発明の第２の構成は、前記プロ
セッサは、物理層のフレームに同期した信号の入力によ
り、待機状態から所定の動作を行なう動作状態に変化す
ることを特徴とする。また、第１の発明の第３の構成
は、前記物理層のフレームに同期した信号は、物理層フ
レームの各行に対応して発生し、プロトコル処理のプロ
グラムが物理層フレームの各行に対応して定義されてい
ることを特徴とする。また、第１の発明の第４の構成
は、前記プロセッサは、受信を行うときプロトコル処理
のプログラムを実行する受信プロセッサと、送信を行う
ときプロトコル処理のプログラムを実行する送信プロセ
ッサとを備えることを特徴とする。
【００１７】さらに、上記目的を達成するため、第２の
発明の第１の構成は、Ｂ−ＩＳＤＮの物理層のプロトコ
ル処理を行う通信ＬＳＩにおいて、ネットワークからの
データを受信する受信フレーム分解部と、この受信フレ
ーム分解部にて分解されたデータのうち、ペイロード部
の処理を行い、ＡＴＭ層に出力する受信セル処理部と、
前記受信フレーム分解部にて分解されたデータのうち、
オーバヘッド部を蓄積する受信オーバヘッドメモリ部
と、この受信オーバヘッドメモリ部にて蓄積された所望
のデータを入力して、受信時のオーバヘッドの処理を行
う受信プロセッサ部と、この受信プロセッサ部にて処理
された結果を記憶するステータスレジスタ部と、このス
テータスレジスタ部に記憶された結果を入力し、送信時
のオーバヘッドの処理を行う送信プロセッサ部と、この
送信プロセッサ部の出力を蓄積する送信オーバヘッドメ
モリ部と、ＡＴＭ層からのデータを受信する送信セル処
理部と、この送信セル処理部の出力及び前記送信オーバ
ヘッドメモリ部の出力をフレームに組立て、ネットワー
クに送信する送信フレーム組立部とを具備することを特
徴とする。また、第２の発明の第２の構成は、前記受信
プロセッサ部は、現在実行している命令の次に実行する
命令語を格納する番地を保持するプログラムカウンタ
と、このプログラムカウンタが保持する番地を入力し、
この番地に格納された命令を出力するプログラムＲＡＭ
と、このプログラムＲＡＭから出力された命令を保持す
る命令レジスタと、この命令レジスタにて保持された命
令のデコードを行う命令デコーダと、前記受信フレーム
分解部及び受信オーバヘッドメモリに格納されたデータ
を選択するセレクタと、このセレクタにて選択されたデ
ータを保持するレジスタと、このレジスタに保持された
データを入力し、処理を行う演算部とを有することを特
徴とする。
発明の第１の構成は、Ｂ−ＩＳＤＮの物理層のプロトコ
ル処理を行う通信ＬＳＩにおいて、ネットワークからの
データを受信する受信フレーム分解部と、この受信フレ
ーム分解部にて分解されたデータのうち、ペイロード部
の処理を行い、ＡＴＭ層に出力する受信セル処理部と、
前記受信フレーム分解部にて分解されたデータのうち、
オーバヘッド部を蓄積する受信オーバヘッドメモリ部
と、この受信オーバヘッドメモリ部にて蓄積された所望
のデータを入力して、受信時のオーバヘッドの処理を行
う受信プロセッサ部と、この受信プロセッサ部にて処理
された結果を記憶するステータスレジスタ部と、このス
テータスレジスタ部に記憶された結果を入力し、送信時
のオーバヘッドの処理を行う送信プロセッサ部と、この
送信プロセッサ部の出力を蓄積する送信オーバヘッドメ
モリ部と、ＡＴＭ層からのデータを受信する送信セル処
理部と、この送信セル処理部の出力及び前記送信オーバ
ヘッドメモリ部の出力をフレームに組立て、ネットワー
クに送信する送信フレーム組立部とを具備することを特
徴とする。また、第２の発明の第２の構成は、前記受信
プロセッサ部は、現在実行している命令の次に実行する
命令語を格納する番地を保持するプログラムカウンタ
と、このプログラムカウンタが保持する番地を入力し、
この番地に格納された命令を出力するプログラムＲＡＭ
と、このプログラムＲＡＭから出力された命令を保持す
る命令レジスタと、この命令レジスタにて保持された命
令のデコードを行う命令デコーダと、前記受信フレーム
分解部及び受信オーバヘッドメモリに格納されたデータ
を選択するセレクタと、このセレクタにて選択されたデ
ータを保持するレジスタと、このレジスタに保持された
データを入力し、処理を行う演算部とを有することを特
徴とする。
【００１８】また、第２の発明の第３の構成は、前記受
信オーバヘッドメモリ部は、オーバヘッドのＳＯＨ、Ａ
Ｕポインタ、及びＰＯＨをその構造のまま格納すること
を特徴とする。
信オーバヘッドメモリ部は、オーバヘッドのＳＯＨ、Ａ
Ｕポインタ、及びＰＯＨをその構造のまま格納すること
を特徴とする。
【００１９】
【作用】上記第１及び第２の構成によれば、ＬＳＩ内部
にプロセッサを設け、オーバヘッドの処理をプロセッサ
が行うので、専用のハードウエアを用いる従来法に比べ
てハードウエアの規模を減少することができるのであ
る。
にプロセッサを設け、オーバヘッドの処理をプロセッサ
が行うので、専用のハードウエアを用いる従来法に比べ
てハードウエアの規模を減少することができるのであ
る。
【００２０】ここで、第１の発明の第２の構成では、物
理層のフレームに同期した信号の入力により、動作状態
に変化することで、より効率的にプロセッサを使用する
ことができるのである。
理層のフレームに同期した信号の入力により、動作状態
に変化することで、より効率的にプロセッサを使用する
ことができるのである。
【００２１】また、第１の発明の第３の構成では、前記
物理層のフレームに同期した信号は、物理層フレームの
各行に対応して発生することにより、特殊な同期信号の
必要がなく、処理の迅速化を図ることができ、また、プ
ロトコル処理のプログラムが物理層フレームの各行に対
応して定義されている、即ち、未定義や各国で定義して
よい部分を確保してある。したがって，将来の規格の追
加・変更等に柔軟に対応することができるのである。
物理層のフレームに同期した信号は、物理層フレームの
各行に対応して発生することにより、特殊な同期信号の
必要がなく、処理の迅速化を図ることができ、また、プ
ロトコル処理のプログラムが物理層フレームの各行に対
応して定義されている、即ち、未定義や各国で定義して
よい部分を確保してある。したがって，将来の規格の追
加・変更等に柔軟に対応することができるのである。
【００２２】また、第１の発明の第４の構成では、受信
を行うときプロトコル処理のプログラムを実行する受信
プロセッサと、送信を行うときプロトコル処理のプログ
ラムを実行する送信プロセッサとを備えているので、よ
り高速な処理を実現することができるのである。また、
受信側の同期クロックと送信側の同期クロックが異なる
場合であってもこの送受信の同期クロックを合わせるこ
となく送受信処理が実行出来るのである。
を行うときプロトコル処理のプログラムを実行する受信
プロセッサと、送信を行うときプロトコル処理のプログ
ラムを実行する送信プロセッサとを備えているので、よ
り高速な処理を実現することができるのである。また、
受信側の同期クロックと送信側の同期クロックが異なる
場合であってもこの送受信の同期クロックを合わせるこ
となく送受信処理が実行出来るのである。
【００２３】また、第２の発明の第２の構成によれば、
プロトコル処理のプログラムの記憶・変更を可能とする
プログラムＲＡＭを設けている。このプログラムＲＡＭ
の内容を変更することにより、将来の規格の追加・変更
にも柔軟に対応することができるのである。
プロトコル処理のプログラムの記憶・変更を可能とする
プログラムＲＡＭを設けている。このプログラムＲＡＭ
の内容を変更することにより、将来の規格の追加・変更
にも柔軟に対応することができるのである。
【００２４】さらに、第２の発明の第３の構成によれ
ば、受信オーバヘッドメモリ部に、オーバヘッドのＳＯ
Ｈ、ＡＵポインタ、及びＰＯＨをその構造のまま格納す
ることにより、将来の規格の追加・変更等の場合に、設
計者等が当該規格に移行のための設計が容易になるばか
りでなく、未定義や各国で定義してよい部分を確保して
あるため、将来の規格の追加・変更等に柔軟に対応する
ことができるのである。
ば、受信オーバヘッドメモリ部に、オーバヘッドのＳＯ
Ｈ、ＡＵポインタ、及びＰＯＨをその構造のまま格納す
ることにより、将来の規格の追加・変更等の場合に、設
計者等が当該規格に移行のための設計が容易になるばか
りでなく、未定義や各国で定義してよい部分を確保して
あるため、将来の規格の追加・変更等に柔軟に対応する
ことができるのである。
【００２５】
【実施例】本発明の実施例を図面を参照しながら説明す
る。図１乃至図８は本発明の一実施例を説明するための
図である。まず、図１に本発明に係る通信用ＬＳＩの全
体ブロック図を示す。この通信用ＬＳＩは、ネットワー
クからのデータを受信する受信フレーム分解部１と、こ
の受信フレーム分解部にて分解されたデータのうち、ペ
イロードの処理を行い、ＡＴＭ層に出力する受信セル処
理部２と、受信フレーム分解部１にて分解されたデータ
のうち、オーバヘッドを蓄積する受信オーバヘッドメモ
リ３と、この受信オーバヘッドメモリにて蓄積された所
望のデータを入力して、受信時のオーバヘッドの処理を
行う受信プロセッサ４と、この受信プロセッサにて処理
された結果を記憶するステータスレジスタ５と、このス
テータスレジスタ５に記憶された結果を入力し、送信時
のオーバヘッドの処理を行う送信プロセッサ６と、この
送信プロセッサの出力を蓄積する送信オーバヘッドメモ
リ７と、ＡＴＭ層からのデータを受信する送信セル処理
部８と、この送信セル処理部の出力及び送信オーバヘッ
ドメモリの出力をフレームに組立て、ネットワークに送
信する送信フレーム組立部９とを有する。
る。図１乃至図８は本発明の一実施例を説明するための
図である。まず、図１に本発明に係る通信用ＬＳＩの全
体ブロック図を示す。この通信用ＬＳＩは、ネットワー
クからのデータを受信する受信フレーム分解部１と、こ
の受信フレーム分解部にて分解されたデータのうち、ペ
イロードの処理を行い、ＡＴＭ層に出力する受信セル処
理部２と、受信フレーム分解部１にて分解されたデータ
のうち、オーバヘッドを蓄積する受信オーバヘッドメモ
リ３と、この受信オーバヘッドメモリにて蓄積された所
望のデータを入力して、受信時のオーバヘッドの処理を
行う受信プロセッサ４と、この受信プロセッサにて処理
された結果を記憶するステータスレジスタ５と、このス
テータスレジスタ５に記憶された結果を入力し、送信時
のオーバヘッドの処理を行う送信プロセッサ６と、この
送信プロセッサの出力を蓄積する送信オーバヘッドメモ
リ７と、ＡＴＭ層からのデータを受信する送信セル処理
部８と、この送信セル処理部の出力及び送信オーバヘッ
ドメモリの出力をフレームに組立て、ネットワークに送
信する送信フレーム組立部９とを有する。
【００２６】次に、この通信用ＬＳＩの全体動作の概要
について説明する。ネットワークから受信したデータは
受信フレーム分解部１に入力され、オーバヘッドとペイ
ロードとに分けられる。ペイロードは受信セル処理部２
に送られ、セル同期、セルヘッダ誤り訂正の後、ＡＴＭ
層に送られる。また、オーバヘッドは一旦受信オーバヘ
ッドメモリ３に蓄えられる。受信プロセッサ４がオーバ
ヘッドメモリ３にアクセスしてオーバヘッドからの各種
情報の取り出し、所定の処理を行い、その結果をステー
タスレジスタ５に書き込む。一方、送信データはＡＴＭ
層から５３バイトのＡＴＭセルの形式で送信セル処理部
８に入力される。送信セル処理部８はセルヘッダに誤り
訂正情報を入れて送信フレーム組立部９に引き渡す。送
信プロセッサ６はステータスレジスタ５からステータス
情報を取り出して処理し、送信オーバヘッドメモリ７内
のオーバヘッドバイトを更新する。送信フレーム組立部
９は送信オーバヘッドメモリ７からオーバヘッドバイト
を取り出し、送信セル処理部８からセルデータを受けと
って伝送フレームを組み立て、ネットワークへ送信を行
う。以上のように、物理層にて行うべき処理を受信系、
送信系のプロセッサとオーバヘッドメモリとを用いて行
うことにより、従来から専用のハードウエアを各々設け
ていた場合に比べてハードウエア量を減少させることが
できるのである。
について説明する。ネットワークから受信したデータは
受信フレーム分解部１に入力され、オーバヘッドとペイ
ロードとに分けられる。ペイロードは受信セル処理部２
に送られ、セル同期、セルヘッダ誤り訂正の後、ＡＴＭ
層に送られる。また、オーバヘッドは一旦受信オーバヘ
ッドメモリ３に蓄えられる。受信プロセッサ４がオーバ
ヘッドメモリ３にアクセスしてオーバヘッドからの各種
情報の取り出し、所定の処理を行い、その結果をステー
タスレジスタ５に書き込む。一方、送信データはＡＴＭ
層から５３バイトのＡＴＭセルの形式で送信セル処理部
８に入力される。送信セル処理部８はセルヘッダに誤り
訂正情報を入れて送信フレーム組立部９に引き渡す。送
信プロセッサ６はステータスレジスタ５からステータス
情報を取り出して処理し、送信オーバヘッドメモリ７内
のオーバヘッドバイトを更新する。送信フレーム組立部
９は送信オーバヘッドメモリ７からオーバヘッドバイト
を取り出し、送信セル処理部８からセルデータを受けと
って伝送フレームを組み立て、ネットワークへ送信を行
う。以上のように、物理層にて行うべき処理を受信系、
送信系のプロセッサとオーバヘッドメモリとを用いて行
うことにより、従来から専用のハードウエアを各々設け
ていた場合に比べてハードウエア量を減少させることが
できるのである。
【００２７】以下、各部の詳細の動作について説明す
る。 ［受信フレーム分解部］受信フレーム分解部１の構成を
図２に示す。受信フレーム分解部１は、ネットワークか
らの受信データにより同期化動作を行うフレーム同期回
路１−１と、このフレーム同期回路１−１の出力により
カウントアップするフレームカウンタ１−２と、このフ
レームカウンタ１−２の出力により、受信オーバヘッド
メモリ３へ制御信号の出力を行うメモリアクセス回路１
−３と、フレームカウンタ１−２の出力により受信セル
処理部への出力を変化させるペイロード表示回路１−４
と、フレームカウンタ１−２の出力により、受信プロセ
ッサ４へオーバヘッドの処理を要求する信号等を出力す
るフレーム処理要求発生回路１−５と、ネットワークよ
り受信したデータをディスクランブルし、受信セル処理
部へ出力するディスクランブラ１−６と、ネットワーク
から受信したデータのビットエラーを計算するＳＢＩＰ
−８計算回路１−７と、ディスクランブラ１−６の出力
のビットエラーを計算するＳＢＩＰ−２４計算回路１−
８、及びＰＢＩＰ−８計算回路１−９と、ディスクラン
ブラ１−６より出力されたデータのＰＯＨの位置を検出
するポインタ増減検出回路１−１０と、ネットワークよ
り受信した信号のＬＯＳを検出するＬＯＳ検出回路１−
１１とを有する。次に受信フレーム分解部１の動作につ
いて説明する。まず、ディスクランブラ１−６はネット
ワークからの受信データのスクランブルを解除し、その
内容を受信セル処理部へ出力する。また、フレーム同期
回路１−１はフレームの先頭の同期ワードＡ１，Ａ２を
サーチし、連続Ｎ回（Ｎは７程度）同期ワードを検出で
きると同期確立とする。フレームカウンタ１−２はフレ
ーム同期回路１−１の制御により、フレームの先頭のＡ
１バイトを起点としてフレームの水平方向と垂直方向を
カウントアップする。メモリアクセス回路１−３はオー
バヘッドバイト（例えばＢ１）を受信していることをフ
レームカウンタの値で判断し、そのオーバヘッドバイト
が受信オーバヘッドメモリの適切な箇所に格納されるよ
うに書込みパルスと書込みアドレスを発生する。フレー
ム処理要求回路１−５はフレームの各行でオーバヘッド
の取込みが終わるタイミングで受信プロセッサに対して
オーバヘッド処理要求信号とフレームの行数を出力す
る。ペイロード表示回路１−４は、受信セル処理部に対
し、ペイロード受信期間中だけHighになる信号を発生す
る。ＳＢＩＰ−８計算回路１−７はフレーム毎のセクシ
ョンＢＩＰ−８を計算する。ＳＢＩＰ−２４計算回路１
−８はフレーム毎のセクションＢＩＰ−２４を計算す
る。ＰＢＩＰ−８計算回路１−９はバーチャルコンテナ
毎のパスＢＩＰ−８を計算する。ポインタ増減検出回路
１−１０はフレームオーバヘッド内のＨ１バイトとＨ２
バイトをチェックしてポインタ増減指定が送られて来た
か否かを判定する。ＬＯＳ検出回路１−１１はネットワ
ークからの信号が無信号状態がある期間（２．３μsec
〜１００μsec の範囲で設定出来る）続くことを検出す
る。
る。 ［受信フレーム分解部］受信フレーム分解部１の構成を
図２に示す。受信フレーム分解部１は、ネットワークか
らの受信データにより同期化動作を行うフレーム同期回
路１−１と、このフレーム同期回路１−１の出力により
カウントアップするフレームカウンタ１−２と、このフ
レームカウンタ１−２の出力により、受信オーバヘッド
メモリ３へ制御信号の出力を行うメモリアクセス回路１
−３と、フレームカウンタ１−２の出力により受信セル
処理部への出力を変化させるペイロード表示回路１−４
と、フレームカウンタ１−２の出力により、受信プロセ
ッサ４へオーバヘッドの処理を要求する信号等を出力す
るフレーム処理要求発生回路１−５と、ネットワークよ
り受信したデータをディスクランブルし、受信セル処理
部へ出力するディスクランブラ１−６と、ネットワーク
から受信したデータのビットエラーを計算するＳＢＩＰ
−８計算回路１−７と、ディスクランブラ１−６の出力
のビットエラーを計算するＳＢＩＰ−２４計算回路１−
８、及びＰＢＩＰ−８計算回路１−９と、ディスクラン
ブラ１−６より出力されたデータのＰＯＨの位置を検出
するポインタ増減検出回路１−１０と、ネットワークよ
り受信した信号のＬＯＳを検出するＬＯＳ検出回路１−
１１とを有する。次に受信フレーム分解部１の動作につ
いて説明する。まず、ディスクランブラ１−６はネット
ワークからの受信データのスクランブルを解除し、その
内容を受信セル処理部へ出力する。また、フレーム同期
回路１−１はフレームの先頭の同期ワードＡ１，Ａ２を
サーチし、連続Ｎ回（Ｎは７程度）同期ワードを検出で
きると同期確立とする。フレームカウンタ１−２はフレ
ーム同期回路１−１の制御により、フレームの先頭のＡ
１バイトを起点としてフレームの水平方向と垂直方向を
カウントアップする。メモリアクセス回路１−３はオー
バヘッドバイト（例えばＢ１）を受信していることをフ
レームカウンタの値で判断し、そのオーバヘッドバイト
が受信オーバヘッドメモリの適切な箇所に格納されるよ
うに書込みパルスと書込みアドレスを発生する。フレー
ム処理要求回路１−５はフレームの各行でオーバヘッド
の取込みが終わるタイミングで受信プロセッサに対して
オーバヘッド処理要求信号とフレームの行数を出力す
る。ペイロード表示回路１−４は、受信セル処理部に対
し、ペイロード受信期間中だけHighになる信号を発生す
る。ＳＢＩＰ−８計算回路１−７はフレーム毎のセクシ
ョンＢＩＰ−８を計算する。ＳＢＩＰ−２４計算回路１
−８はフレーム毎のセクションＢＩＰ−２４を計算す
る。ＰＢＩＰ−８計算回路１−９はバーチャルコンテナ
毎のパスＢＩＰ−８を計算する。ポインタ増減検出回路
１−１０はフレームオーバヘッド内のＨ１バイトとＨ２
バイトをチェックしてポインタ増減指定が送られて来た
か否かを判定する。ＬＯＳ検出回路１−１１はネットワ
ークからの信号が無信号状態がある期間（２．３μsec
〜１００μsec の範囲で設定出来る）続くことを検出す
る。
【００２８】［セル処理部］セル処理部２は図１０に示
すようにセル同期回路２−１と、セルヘッダ誤り訂正回
路２−２とを有する。セル同期回路は入力されるデータ
の連続する５バイトについてＣＲＣ（Cyclic Redundanc
y Check)の計算を行ない、結果が合うとヘッダを検出し
たものと見做す。連続Ｎ回（Ｎは７程度）ヘッダが検出
されるとセル同期が確立されたものとする。セルヘッダ
誤り訂正回路２−２はＣＲＣの計算で１ビット誤りが検
出されたとき、誤り訂正を行なう。
すようにセル同期回路２−１と、セルヘッダ誤り訂正回
路２−２とを有する。セル同期回路は入力されるデータ
の連続する５バイトについてＣＲＣ（Cyclic Redundanc
y Check)の計算を行ない、結果が合うとヘッダを検出し
たものと見做す。連続Ｎ回（Ｎは７程度）ヘッダが検出
されるとセル同期が確立されたものとする。セルヘッダ
誤り訂正回路２−２はＣＲＣの計算で１ビット誤りが検
出されたとき、誤り訂正を行なう。
【００２９】［受信オーバヘッドメモリ］受信オーバヘ
ッドメモリ３は受信データのうちのオーバヘッド部分を
格納する他、受信プロセッサ４がオーバヘッドの処理を
するときのワークエリアとしても使用する。図４に示す
ように８Ｍを使用し、ＳＯＨ、ＡＵポインタ（Ｈ１、Ｈ
２、Ｈ３）、ＰＯＨは当分必要のない部分まで含めて、
受信したままの形で格納する。また、このメモリのう
ち、何も割り当てられていない部分については、今後の
規格の追加・変更等に対応することができるとともにワ
ーキングエリアとしても使用することができる。
ッドメモリ３は受信データのうちのオーバヘッド部分を
格納する他、受信プロセッサ４がオーバヘッドの処理を
するときのワークエリアとしても使用する。図４に示す
ように８Ｍを使用し、ＳＯＨ、ＡＵポインタ（Ｈ１、Ｈ
２、Ｈ３）、ＰＯＨは当分必要のない部分まで含めて、
受信したままの形で格納する。また、このメモリのう
ち、何も割り当てられていない部分については、今後の
規格の追加・変更等に対応することができるとともにワ
ーキングエリアとしても使用することができる。
【００３０】本実施例においては、以下に示す様にワー
キングエリアを使用する。 ＬＯＦ−Ｓ／Ｒ：ＬＯＦの検出／解除に使用。 ＬＯＰ−Ｓ／Ｒ：ＬＯＰの検出／解除に使用。 ＳＡＩＳ−Ｓ／Ｒ：セクションＡＩＳの検出／解除に使
用。 ＰＡＩＳ−Ｓ／Ｒ：パスＡＩＳの検出／解除に使用。 ＳＦＥＲＦ−Ｓ／Ｒ：セクションＦＥＲＦの検出／解除
に使用。 ＰＦＥＲＦ−Ｓ／Ｒ：パスＦＥＲＦの検出／解除に使
用。 ＰＹＥＬ−Ｓ／Ｒ：パスＹＥＬの検出／解除に使用。 Ｂ１−ＳＢＩＰ８：受信したＢ１とＳＰＩＰ−８の不一
致ビット数をカウントするのに使用。 Ｂ２−ＳＢＩＰ２４：受信したＢ２とＳＢＩＰ−２４の
不一致ビット数をカウントするのに使用。 Ｂ３−ＳＢＩＰ８：受信したＢ３とＰＢＩＰ−８の不一
致ビット数をカウントするのに使用。 ＲＸ−ＳＦＥＢＥ：受信したセクションＦＥＢＥの値を
累積するのに使用。 ＲＸ−ＰＦＥＢＥ：受信したパスＦＥＢＥの値を累積す
るのに使用。
キングエリアを使用する。 ＬＯＦ−Ｓ／Ｒ：ＬＯＦの検出／解除に使用。 ＬＯＰ−Ｓ／Ｒ：ＬＯＰの検出／解除に使用。 ＳＡＩＳ−Ｓ／Ｒ：セクションＡＩＳの検出／解除に使
用。 ＰＡＩＳ−Ｓ／Ｒ：パスＡＩＳの検出／解除に使用。 ＳＦＥＲＦ−Ｓ／Ｒ：セクションＦＥＲＦの検出／解除
に使用。 ＰＦＥＲＦ−Ｓ／Ｒ：パスＦＥＲＦの検出／解除に使
用。 ＰＹＥＬ−Ｓ／Ｒ：パスＹＥＬの検出／解除に使用。 Ｂ１−ＳＢＩＰ８：受信したＢ１とＳＰＩＰ−８の不一
致ビット数をカウントするのに使用。 Ｂ２−ＳＢＩＰ２４：受信したＢ２とＳＢＩＰ−２４の
不一致ビット数をカウントするのに使用。 Ｂ３−ＳＢＩＰ８：受信したＢ３とＰＢＩＰ−８の不一
致ビット数をカウントするのに使用。 ＲＸ−ＳＦＥＢＥ：受信したセクションＦＥＢＥの値を
累積するのに使用。 ＲＸ−ＰＦＥＢＥ：受信したパスＦＥＢＥの値を累積す
るのに使用。
【００３１】なお、この受信オーバヘッドメモリは、ロ
ジックＬＳＩに搭載でき、リフレッシュ等を必要としな
いもの、例えばＳＲＡＭが好ましい。
ジックＬＳＩに搭載でき、リフレッシュ等を必要としな
いもの、例えばＳＲＡＭが好ましい。
【００３２】［受信プロセッサ］受信プロセッサ４は、
図５の点線内部に示すように、受信フレーム分解部１の
出力により現在実行している命令の次に実行する命令を
格納する番地を保持するプログラムカウンタ４−１と、
このプログラムカウンタ４−１の出力により命令を出力
するプログラムＲＡＭ４−２と、このプログラムＲＡＭ
４−２より出力された命令を保持する命令レジスタ４−
３と、この命令をデコードする命令デコーダ４−４と、
受信オーバヘッドメモリ３からの出力を選択するセレク
タ４−５と、このセレクタ４−５により出力されたデー
タを保持するレジスタ４−６，４−７と、命令デコーダ
４−４からの制御信号により、入力されたレジスタ４−
６及び４−７に格納されたデータの各種処理を行い、そ
の結果をステータスレジスタ５等に出力するＡＬＵ４−
８とを有する。次に、この受信プロセッサ４の動作につ
いて説明する。プログラムカウンタ４−１の内容でプロ
グラムＲＡＭ４−２が読み出され、読み出された命令コ
ードは命令レジスタ４−３に取り込まれてから命令デコ
ーダ４−４でデコードされる。レジスタ４−６および４
−７には受信オーバヘッドメモリ３やステータスレジス
タ５から読み出したデータがセレクタ４−５に選択され
て取込む。ＡＬＵ４−８がレジスタ４−６および４−７
に取り込んだデータに対する演算を実行する。実際の動
作は次のようになる。受信プロセッサ４は通常は待機状
態にあり、プログラムカウンタ４−１は０番地を指して
いる。受信フレーム分解部１からフレーム処理要求信号
が入力されるとプログラムカウンタ４−１に受信してい
るフレームの行数ｎがジャンプアドレスとしてセットれ
る。プログラムＲＡＭ４−２のｎ番地には受信フレーム
のｎ行目で実行するべきプログラムの先頭番地Ｎへのジ
ャンプ命令が書かれている。受信プロセッサ４はこの２
回のジャンプにより、Ｎ番地に到達し、ｎ行目の処理を
始める。一連の処理の結果はステータスレジスタ５に反
映される。所定の処理が終わると受信プロセッサ４は待
機状態に戻る。以上のように、プログラムＲＡＭ４−２
にプログラムが格納されているので、処理内容の変更等
の場合には、このプログラムを変更することで容易に対
応することができる。
図５の点線内部に示すように、受信フレーム分解部１の
出力により現在実行している命令の次に実行する命令を
格納する番地を保持するプログラムカウンタ４−１と、
このプログラムカウンタ４−１の出力により命令を出力
するプログラムＲＡＭ４−２と、このプログラムＲＡＭ
４−２より出力された命令を保持する命令レジスタ４−
３と、この命令をデコードする命令デコーダ４−４と、
受信オーバヘッドメモリ３からの出力を選択するセレク
タ４−５と、このセレクタ４−５により出力されたデー
タを保持するレジスタ４−６，４−７と、命令デコーダ
４−４からの制御信号により、入力されたレジスタ４−
６及び４−７に格納されたデータの各種処理を行い、そ
の結果をステータスレジスタ５等に出力するＡＬＵ４−
８とを有する。次に、この受信プロセッサ４の動作につ
いて説明する。プログラムカウンタ４−１の内容でプロ
グラムＲＡＭ４−２が読み出され、読み出された命令コ
ードは命令レジスタ４−３に取り込まれてから命令デコ
ーダ４−４でデコードされる。レジスタ４−６および４
−７には受信オーバヘッドメモリ３やステータスレジス
タ５から読み出したデータがセレクタ４−５に選択され
て取込む。ＡＬＵ４−８がレジスタ４−６および４−７
に取り込んだデータに対する演算を実行する。実際の動
作は次のようになる。受信プロセッサ４は通常は待機状
態にあり、プログラムカウンタ４−１は０番地を指して
いる。受信フレーム分解部１からフレーム処理要求信号
が入力されるとプログラムカウンタ４−１に受信してい
るフレームの行数ｎがジャンプアドレスとしてセットれ
る。プログラムＲＡＭ４−２のｎ番地には受信フレーム
のｎ行目で実行するべきプログラムの先頭番地Ｎへのジ
ャンプ命令が書かれている。受信プロセッサ４はこの２
回のジャンプにより、Ｎ番地に到達し、ｎ行目の処理を
始める。一連の処理の結果はステータスレジスタ５に反
映される。所定の処理が終わると受信プロセッサ４は待
機状態に戻る。以上のように、プログラムＲＡＭ４−２
にプログラムが格納されているので、処理内容の変更等
の場合には、このプログラムを変更することで容易に対
応することができる。
【００３３】［ステータスレジスタ］ステータスレジス
タ５は以下のステータス情報を格納する。 ＬＯＳ：Loss of Signal １bit ＬＯＦ：Loss of Frame １bit ＬＯＰ：Loss of Pointer １bit ＬＯＣ：Loss of Cell Delineation １bit ＳＡＩＳ：Section Alarm Indication Signal １bit ＰＡＩＳ：Path Alarm Indication Signal １bit ＳＦＥＲＦ：Section Far End Receive Failure １bit ＰＦＥＲＦ：Path Far End Receive Failure １bit ＰＹＥＬ：Path Yellow １bit ＳＦＥＢＥ：Section Far End Block Error ７bit ＰＦＥＥ：Path Far End Block Error ４bit ［送信プロセッサ］送信プロセッサ６は、図６の点線内
部に示すように、送信フレーム組立部１の出力により現
在実行している命令の次に実行する命令を格納する番地
を保持するプログラムカウンタ６−１と、このプログラ
ムカウンタ６−１の出力により命令を出力するプログラ
ムＲＡＭ６−２と、このプログラムＲＡＭ６−２より出
力された命令を保持する命令レジスタ６−３と、この命
令をデコードする命令デコーダ６−４と、送信オーバヘ
ッドメモリ７からの出力、及びステータスレジスタ５の
出力を選択するセレクタ６−５と、このセレクタ６−５
により出力されたデータを保持するレジスタ６−６，６
−７と、命令デコーダ６−４からの制御信号により、入
力されたレジスタ６−６及び６−７に格納されたデータ
の各種処理を行い、その結果を送信オーバヘッドメモリ
７等に出力するＡＬＵ４−８とを有する。次に、この送
信プロセッサ６の動作について説明する。プログラムカ
ウンタ６−１の内容でプログラムＲＡＭ６−２が読み出
され、読み出された命令コードは命令レジスタ６−３に
取り込まれてから命令デコーダ６−４でデコードされ
る。レジスタ６−６および６−７にはステータスレジス
タ５から読み出したデータを取込む。ＡＬＵ６−８がレ
ジスタ６−６および６−７に取り込んだデータに対する
演算を実行する。実際の動作は次のようになる。送信プ
ロセッサ６は通常は待機状態にあり、プログラムカウン
タ６−１は０番地を指している。送信フレーム組立部９
からフレーム処理要求信号が入力されるとプログラムカ
ウンタに送信フレームの行数ｎがジャンプアドレスとし
てセットされる。プログラムＲＡＭ６−２のｎ番地には
送信フレームのｎ行目で実行するべきプログラムの先頭
番地Ｎへのジャンプ命令が書かれている。送信プロセッ
サはこの２回のジャンプにより、Ｎ番地に到達し、ｎ行
目の処理を始める。一連の処理の結果は送信オーバヘッ
ドメモリ７に反映される。所定の処理が終わると送信プ
ロセッサ６は待機状態に戻る。なお、本実施例において
は、受信プロセッサと送信プロセッサの２つのプロセッ
サを用いている。これは、送受信処理の高速化を図るこ
とができるためであるが、受信処理と送信処理を１つの
プロセッサにて実行することも可能である。
タ５は以下のステータス情報を格納する。 ＬＯＳ：Loss of Signal １bit ＬＯＦ：Loss of Frame １bit ＬＯＰ：Loss of Pointer １bit ＬＯＣ：Loss of Cell Delineation １bit ＳＡＩＳ：Section Alarm Indication Signal １bit ＰＡＩＳ：Path Alarm Indication Signal １bit ＳＦＥＲＦ：Section Far End Receive Failure １bit ＰＦＥＲＦ：Path Far End Receive Failure １bit ＰＹＥＬ：Path Yellow １bit ＳＦＥＢＥ：Section Far End Block Error ７bit ＰＦＥＥ：Path Far End Block Error ４bit ［送信プロセッサ］送信プロセッサ６は、図６の点線内
部に示すように、送信フレーム組立部１の出力により現
在実行している命令の次に実行する命令を格納する番地
を保持するプログラムカウンタ６−１と、このプログラ
ムカウンタ６−１の出力により命令を出力するプログラ
ムＲＡＭ６−２と、このプログラムＲＡＭ６−２より出
力された命令を保持する命令レジスタ６−３と、この命
令をデコードする命令デコーダ６−４と、送信オーバヘ
ッドメモリ７からの出力、及びステータスレジスタ５の
出力を選択するセレクタ６−５と、このセレクタ６−５
により出力されたデータを保持するレジスタ６−６，６
−７と、命令デコーダ６−４からの制御信号により、入
力されたレジスタ６−６及び６−７に格納されたデータ
の各種処理を行い、その結果を送信オーバヘッドメモリ
７等に出力するＡＬＵ４−８とを有する。次に、この送
信プロセッサ６の動作について説明する。プログラムカ
ウンタ６−１の内容でプログラムＲＡＭ６−２が読み出
され、読み出された命令コードは命令レジスタ６−３に
取り込まれてから命令デコーダ６−４でデコードされ
る。レジスタ６−６および６−７にはステータスレジス
タ５から読み出したデータを取込む。ＡＬＵ６−８がレ
ジスタ６−６および６−７に取り込んだデータに対する
演算を実行する。実際の動作は次のようになる。送信プ
ロセッサ６は通常は待機状態にあり、プログラムカウン
タ６−１は０番地を指している。送信フレーム組立部９
からフレーム処理要求信号が入力されるとプログラムカ
ウンタに送信フレームの行数ｎがジャンプアドレスとし
てセットされる。プログラムＲＡＭ６−２のｎ番地には
送信フレームのｎ行目で実行するべきプログラムの先頭
番地Ｎへのジャンプ命令が書かれている。送信プロセッ
サはこの２回のジャンプにより、Ｎ番地に到達し、ｎ行
目の処理を始める。一連の処理の結果は送信オーバヘッ
ドメモリ７に反映される。所定の処理が終わると送信プ
ロセッサ６は待機状態に戻る。なお、本実施例において
は、受信プロセッサと送信プロセッサの２つのプロセッ
サを用いている。これは、送受信処理の高速化を図るこ
とができるためであるが、受信処理と送信処理を１つの
プロセッサにて実行することも可能である。
【００３４】［送信オーバヘッドメモリ］送信オーバヘ
ッドメモリ７は図７に示すように送信データのうちのオ
ーバヘッド部分と６４バイトのＪ１コードを格納する
（図では、Ｃ０〜ＦＦ番地に格納されている）。メモリ
内の各オーバヘッドバイトの配置は、必要なオーバヘッ
ドバイトを格納する部分のみを確保して（つめて）配置
してもよいが、将来の規格の追加・変更等に対応させる
ために図１１に示したオーバヘッドの構造のまま配置さ
れている。このオーバヘッドのうち、Ａ１，Ａ２，Ｃ
１，Ｈ３，Ｃ２はＬＳＩの立ち上げ時に設定され、以後
変更されない。Ｂ１，Ｂ２，Ｂ３，Ｚ２，Ｊ１，Ｇ１は
毎フレーム更新される。Ｈ１，Ｈ２，Ｋ２は警報信号送
出時に更新される。オーバヘッドの更新はすべて送信プ
ロセッサ６が実行する。Ｃ０ＨからＦＦＨに配置された
Ｊ１コードはＬＳＩの立ち上げ時に外部から設定する。
ッドメモリ７は図７に示すように送信データのうちのオ
ーバヘッド部分と６４バイトのＪ１コードを格納する
（図では、Ｃ０〜ＦＦ番地に格納されている）。メモリ
内の各オーバヘッドバイトの配置は、必要なオーバヘッ
ドバイトを格納する部分のみを確保して（つめて）配置
してもよいが、将来の規格の追加・変更等に対応させる
ために図１１に示したオーバヘッドの構造のまま配置さ
れている。このオーバヘッドのうち、Ａ１，Ａ２，Ｃ
１，Ｈ３，Ｃ２はＬＳＩの立ち上げ時に設定され、以後
変更されない。Ｂ１，Ｂ２，Ｂ３，Ｚ２，Ｊ１，Ｇ１は
毎フレーム更新される。Ｈ１，Ｈ２，Ｋ２は警報信号送
出時に更新される。オーバヘッドの更新はすべて送信プ
ロセッサ６が実行する。Ｃ０ＨからＦＦＨに配置された
Ｊ１コードはＬＳＩの立ち上げ時に外部から設定する。
【００３５】［フレーム組立部］フレーム組立部８は図
８に示す通り、フレームカウンタ８−１と、このフレー
ムカウンタ８−１からの入力により送信オーバヘッドメ
モリからデータを取り出すメモリアクセス回路８−２
と、フレームカウンタ８−１の出力により、送信プロセ
ッサ６へオーバヘッドの処理を要求する信号等を出力す
るフレーム処理要求回路８−３と、送信セル処理部へセ
ルデータを要求する信号を出力するペイロード要求表示
回路８−４と、フレームカウンタ８−１の出力により、
メモリアクセス回路の出力と送信セル処理部の出力を選
択して出力するセレクタ８−５と、このセレクタ８−５
の出力にスクランブルをしてネットワークへ送信するス
クランブラ８−６と、このスクランブラ８−６の出力の
ビットエラーを計算するＳＢＩＰ−８計算回路８−７
と、セレクタ８−５の出力のビットエラーを計算するＳ
ＢＩＰ−２４計算回路８−８，ＰＢＩＰ−８計算回路８
−９とを有する。次に、このフレーム組立部８の動作に
ついて説明する。フレームカウンタ８−１に合わせてメ
モリアクセス回路８−２が送信オーバヘッドメモリから
オーバヘッドバイトを読み出す。ペイロード要求表示回
路８−４は送信フレームがペイロードを送出する期間
中、セルデータを要求する信号を送信セル処理部９に対
して出力し、送信セル処理部９がこれに応じてセルデー
タをフレーム組立部８に入力する。セレクタ８−５がフ
レームカウンタ８−１に合わせてオーバヘッドバイトと
セルデータを適宜選択し、スクランブラ８−６でスクラ
ンブル処理してネットワークに送り出す。ＳＢＩＰ−８
計算回路８−７はスクランブル後の送信データについて
フレーム毎のセクションＢＩＰ−８を計算する。このＳ
ＢＩＰ−２４計算回路８−８はスクランブル前の送信デ
ータについてフレーム毎のセクションＢＩＰ−２４を計
算する。ＰＢＩＰ−８計算回路８−９はスクランブル前
の送信データについてバーチャルコンテナ毎のパスＢＩ
Ｐ−８を計算する。
８に示す通り、フレームカウンタ８−１と、このフレー
ムカウンタ８−１からの入力により送信オーバヘッドメ
モリからデータを取り出すメモリアクセス回路８−２
と、フレームカウンタ８−１の出力により、送信プロセ
ッサ６へオーバヘッドの処理を要求する信号等を出力す
るフレーム処理要求回路８−３と、送信セル処理部へセ
ルデータを要求する信号を出力するペイロード要求表示
回路８−４と、フレームカウンタ８−１の出力により、
メモリアクセス回路の出力と送信セル処理部の出力を選
択して出力するセレクタ８−５と、このセレクタ８−５
の出力にスクランブルをしてネットワークへ送信するス
クランブラ８−６と、このスクランブラ８−６の出力の
ビットエラーを計算するＳＢＩＰ−８計算回路８−７
と、セレクタ８−５の出力のビットエラーを計算するＳ
ＢＩＰ−２４計算回路８−８，ＰＢＩＰ−８計算回路８
−９とを有する。次に、このフレーム組立部８の動作に
ついて説明する。フレームカウンタ８−１に合わせてメ
モリアクセス回路８−２が送信オーバヘッドメモリから
オーバヘッドバイトを読み出す。ペイロード要求表示回
路８−４は送信フレームがペイロードを送出する期間
中、セルデータを要求する信号を送信セル処理部９に対
して出力し、送信セル処理部９がこれに応じてセルデー
タをフレーム組立部８に入力する。セレクタ８−５がフ
レームカウンタ８−１に合わせてオーバヘッドバイトと
セルデータを適宜選択し、スクランブラ８−６でスクラ
ンブル処理してネットワークに送り出す。ＳＢＩＰ−８
計算回路８−７はスクランブル後の送信データについて
フレーム毎のセクションＢＩＰ−８を計算する。このＳ
ＢＩＰ−２４計算回路８−８はスクランブル前の送信デ
ータについてフレーム毎のセクションＢＩＰ−２４を計
算する。ＰＢＩＰ−８計算回路８−９はスクランブル前
の送信データについてバーチャルコンテナ毎のパスＢＩ
Ｐ−８を計算する。
【００３６】［送信セル処理部］送信セル処理部９はＡ
ＴＭ層から入力されるセルデータのセルヘッダ４バイト
についてＣＲＣ（Cyclic Redundancy Check ）を計算
し、５バイト目にその結果を入れて、フレーム組立部８
に渡す。
ＴＭ層から入力されるセルデータのセルヘッダ４バイト
についてＣＲＣ（Cyclic Redundancy Check ）を計算
し、５バイト目にその結果を入れて、フレーム組立部８
に渡す。
【００３７】次に、本発明の実施例におけるオーバヘッ
ドの処理について説明する。 ［受信時のオーバヘッド処理］受信フレームのオーバヘ
ッドバイトはすべて受信オーバヘッドメモリ３に取り込
まれる。 Ｂ１：ＳＢＩＰ−８計算回路１−７によって前フレーム
のセクションＢＩＰ−８を計算しておく。受信プロセッ
サがＳＢＩＰ−８計算回路１−７からＳＢＩＰ−８の値
を読み出し、受信オーバヘッドメモリ３に取り込まれた
Ｂ１の値と比較を行ない、異なっているビット数を数え
て、受信オーバヘッドメモリ３内の変数Ｂ１−ＳＢＩＰ
８の値に加える。ホストＣＰＵがこの変数を１秒に１
回、パフォーマンスチェックのために読み取るが、その
際にクリアする。 Ｈ１／Ｈ２：ポインタ増減指定はポインタ増減検出回路
により検出する。ポインタ値の有効性判定や３回同一の
値が続くかどうかのチェックは受信プロセッサ４が実行
する。 Ｂ２：ＳＢＩＰ−２４計算回路１−８によって前フレー
ムのセクションＢＩＰ−２４を計算しておく。受信プロ
セッサ４がＳＢＩＰ−２４計算回路１−８からＳＢＩＰ
−２４の値を読み出し、受信オーバヘッドメモリ３に取
り込まれたＢ２の値と比較を行ない、異なっているビッ
ト数を数えて、その値をステータスレジスタ５のＳＦＥ
ＢＥに書き込み、さらに受信オーバヘッドメモリ３内の
変数Ｂ２−ＳＢＩＰ２４の値に加える。ホストＣＰＵが
この変数を１秒に１回、パフォーマンスチェックのため
に読み取るが、その際にクリアする。 Ｋ２：ＳＡＩＳの検出（下位３ビットが１１１と等しく
なる回数を数をカウントする）、ＳＦＥＲＦの検出（下
位３ビットが１１０と等しくなる回数をカウントする）
を受信プロセッサ４が実行する。ＳＡＩＳやＳＦＥＲＦ
を検出したときはステータスレジスタ５の該当するビッ
トを立てる。 Ｚ２：セクションＦＥＢＥを受信オーバヘッドメモリ３
内のＲＸ−ＦＥＢＥに蓄積する。 Ｂ３：ＰＢＩＰ−８計算回路１−９によって前バーチャ
ルコンテナのパスＢＩＰ−８を計算しておく。受信プロ
セッサ４がＰＢＩＰ−８計算回路１−９からＰＢＩＰ−
８の値を読み出し、受信オーバヘッドメモリ３に取り込
まれたＢ３の値と比較を行ない、異なっているビット数
を数えて、ステータスレジスタ５のＰＦＥＢＥに書き込
むとともに受信オーバヘッドメモリ３内の変数Ｂ１−Ｓ
ＢＩＰ８の値に加える。ホストＣＰＵがこの変数を１秒
に１回、パフォーマンスチェックのために読み取るが、
その際にクリアする。 Ｇ１：受信プロセッサ４がパスＦＥＢＥを受信オーバヘ
ッドメモリ３の変数ＲＸ−ＰＦＥＢＥに加える。また上
位４ビットが１００１に等しくなる回数をカウントして
ＰＦＥＲＦの有無をチェックし、上位から５ビット目が
１に等しくなる回数をカウントしてＰＹＥＬの有無をチ
ェックする。
ドの処理について説明する。 ［受信時のオーバヘッド処理］受信フレームのオーバヘ
ッドバイトはすべて受信オーバヘッドメモリ３に取り込
まれる。 Ｂ１：ＳＢＩＰ−８計算回路１−７によって前フレーム
のセクションＢＩＰ−８を計算しておく。受信プロセッ
サがＳＢＩＰ−８計算回路１−７からＳＢＩＰ−８の値
を読み出し、受信オーバヘッドメモリ３に取り込まれた
Ｂ１の値と比較を行ない、異なっているビット数を数え
て、受信オーバヘッドメモリ３内の変数Ｂ１−ＳＢＩＰ
８の値に加える。ホストＣＰＵがこの変数を１秒に１
回、パフォーマンスチェックのために読み取るが、その
際にクリアする。 Ｈ１／Ｈ２：ポインタ増減指定はポインタ増減検出回路
により検出する。ポインタ値の有効性判定や３回同一の
値が続くかどうかのチェックは受信プロセッサ４が実行
する。 Ｂ２：ＳＢＩＰ−２４計算回路１−８によって前フレー
ムのセクションＢＩＰ−２４を計算しておく。受信プロ
セッサ４がＳＢＩＰ−２４計算回路１−８からＳＢＩＰ
−２４の値を読み出し、受信オーバヘッドメモリ３に取
り込まれたＢ２の値と比較を行ない、異なっているビッ
ト数を数えて、その値をステータスレジスタ５のＳＦＥ
ＢＥに書き込み、さらに受信オーバヘッドメモリ３内の
変数Ｂ２−ＳＢＩＰ２４の値に加える。ホストＣＰＵが
この変数を１秒に１回、パフォーマンスチェックのため
に読み取るが、その際にクリアする。 Ｋ２：ＳＡＩＳの検出（下位３ビットが１１１と等しく
なる回数を数をカウントする）、ＳＦＥＲＦの検出（下
位３ビットが１１０と等しくなる回数をカウントする）
を受信プロセッサ４が実行する。ＳＡＩＳやＳＦＥＲＦ
を検出したときはステータスレジスタ５の該当するビッ
トを立てる。 Ｚ２：セクションＦＥＢＥを受信オーバヘッドメモリ３
内のＲＸ−ＦＥＢＥに蓄積する。 Ｂ３：ＰＢＩＰ−８計算回路１−９によって前バーチャ
ルコンテナのパスＢＩＰ−８を計算しておく。受信プロ
セッサ４がＰＢＩＰ−８計算回路１−９からＰＢＩＰ−
８の値を読み出し、受信オーバヘッドメモリ３に取り込
まれたＢ３の値と比較を行ない、異なっているビット数
を数えて、ステータスレジスタ５のＰＦＥＢＥに書き込
むとともに受信オーバヘッドメモリ３内の変数Ｂ１−Ｓ
ＢＩＰ８の値に加える。ホストＣＰＵがこの変数を１秒
に１回、パフォーマンスチェックのために読み取るが、
その際にクリアする。 Ｇ１：受信プロセッサ４がパスＦＥＢＥを受信オーバヘ
ッドメモリ３の変数ＲＸ−ＰＦＥＢＥに加える。また上
位４ビットが１００１に等しくなる回数をカウントして
ＰＦＥＲＦの有無をチェックし、上位から５ビット目が
１に等しくなる回数をカウントしてＰＹＥＬの有無をチ
ェックする。
【００３８】［送信時］のオーバヘッド処理 オーバヘッドバイトは送信オーバヘッドメモリ７に設定
することで送信出来る。それぞれのオーバヘッドバイト
は送信オーバヘッドメモリ内に設定する場所が図１４の
様に決まっている。 Ａ１／Ａ２：ＬＳＩ立ち上げ時にＡ１＝Ｆ６Ｈ、Ａ２＝
２８Ｈを送信オーバヘッドメモリ７の該当箇所に設定す
る。 Ｃ１：ＬＳＩ立ち上げ時にＣ１＝０１Ｈ，０２Ｈ，０３
Ｈのいずれかの値を送信オーバヘッドメモリ７の該当箇
所に設定する。どの値にするかは外部の使用環境に依存
する。 Ｂ１：前フレームのセクションＢＩＰ−８をＳＢＩＰ−
８計算回路８−７で計算しておき、その結果を送信プロ
セッサ６が読み出して、送信オーバヘッドメモリ７の該
当箇所に設定する。 Ｈ１／Ｈ２：ＬＳＩ立ち上げ時にポインタ値を設定して
おく。パスＡＩＳを送信するときは送信プロセッサ６が
ポインタ値を送信オーバヘッドメモリ７のワーキングエ
リアに退避し、Ｈ１，Ｈ２にＦＦＨを設定する。 Ｈ３：ＬＳＩ立ち上げ時に００Ｈを入れる。Ｂ２（Ｈ）
／Ｂ２（Ｍ）／Ｂ２（Ｌ）：前フレームのセクションＢ
ＩＰ−２４をＳＢＩＰ−２４計算回路１−８で計算して
おき、その結果を送信プロセッサ６が送信オーバヘッド
メモリ７の該当箇所に設定する。 Ｋ２：ステータスレジスタ５を送信プロセッサ６がチェ
ックし、セクションＡＩＳを送信する場合はＫ２バイト
の下位３ビットに１１１を設定する。 Ｚ２：送信プロセッサ６がステータスレジスタ５からセ
クションＦＥＢＥを読み出し、送信オーバヘッドメモリ
７の該当箇所に設定する。 Ｊ１：ＬＳＩ立ち上げ時に図７に示す様に６４バイトの
Ｊ１コードを送信オーバヘッドメモリ７に設定してお
く。これを送信プロセッサ６が順次読み出して送信オー
バヘッドメモリ７の該当箇所に設定する。 Ｂ３：前バーチャルコンテナのパスＢＩＰ−８をＰＢＩ
Ｐ−８計算回路８−９で計算しておき、その結果を送信
プロセッサ６が送信オーバヘッドメモリ７の該当箇所に
設定する。 Ｃ２：ＬＳＩの立ち上げ時に送信オーバヘッドメモリ７
の該当箇所に設定しておく。１３Ｈを設定する。 Ｇ１：送信プロセッサ６がステータスレジスタ５をチェ
ックし、パスＦＥＲＦを送るべき時は送信オーバヘッド
メモリ７のＧ１バイト位置の上位４ビットに１００１を
設定し、またパスＹＥＬを送るべき時は上位から５ビッ
ト目に１を設定する。パスＦＥＲＦ、パスＹＥＬを送る
必要がないときはステータスレジスタ５からパスＦＥＢ
Ｅを読み出し、送信オーバヘッドメモリ７の該当箇所に
設定する。
することで送信出来る。それぞれのオーバヘッドバイト
は送信オーバヘッドメモリ内に設定する場所が図１４の
様に決まっている。 Ａ１／Ａ２：ＬＳＩ立ち上げ時にＡ１＝Ｆ６Ｈ、Ａ２＝
２８Ｈを送信オーバヘッドメモリ７の該当箇所に設定す
る。 Ｃ１：ＬＳＩ立ち上げ時にＣ１＝０１Ｈ，０２Ｈ，０３
Ｈのいずれかの値を送信オーバヘッドメモリ７の該当箇
所に設定する。どの値にするかは外部の使用環境に依存
する。 Ｂ１：前フレームのセクションＢＩＰ−８をＳＢＩＰ−
８計算回路８−７で計算しておき、その結果を送信プロ
セッサ６が読み出して、送信オーバヘッドメモリ７の該
当箇所に設定する。 Ｈ１／Ｈ２：ＬＳＩ立ち上げ時にポインタ値を設定して
おく。パスＡＩＳを送信するときは送信プロセッサ６が
ポインタ値を送信オーバヘッドメモリ７のワーキングエ
リアに退避し、Ｈ１，Ｈ２にＦＦＨを設定する。 Ｈ３：ＬＳＩ立ち上げ時に００Ｈを入れる。Ｂ２（Ｈ）
／Ｂ２（Ｍ）／Ｂ２（Ｌ）：前フレームのセクションＢ
ＩＰ−２４をＳＢＩＰ−２４計算回路１−８で計算して
おき、その結果を送信プロセッサ６が送信オーバヘッド
メモリ７の該当箇所に設定する。 Ｋ２：ステータスレジスタ５を送信プロセッサ６がチェ
ックし、セクションＡＩＳを送信する場合はＫ２バイト
の下位３ビットに１１１を設定する。 Ｚ２：送信プロセッサ６がステータスレジスタ５からセ
クションＦＥＢＥを読み出し、送信オーバヘッドメモリ
７の該当箇所に設定する。 Ｊ１：ＬＳＩ立ち上げ時に図７に示す様に６４バイトの
Ｊ１コードを送信オーバヘッドメモリ７に設定してお
く。これを送信プロセッサ６が順次読み出して送信オー
バヘッドメモリ７の該当箇所に設定する。 Ｂ３：前バーチャルコンテナのパスＢＩＰ−８をＰＢＩ
Ｐ−８計算回路８−９で計算しておき、その結果を送信
プロセッサ６が送信オーバヘッドメモリ７の該当箇所に
設定する。 Ｃ２：ＬＳＩの立ち上げ時に送信オーバヘッドメモリ７
の該当箇所に設定しておく。１３Ｈを設定する。 Ｇ１：送信プロセッサ６がステータスレジスタ５をチェ
ックし、パスＦＥＲＦを送るべき時は送信オーバヘッド
メモリ７のＧ１バイト位置の上位４ビットに１００１を
設定し、またパスＹＥＬを送るべき時は上位から５ビッ
ト目に１を設定する。パスＦＥＲＦ、パスＹＥＬを送る
必要がないときはステータスレジスタ５からパスＦＥＢ
Ｅを読み出し、送信オーバヘッドメモリ７の該当箇所に
設定する。
【００３９】
【発明の効果】上記の説明から明らかなように、本発明
に係る通信用ＬＳＩではフレームオーバヘッドの処理を
内部プロセッサが実行するので、従来の物理層の処理に
使用される通信用ＬＳＩのように各処理別に専用のハー
ドウェアを備える場合に比べて回路規模を削減でき、し
かも処理の内容を内部のプログラムＲＡＭで自由に設定
できるので、オーバヘッドバイトの扱いに関する将来の
追加、変更に柔軟に対応でき、かつ、国別に定義して良
いオーバヘッドバイトの処理も可能になる。
に係る通信用ＬＳＩではフレームオーバヘッドの処理を
内部プロセッサが実行するので、従来の物理層の処理に
使用される通信用ＬＳＩのように各処理別に専用のハー
ドウェアを備える場合に比べて回路規模を削減でき、し
かも処理の内容を内部のプログラムＲＡＭで自由に設定
できるので、オーバヘッドバイトの扱いに関する将来の
追加、変更に柔軟に対応でき、かつ、国別に定義して良
いオーバヘッドバイトの処理も可能になる。
【図１】本発明の実施例の全体構成図である。
【図２】本発明の実施例の受信フレーム分解部の構成図
である。
である。
【図３】本発明の実施例の受信セル処理部の構成図であ
る。
る。
【図４】本発明の実施例の受信オーバヘッドメモリにお
けるデータ割付けである。
けるデータ割付けである。
【図５】本発明の実施例の受信プロセッサの構成図であ
る。
る。
【図６】本発明の実施例の送信プロセッサの構成図であ
る。
る。
【図７】本発明の実施例の送信オーバヘッドメモリにお
けるデータ割り付けである。
けるデータ割り付けである。
【図８】本発明の実施例の送信フレーム組立部の構成図
である。
である。
【図９】ＳＴＭ−１の伝送フレームのフォーマットであ
る。
る。
【図１０】ユーザ・網インタフェースで使用されるオー
バヘッドの用途を示した図表である。
バヘッドの用途を示した図表である。
【図１１】ＳＴＭ−１の伝送フレームにおけるオーバヘ
ッドフォーマットである。
ッドフォーマットである。
【図１２】従来の物理層の処理を行う通信ＬＳＩの全体
構成図である。
構成図である。
【図１３】従来の物理層の処理を行う通信ＬＳＩの受信
フレーム分解部の構成図である。
フレーム分解部の構成図である。
【図１４】従来の物理層の処理を行う通信ＬＳＩの受信
オーバヘッド処理部の構成図である。
オーバヘッド処理部の構成図である。
【図１５】従来の物理層の処理を行う通信ＬＳＩの受信
オーバヘッド処理部の構成図である。
オーバヘッド処理部の構成図である。
【図１６】従来の物理層の処理を行う通信ＬＳＩの送信
フレーム組立部の構成図である。
フレーム組立部の構成図である。
【図１７】従来の物理層の処理を行う通信ＬＳＩの送信
オーバヘッド処理部の構成図である。
オーバヘッド処理部の構成図である。
１ 受信フレーム分解部 １−１ フレーム同期回路 １−２ フレームカウンタ １−３ メモリアクセス回路 １−４ ペイロード表示回路 １−５ フレーム処理要求回路 １−６ ディスクランブラ １−７ ＳＢＩＰ−８計算回路 １−８ ＳＢＩＰ−２４計算回路 １−９ ＰＢＩＰ−８計算回路 １−１０ ポインタ増減検出回路 １−１１ ＬＯＳ検出回路 ２ 受信セル処理部 ２−１ セル同期回路 ２−２ セルヘッダ誤り訂正回路 ３ 受信オーバヘッドメモリ ４ 受信プロセッサ ４−１，６−１ ＰＣ（プログラムカウンタ） ４−２，６−２ プログラムＲＡＭ ４−３，６−３ ＩＲ（命令レジスタ） ４−４，６−４ ＤＥＣ（デコーダ） ４−５，６−５ セレクタ ４−６，６−６ レジスタＡ ４−７，６−７ レジスタＢ ４−８，６−８ ＡＬＵ ５ ステータスレジスタ ６ 送信プロセッサ ７ 送信オーバヘッドメモリ ８ 送信セル処理部 ８−１ フレームカウンタ ８−２ メモリアクセス回路 ８−３ フレーム処理要求回路 ８−４ ペイロード要求表示回路 ８−６ スクランブラ ８−７ ＳＢＩＰ−８計算回路 ８−８ ＳＢＩＰ−２４計算回路 ８−９ ＰＢＩＰ−８計算回路 ９ 送信フレーム組立部 １００ 受信フレーム分解部 １００−１ フレーム同期回路 １００−２ フレームカウンタ １００−３ ペイロード表示回路 １００−４ レジスタ書込み回路 １００−５ ディスクランブラ １０１ 受信セル処理部 １０２ 受信オーバヘッド処理部 １０３ ステータスレジスタ １０４ 送信オーバヘッド処理部 １０５ 送信フレーム組立部 １０５−１ フレームセレクタ １０５−２ レジスタ読み出し回路 １０５−３ ペイロード要求表示回路 １０５−４ セレクタ １０５−５ スクランブラ １０６ 送信セル処理部 １１０−１，１２４ Ｂ１データレジスタ １１０−２，１２３ ＳＢＩＰ−８計算回路 １１０−３，１１２−５，１１５−３ 比較器 １１０−４，１１２−６，１１５−４ カウンタ １１０−５，１１２−７，１１４−２，１１５−５，１
１６−２ 加算器 １１０−６，１１２−８，１１４−３，１１５−６，１
１６−３ レジスタ １１１−１，１２５ Ｈ１データレジスタ １１１−２，１２６ Ｈ２データレジスタ １１１−３ ポインタ変更検出回路 １１２−１，１３０ Ｂ２（Ｈ）データレジスタ １１２−２，１３１ Ｂ２（Ｍ）データレジスタ １１２−３，１３２ Ｂ２（Ｌ）データレジスタ １１２−４，１２９ ＳＢＩＰ−２４計算回路 １１３−１，１３３ Ｋ２データレジスタ １１３−２ ＳＡＩＳ検出回路 １１３−３ ＳＦＥＲＦ検出回路 １１４−１，１３４ Ｚ２データレジスタ １１５−１，１３８ Ｂ３データレジスタ １１５−２ ＰＢＩＰ−８計算回路 １１６−１，１４０ Ｇ１データレジスタ １１６−４ ＰＹＥＬ検出回路 １１６−５ ＰＦＥＲＦ検出回路 １２０ Ａ１データレジスタ １２１ Ａ２データレジスタ １２２ Ｃ１データレジスタ １２８ 警報信号発生回路 １３５ 文字コード発生回路 １３６ Ｊ１データレジスタ １３７ ＰＢＩＰ−８計算回路 １３９ Ｃ２データレジスタ
１６−２ 加算器 １１０−６，１１２−８，１１４−３，１１５−６，１
１６−３ レジスタ １１１−１，１２５ Ｈ１データレジスタ １１１−２，１２６ Ｈ２データレジスタ １１１−３ ポインタ変更検出回路 １１２−１，１３０ Ｂ２（Ｈ）データレジスタ １１２−２，１３１ Ｂ２（Ｍ）データレジスタ １１２−３，１３２ Ｂ２（Ｌ）データレジスタ １１２−４，１２９ ＳＢＩＰ−２４計算回路 １１３−１，１３３ Ｋ２データレジスタ １１３−２ ＳＡＩＳ検出回路 １１３−３ ＳＦＥＲＦ検出回路 １１４−１，１３４ Ｚ２データレジスタ １１５−１，１３８ Ｂ３データレジスタ １１５−２ ＰＢＩＰ−８計算回路 １１６−１，１４０ Ｇ１データレジスタ １１６−４ ＰＹＥＬ検出回路 １１６−５ ＰＦＥＲＦ検出回路 １２０ Ａ１データレジスタ １２１ Ａ２データレジスタ １２２ Ｃ１データレジスタ １２８ 警報信号発生回路 １３５ 文字コード発生回路 １３６ Ｊ１データレジスタ １３７ ＰＢＩＰ−８計算回路 １３９ Ｃ２データレジスタ
Claims (7)
- 【請求項１】 Ｂ−ＩＳＤＮの物理層のプロトコル処理
を行う通信ＬＳＩにおいて、 オーバヘッド情報を格納するメモリと、プロトコル処理
のプログラムを実行するプロセッサとを備えることを特
徴とする通信用ＬＳＩ。 - 【請求項２】 前記プロセッサは、物理層のフレームに
同期した信号の入力により、待機状態から所定の動作を
行なう動作状態に変化することを特徴とする請求項１に
記載の通信用ＬＳＩ。 - 【請求項３】 前記物理層のフレームに同期した信号
は、物理層フレームの各行に対応して発生し、プロトコ
ル処理のプログラムが物理層フレームの各行に対応して
定義されていることを特徴とする請求項２に記載の通信
用ＬＳＩ。 - 【請求項４】 前記プロセッサは、受信を行うときプロ
トコル処理のプログラムを実行する受信プロセッサと、
送信を行うときプロトコル処理のプログラムを実行する
送信プロセッサとを備えることを特徴とする請求項１に
記載の通信用ＬＳＩ。 - 【請求項５】 Ｂ−ＩＳＤＮの物理層のプロトコル処理
を行う通信ＬＳＩにおいて、 ネットワークからのデータを受信する受信フレーム分解
部と、この受信フレーム分解部にて分解されたデータの
うち、ペイロード部の処理を行い、ＡＴＭ層に出力する
受信セル処理部と、 前記受信フレーム分解部にて分解されたデータのうち、
オーバヘッド部を蓄積する受信オーバヘッドメモリ部
と、 この受信オーバヘッドメモリ部にて蓄積された所望のデ
ータを入力して、受信時のオーバヘッドの処理を行う受
信プロセッサ部と、 この受信プロセッサ部にて処理された結果を記憶するス
テータスレジスタ部と、 このステータスレジスタ部に記憶された結果を入力し、
送信時のオーバヘッドの処理を行う送信プロセッサ部
と、 この送信プロセッサ部の出力を蓄積する送信オーバヘッ
ドメモリ部と、 ＡＴＭ層からのデータを受信する送信セル処理部と、 この送信セル処理部の出力及び前記送信オーバヘッドメ
モリ部の出力をフレームに組立て、ネットワークに送信
する送信フレーム組立部と、 を具備することを特徴とする通信用ＬＳＩ。 - 【請求項６】 前記受信プロセッサ部は、現在実行して
いる命令の次に実行する命令語を格納する番地を保持す
るプログラムカウンタと、 このプログラムカウンタが保持する番地に格納された命
令を出力し、プロトコル処理のプログラムの記憶及び変
更が可能なプログラムＲＡＭと、 このプログラムＲＡＭから出力された命令を保持する命
令レジスタと、 この命令レジスタにて保持された命令のデコードを行う
命令デコーダと、 前記受信フレーム分解部及び受信オーバヘッドメモリに
格納されたデータを選択するセレクタと、 このセレクタにて選択されたデータを保持するレジスタ
と、 このレジスタに保持されたデータを入力し、処理を行う
演算部と、 を有することを特徴とする請求項５に記載の通信用ＬＳ
Ｉ。 - 【請求項７】 前記受信オーバヘッドメモリ部は、オー
バヘッドのＳＯＨ、ＡＵポインタ、及びＰＯＨをその構
造のまま格納することを特徴とする請求項５に記載の通
信用ＬＳＩ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26162694A JPH08102747A (ja) | 1994-09-30 | 1994-09-30 | 通信用ｌｓｉ |
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| EP95115456A EP0705050B1 (en) | 1994-09-30 | 1995-09-29 | Communication LSI |
| CA002159516A CA2159516A1 (en) | 1994-09-30 | 1995-09-29 | Communication lsi |
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-
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-
1995
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- 1995-09-29 DE DE69535637T patent/DE69535637T2/de not_active Expired - Lifetime
- 1995-09-29 US US08/536,959 patent/US5907682A/en not_active Expired - Fee Related
- 1995-09-29 CA CA002159516A patent/CA2159516A1/en not_active Abandoned
- 1995-09-30 KR KR1019950033337A patent/KR100215593B1/ko not_active Expired - Fee Related
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