JPH0810559B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、８ビット/16ビットに切り換える機能を持つマスク
型ROM（リード・オンリー・メモリ）に利用して有効な
技術に関するものである。

〔従来の技術〕

外部端子から供給される切り換え信号により、出力ビ
ット数が８ビットと16ビットに切り換えられる出力機能
をマスク型ROMに備えることが考えられる。なお、４ビ
ットと８ビットの出力切り換え機能をマスクプログラマ
ブルとしたマスク型ROMとしては、例えば、（株）日立
製作所昭和60年９月発行「日立ICメモリデータブック」
のP293の「HN61256P/61256FP」がある。

このマスク型ROMにあっては、切り換え信号BHEがロウ
レベルのとき16ビット出力とされ、上記信号BHEがハイ
レベルのとき、８ビット出力とされるとともに、特定の
アドレス信号により上記16ビットのうちの上位８ビット
又は下位８ビットを出力するようにするものである。

〔発明が解決しようとする問題点〕

上記マスク型ROMは、その動作速度が比較的遅いこと
より、上記制御信号BHEと特定のアドレス信号との組み
合わせにより制御される簡単な切り換え回路により、16
ビットの読み出し信号のうち、上位又は下位の８ビット
を出力させることができる。しかしながら、その動作速
度を速くしようとしたとき、上記のような単純な切り換
え回路では、その高速化が図られない。すなわち、アド
レス信号が確定しない状態で上位又は回路のいずれかの
信号が一時的に出力されてしまうため、上記アドレス信
号の確定によって真の読み出し信号を出力させるとき、
上記一時的に出力される信号を反転させるために時間を
費やすことになってしまうものとなる。

この発明の目的は、高速動作のもとで、出力ビット数
の切り換え機能を半導体記憶装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
複数ビットからなる読み出し信号を２つの組に分割され
たセンスアンプにそれぞれ供給し、これらのセンスアン
プの動作を出力切り換え制御信号と特定のアドレス信号
とに従った早いタイミングで行わせ、上記第１組と第２
組のそれぞれセンスアンプの出力信号をその動作タイミ
ングより遅れたタイミングでスイッチ制御される第１、
第２のスイッチ回路を相補的に制御するとともに、上記
共通の出力ノードの信号を受け実質的なチップ選択信号
に従ってそれぞれを外部端子へ送出させる第１の出力制
御回路と、上記第２のセンスアンプの出力信号を受け、
出力切り換え制御信号とチップ選択信号に基づいて形成
される出力制御信号に従ってそれぞれを外部端子へ送出
させる第２の出力制御回路とを設けるものである。

〔作用〕

上記した手段によれば、上記複数ビットのうち、上記
分割されたビット数の読み出し信号のみを外部端子へ送
出させるとき、センスアンプの動作とその出力切り換え
に時間差が設けられているので、真の読み出し信号のみ
が出力信号経路に伝えられるから高速化を実現できる。

〔実施例〕

第１図には、この発明が適用されたマスク型ROMにお
ける出力回路の一実施例の回路図が示されている。この
実施例ROMは、特に制限されないが、公知のCMOS回路の
製造技術によって、単結晶シリコンのような１個の半導
体基板上において形成される。特に制限されないが、集
積回路は、単結晶Ｐ型シリコンからなる半導体基板に形
成される。ＮチャンネルMOSFETは、かかる半導体基板表
面に形成されたソース領域、ドレイン領域及びソース領
域とドレイン領域との間の半導体基板（チャンネル領
域）表面に薄い厚さのゲート絶縁膜を介して形成された
ポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。同図において、ＰチャンネルMOSFETは、
そのチャンネル部分に矢印が付加されることによってＮ
チャンネルMOSFETと区別される。

この実施例では、出力ビット数を８ビット/16ビット
に切り換える可能にするため、特に制限されないが、メ
モリアレイ部は、メモリアレイM0ないしM7とM8ないしM1
5のように、２つの組に分割して構成される。上記メモ
リアレイ部のアドレッシングによって、各メモリアレイ
M0ないしM15からそれぞれ１つのメモリセルが選択さ
れ、合計で16ビットの読み出し信号がパラレルに送出さ
れる。

上記メモリアレイM0からの読み出し信号は、センスア
ンプSA0の入力端子に供給される。同じ組の他のメモリ
アレイM1ないしM7からの読み出し信号に対しても、それ
ぞれセンスアンプSA1ないしSA7が設けられる。これらの
センスアンプSA0ないしSA7は、タイミング信号S1により
その動作が制御される。

同様に、他の組の上記メモリアレイM8からの読み出し
信号は、センスアンプSA8の入力端子に供給される。同
じ組の他のメモリアレイM9ないしM15からの読み出し信
号に対しても、それぞれセンスアンプSA9ないしSA15が
設けられる。これらのセンスアンプSA8ないしSA15は、
タイミング信号S2によりその動作が制御される。

上記代表として例示的に示されたセンスアンプSA0の
出力信号は、並列形態にされたＮチャンネルMOSFETQ1と
ＰチャンネルMOSFETQ2からなるCMOSスイッチ回路を介し
て出力制御回路としてのノア（NOR）ゲート回路G1の一
方の入力端子に供給される。このノアゲート回路G1の他
方の入力端子には、チップ選択信号▲▼が供給され
る。このノアゲート回路G1の出力信号は、特に制限され
ないが、出力インバータ回路N4を介して外部端子D0へ送
出される。他のセンスアンプSA1ないしSA7の出力信号に
対しても上記同様な回路が設けられる。

他の組において、上記代表として例示的に示されたセ
ンスアンプSA8の出力信号は、８ビット出力を行うた
め、並列形態にされたＮチャンネルMOSFETQ3とＰチャン
ネルMOSFETQ4からなるCMOSスイッチ回路を介して上記出
力制御回路としての上記ノア（NOR）ゲート回路G1の入
力端子に供給される。また、16ビット出力を行うため、
上記センスアンプSA8の出力信号は、特に制限されない
が、並列形態にされたＮチャンネルMOSFETQ7とチャンネ
ルMOSFETQ8からなるCMOSスイッチ回路を介して、出力制
御回路としてのノア（NOR）ゲート回路G2の一方の入力
端子に供給される。このノアゲート回路G2の他方の入力
端子には、反転の制御信号▲▼が供給される。この
ノアゲート回路G2の出力信号は、特に制限されないが、
出力インバータ回路N5を介して外部端子D8へ送出され
る。他のセンスアンプSA9ないしSA15の出力信号に対し
ても上記同様な回路が設けられる。

上記MOSFETQ1とQ2からなるCMOSスイッチ回路は、制御
信号S1′により制御される。すなわち、制御信号S1′
は、ＮチャンネルMOSFETQ1のゲートに供給され、インバ
ータ回路N1により反転されてＰチャンネルMOSFETQ2のゲ
ートに供給される。上記MOSFETQ3とQ4からなるCMOSスイ
ッチ回路は、制御信号S2′により制御される。すなわ
ち、制御信号S2′は、ＮチャンネルMOSFETQ3のゲートに
供給され、インバータ回路N2により反転されてＰチャン
ネルMOSFETQ4のゲートに供給される。上記MOSFETQ7とQ8
からなるCMOSスイッチ回路は、制御信号BHにより制御さ
れる。すなわち、制御信号BHは、ＮチャンネルMOSFETQ7
のゲートに供給され、インバータ回路N3により反転され
てＰチャンネルMOSFETQ8のゲートに供給される。

上記各制御信号S1,S2とS1′,S2′及びBH（▲▼）
は、次のスイッチ制御回路SWCにより形成される。

チップ選択信号▲▼と出力切り換え信号BHEは、
ノアゲート回路G3に供給される。このノアゲート回路G3
は、出力モードの切り換え信号BHを形成する。この信号
BHは、上記CMOSスイッチ回路（Q7,Q8）の制御信号とし
て用いられ、図示しないインバータ回路により反転され
て上記ノアゲート回路G2に伝えられる。

また、上記信号BHは、アドレス信号Aiを受けるノアゲ
ート回路G4の制御信号としても用いられる。このノアゲ
ート回路G4の出力信号と信号BHは、ノアゲート回路G6に
供給される。上記ノアゲート回路G4の出力信号を受ける
インバータ回路N7の出力信号と上記信号BHは、ノアゲー
ト回路G8に供給される。

上記ノアゲート回路G6は、下位ビットD0〜D7に対応し
たセンスアンプSA0〜SA7の動作タイミング信号やその出
力スイッチ回路の制御信号S1,S1′を形成するために用
いられる。すなわち、ノアゲート回路G6の出力信号は、
インバータ回路N10により反転されて、上記センスアン
プSA0ないしSA7にその動作制御信号S1として供給され
る。また、上記ノアゲート回路G6の出力信号と、インバ
ータ回路N8,N9からなる遅延回路を介した遅延信号と
は、ノアゲート回路G7に供給され、上記スイッチ制御信
号S1′が形成される。

上記ノアゲート回路G8は、上位ビットD8〜D15に対応
したセンスアンプSA8〜SA15の動作タイミング信号やそ
の出力スイッチ回路の制御信号S2,S2′を形成するため
に用いられる。すなわち、ノアゲート回路G8の出力信号
は、インバータ回路N12により反転されて、上記センス
アンプSA8ないしSA15にその動作制御信号S2として供給
される。また、上記ノアゲート回路G6の出力信号と、上
記信号BHとを受けるノアゲート回路G9とインバータ回路
N11からなる遅延回路を介した遅延信号とは、ノアゲー
ト回路G10に供給され、上記スイチ制御信号S2′が形成
される。

この実施例回路による８ビット出力動作を第２図に示
したタイミング図を参照して説明する。

８ビット出力動作のときには、切り換え信号BHEは、
ハイレベル（論理“1"）にされる。しがって、チップ選
択信号▲▼がロウレベルにされる読み出し動作のと
き、上記信号BHEのハイレベルによって、信号BHがロウ
レベルにされているため、スイッチMOSFETQ7とQ8はオフ
状態にされ、その反転信号▲▼のハイレベルにより
ノアゲート回路G2の出力信号はロウレベルに維持され
る。

この状態で、アドレス信号Aiがロウレベルなら、ノア
ゲート回路G4の出力信号がハイレベルになって、ノアゲ
ート回路G6の出力信号がロウレベルにされる。これによ
って、インバータ回路N10から出力される制御信号S1が
比較的早いタイミングでハイレベルになってセンスアン
プSA0ないしSA7を動作状態にする。このとき、ノアゲー
ト回路G8には、インバータ回路N7からロウレベルの信号
が供給されるため、その出力信号がハイレベルとなる。
これにより、インバータ回路N12とノアゲート回路G10か
ら得られる制御信号S2,S2′が同図に点線で示すように
ロウレベルになるため、センスアンプSA8ないしSA15は
非動作状態のままにされるとともに、MOSFETQ3,Q4から
なるCMOSスイッチ回路はオフ状態にされる。

上記センスアンプSA0ないしSA7の動作タイミング信号
S1が発生された後、遅延回路を構成するインバータ回路
N9の出力信号が遅れてロウレベルにされることに応じ
て、ノアゲート回路G7の出力信号S1′がロウレベルから
ハイレベルに変化する。これによって、MOSFETQ1とQ2が
遅れてオン状態になり、上記センスアンプSA0ないしSA7
の出力信号を出力制御用のノアゲート回路G1を介して外
部端子D0〜D7へ送出させる。

また、アドレス信号Aiがハイレベルなら、ノアゲート
回路G4の出力信号がロウレベルになって、ノアゲート回
路G6の出力信号がハイレベルにされる。これによって、
インバータ回路N10とノアゲート回路G7から得られる出
力信号S1とS1′がロウレベルにされるため、センスアン
プSA0ないしSA7が非動作状態にされるとともに、その出
力に設けられるスイッチMOSFETQ1とQ2はオフ状態にされ
る。上記ノアゲート回路G4の出力信号のロウレベルによ
ってインバータ回路N7の出力信号がハイレベルにされる
から、ノアゲート回路G8の出力信号がロウレベルにされ
る。これにより、インバータ回路N12から出力される制
御信号S2が比較的早いタイミングでハイレベルになって
センスアンプSA8ないしSA15を動作状態にする。上記セ
ンスアンプSA8ないしSA15の動作タイミング信号S2が発
生された後、遅延回路を構成するノアゲート回路G9とイ
ンバータ回路N11を通した遅延信号が遅れてロウレベル
にされることに応じて、ノアゲート回路G10の出力信号S
2′がロウレベルからハイレベルに変化する。これによ
って、MOSFETQ3とQ4が遅れてオン状態になり、上記セン
スアンプSA8ないしSA15の出力信号を出力制御用のノア
ゲート回路G1を介して外部端子D0〜D7へ送出させる。こ
のような上位ビットの読み出し動作においても、信号BH
のロウレベルによってスイッチMOSFETQ7,Q8はオフ状態
にされている。これにより、上位ビットの読み出し信号
伝達経路に、ノアゲート回路G2に導かれる配線やその入
力容量が分離されるため、信号伝達速度を速くできる。

この実施例では、上記８ビットの読み出し動作におい
て、センスアンプSA0ないしSA7とSA8ないしSA15が、ア
ドレス信号Aiに応じて相補的に動作状態になるものであ
るので、例えば下位ビットの出力動作のときに、メモリ
アレイのアドレッシングによって同時に読み出される上
位８ビットの信号が、同図に点線で示すように現れな
い。これにより、読み出し信号を高速に出力させること
ができる。また、アドレス信号Aiを切り換えて、上位ビ
ットと下位ビットを切り換えて読み出すとき、同図に点
線で示すように選択状態から非選択状態に切り換えられ
る制御信号S2,S2′は、アドレスの切り換え同時にロウ
レベルの非選択レベルにして、共通の信号経路からセン
スアンプSA8ないしSA15の出力端子を分離させることが
できる。すなわち、上記制御信号S2′（S1′）は、入力
信号とその遅延信号を受けるノアゲート回路による形成
することで、その立ち上がりを遅延させる一方で、その
立ちさがりが対応する制御信号S2（S1）のロウレベルへ
の変化に応じて直ちにロウレベルにすることができる。
これにより、８ビット出力動作を高速に行うことができ
る。

なお、上記切り換え信号BHEをロウレベルにすること
によって16ビットの出力動作を実現できる。この場合に
は、チップ選択状態とともにノアゲート回路G3の出力信
号（BH）がハイレベルにされるため、スイッチ回路（Q7
とQ8）がオン状態になるとともに、ノアゲート回路G2が
ゲートを開いた状態にされる。そして、上記ノアゲート
回路G6とG8の出力信号が共にロウレベルになって、制御
信号S1,S2及びS1′が発生される。これによって、セン
スアンプSA0ないしSA15が動作状態にされ、それぞれの
出力信号が端子D0ないしD15から送出される。このと
き、信号BHのハイレベルによって、遅延回路を構成する
ノアゲート回路G9の出力信号がロウレベルに固定される
ため、スイッチ制御信号S2′はロウレベルのままに維持
される。これによって、スイッチMOSFETQ3とQ4はオフ状
態を維持する。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）複数ビットからなる読み出し信号を下位ビットと
上位ビットとに分割して、それぞれこれに対応して２つ
の組に分割されたセンスアンプに供給し、これらのセン
スアンプの動作を組の単位で出力切り換え制御信号と特
定のアドレス信号とに従った早いタイミングで行わせ、
上記下位ビットと上位ビットに対応されたそれぞれセン
スアンプの出力信号をその動作タイミングより遅れたタ
イミングでスイッチ制御される第１、第２のスイッチ回
路を相補的に制御することによって、上記複数ビットの
うち、上記分割されたビット数の読み出し信号のみを外
部端子へ送出させるとき、センスアンプの動作とその出
力切り換えに時間差が設けられているので、真の読み出
し信号のみが出力信号経路に伝えられるから高速化を実
現できるという効果が得られる。

（２）上記第１、第２のスイッチ回路に供給される制御
信号として、その立ち上がりのみを遅くすることによっ
て、アドレス切り換えに対応したスイッチ切り換えを高
速に行うことができるという効果が得られる。

（３）上位ビットと下位ビットとを選択的に出力させる
とき、出力すべき読み出し信号に対応したセンスアンプ
のみを動作状態にすることによって、低消費電力化を図
ることができるという効果が得られる。

以上本発明を実施例に基づき具体的に説明したが、こ
の発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。例えば、出力回路としては、共通のデータバ
ス上にワイヤードオア構成で、他のマスク型ROMやRAM等
を結合させるために、第１図においてインバータ回路N
4,N5の後段に、チップ選択信号等により形成される出力
イネーブル信号により動作が制御される３状態出力回路
を設けるものであってもよい。また、メモリアレイの構
成は、１つのメモリアレイ又はメモリマットから、複数
ビットを出力させるようにするもの等種々の実施形態を
採ることができるものである。上記のよなセンスアンプ
の動作タイミング信号とその出力信号を遅れたタイミン
グで、共通の出力端子へ送出させるスイッチ回路のタイ
ミング信号を形成するタイミング発生回路の具体的回路
構成は、種々の実施形態を採ることできる。出力ビット
数は、４ビット/8ビット切り換え等種々の変形を採るこ
とができる。

この発明は、マスク型ROMの他、上記のような出力ビ
ット数を切り換える機能を付加することを条件として、
例えばEPROM（イレーザブル・プログラマブル・リード
・オンリー・メモリ）等のような半導体記憶装置にも広
く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、複数ビットからなる読み出し信号を下位
ビットと上位ビットとに分割して、それぞれ２つの組に
分割されてなるセンスアンプに供給し、これらの分割さ
れてなるセンスアンプの動作を組の単位で出力切り換え
制御信号と特定のアドレス信号とに従った早いタイミン
グで行わせ、上記下位ビットと上位ビットに対応された
それぞれセンスアンプの出力信号をその動作タイミング
より遅れたタイミングでスイッチ制御される第１、第２
のスイッチ回路を相補的に制御することによって、上記
複数ビットのうち、上記分割されたビット数の読み出し
信号のみを外部端子へ送出させるとき、センスアンプの
動作とその出力切り換えに時間差が設けられているの
で、真の読み出し信号のみが出力信号経路に伝えられる
から高速化を実現できる。

【図面の簡単な説明】

第１図は、この発明が適用されたマスク型ROMにおける
出力回路の一実施例を示す回路図、第２図は、その動作
の一例を説明するためのタイミング図である。 M0〜M15……メモリアレイ、SA0,SA8……センスアンプ、
SWC……スイッチ制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 正喜 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 尾方 真弘 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内

Claims (2)

【特許請求の範囲】
1. 【請求項１】分割されて下位ビット群とされた読み出し
   信号をそれぞれ受ける第１組のセンスアンプと、 分割されて上位ビット群とされた読み出し信号をそれぞ
   れ受ける第２組のセンスアンプと、 上記第１組のセンスアンプの出力信号のそれぞれを下位
   ビット群の出力信号に対応された出力ノードに伝える第
   １のスイッチ回路と、 上記第２組のセンスアンプの出力信号のそれぞれを上記
   下位ビット群の出力信号に対応された出力ノードに伝え
   る第２のスイッチ回路と、 上記第２組のセンスアンプの出力信号のそれぞれを上位
   ビット群の出力信号に対応された出力ノードに伝える第
   ３のスイッチ回路と、 チップ選択信号と出力切り換え制御信号とが供給され
   て、上記分割された下位ビット群又は上位ビット群のう
   ちのいずれか半分のビット群の出力動作か上記下位ビッ
   ト群と上位ビット群の同時出力動作かを指示する第１の
   制御信号を形成する第１の論理ゲート回路と、 上記第１の制御信号と上記下位ビット群と上位ビット群
   のいずれかを指定するアドレス信号とを受けて、上記分
   割された下位ビット群又は上位ビット群のうちのいずれ
   か半分のビット群の出力動作とされたときにのみ有効と
   される第２の制御信号を形成する第２の論理ゲート回路
   とを備え、 上記第１の制御信号により、上記分割された半分のビッ
   ト群の出力動作のときには、かかる第１の制御信号によ
   り上記第３のスイッチ回路をオフ状態に維持するととも
   に、上記第２の制御信号に基づいて上記第１組と第２組
   のいずれかのセンスアンプを活性化した後にそれに対応
   された第１と第２のいずれかのスイッチ回路をオン状態
   にし、 上記第１の制御信号により下位ビット群と上位ビット群
   との同時出力動作のときには、上記第２の制御信号に基
   づいて上記第２のスイッチ回路をオフ状態に維持すると
   ともに、上記第１の制御信号により上記第１組と第２組
   の両方のセンスアンプを活性化した後にそれぞれに対応
   された第１と第２のスイッチ回路をオン状態にしてなる
   ことを特徴とする半導体記憶装置。
2. 【請求項２】上記第１のスイッチ回路は、第１組のセン
   スアンプの活性化信号とその遅延信号を受ける第３の論
   理ゲート回路により形成されたスイッチ制御信号により
   スイッチ制御され、オフ状態からオン状態への切り換え
   が上記遅延信号に対応して遅くされ、 上記第２のスイッチ回路は、第２組のセンスアンプの活
   性化信号と、それに上記第１の制御信号が論理的に組み
   合わされてなる遅延信号とを受ける第４の論理ゲート回
   路により形成され、上記制御信号が上記分割された半分
   のビット群の出力動作を指示するときにのみ発生される
   スイッチ制御信号によりスイッチ制御され、オフ状態か
   らオン状態への切り換えが上記遅延信号に対応して遅く
   されることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。