JPH08106784A - 同期式メモリ制御方式及び装置 - Google Patents
同期式メモリ制御方式及び装置Info
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- JPH08106784A JPH08106784A JP6242537A JP24253794A JPH08106784A JP H08106784 A JPH08106784 A JP H08106784A JP 6242537 A JP6242537 A JP 6242537A JP 24253794 A JP24253794 A JP 24253794A JP H08106784 A JPH08106784 A JP H08106784A
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- memory
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Abstract
(57)【要約】
【目的】クロックに同期して動作する同期式メモリにお
いて、ＣＡＳ信号を削除する同期式メモリの制御方式を
実現することにより、同期式メモリのピン数を削減する
こと。 【構成】同期式メモリ１内部に、カウンタ１０１と、カ
ラムアドレスをラッチするタイミングを設定するＣＡＳ
タイミング設定レジスタ１０２を設ける。カウンタ１０
１は、クロックＳ０１でカウントアップを行ない、ＲＡ
Ｓ信号Ｓ０２とＣＳ信号Ｓ０３が共にイネーブルになっ
たときリセットされる。比較器１０３において、カウン
ト値Ｓ１０２とレジスタ１０２の設定値が等しくなった
とき、内部信号Ｓ１０３がイネーブルになり、アドレス
ラッチ回路１０５において、アドレスバスＢ０１上のア
ドレスをカラムアドレスとしてラッチする。
いて、ＣＡＳ信号を削除する同期式メモリの制御方式を
実現することにより、同期式メモリのピン数を削減する
こと。 【構成】同期式メモリ１内部に、カウンタ１０１と、カ
ラムアドレスをラッチするタイミングを設定するＣＡＳ
タイミング設定レジスタ１０２を設ける。カウンタ１０
１は、クロックＳ０１でカウントアップを行ない、ＲＡ
Ｓ信号Ｓ０２とＣＳ信号Ｓ０３が共にイネーブルになっ
たときリセットされる。比較器１０３において、カウン
ト値Ｓ１０２とレジスタ１０２の設定値が等しくなった
とき、内部信号Ｓ１０３がイネーブルになり、アドレス
ラッチ回路１０５において、アドレスバスＢ０１上のア
ドレスをカラムアドレスとしてラッチする。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タやワークステーションをはじめとする情報処理装置の
主記憶や表示用メモリに使用される同期式メモリの制御
方式に関する。
タやワークステーションをはじめとする情報処理装置の
主記憶や表示用メモリに使用される同期式メモリの制御
方式に関する。
【０００２】
【従来の技術】同期式メモリは、クロック信号に同期し
て、制御信号やアドレスを受信し、データの入出力制御
を行なう。
て、制御信号やアドレスを受信し、データの入出力制御
を行なう。
【０００３】ＣＰＵが同期式メモリ内部のデータをアク
セスする場合、ＣＰＵと同期式メモリのインタフェース
を行なうメモリ制御部がクロック信号を同期式メモリに
出力し、同期式メモリは該クロック信号に同期してデー
タの入出力を行なう。該メモリ制御部は、同期式メモリ
内部のデータをアクセスするため、ローアドレスとカラ
ムアドレスをそれぞれ同期式メモリに出力する。ここ
で、同期式メモリのピン数を削減するために、ローアド
レス及びカラムアドレスの転送には同一のアドレスバス
を使用する。したがって、ローアドレス及びカラムアド
レスを区別するためのストローブ信号であるＲＡＳ信号
及びＣＡＳ信号が必要となる。メモリ制御部は、アドレ
スバスの信号がローアドレスを示すときにＲＡＳ信号を
イネーブルに、カラムアドレスを示すときにＣＡＳ信号
をイネーブルにする。これにより、同期式メモリは、メ
モリ制御部からのアドレスが、ローアドレスであるか、
カラムアドレスであるかを判断する。
セスする場合、ＣＰＵと同期式メモリのインタフェース
を行なうメモリ制御部がクロック信号を同期式メモリに
出力し、同期式メモリは該クロック信号に同期してデー
タの入出力を行なう。該メモリ制御部は、同期式メモリ
内部のデータをアクセスするため、ローアドレスとカラ
ムアドレスをそれぞれ同期式メモリに出力する。ここ
で、同期式メモリのピン数を削減するために、ローアド
レス及びカラムアドレスの転送には同一のアドレスバス
を使用する。したがって、ローアドレス及びカラムアド
レスを区別するためのストローブ信号であるＲＡＳ信号
及びＣＡＳ信号が必要となる。メモリ制御部は、アドレ
スバスの信号がローアドレスを示すときにＲＡＳ信号を
イネーブルに、カラムアドレスを示すときにＣＡＳ信号
をイネーブルにする。これにより、同期式メモリは、メ
モリ制御部からのアドレスが、ローアドレスであるか、
カラムアドレスであるかを判断する。
【０００４】以上のように、従来の同期式メモリでは、
ＲＡＳ信号と同時にローアドレスを、ＣＡＳ信号と同時
にカラムアドレスを、メモリ制御部から同期式メモリに
入力することにより、同期式メモリ内部のデータをアク
セスしている。
ＲＡＳ信号と同時にローアドレスを、ＣＡＳ信号と同時
にカラムアドレスを、メモリ制御部から同期式メモリに
入力することにより、同期式メモリ内部のデータをアク
セスしている。
【０００５】
【発明が解決しようとする課題】上記従来の同期式メモ
リ制御方式では、ローアドレス及びカラムアドレスの両
アドレスを一つのアドレスバスを用いて転送するため
に、ローアドレス及びカラムアドレスのそれぞれのスト
ローブ信号であるＲＡＳ信号及びＣＡＳ信号が必要とな
る。
リ制御方式では、ローアドレス及びカラムアドレスの両
アドレスを一つのアドレスバスを用いて転送するため
に、ローアドレス及びカラムアドレスのそれぞれのスト
ローブ信号であるＲＡＳ信号及びＣＡＳ信号が必要とな
る。
【０００６】ここで、近年の情報処理装置は、高性能，
小型化の傾向にある。高性能を達成するための一要素と
して、主記憶の大容量化が考えられる。主記憶の容量を
大きくし、さらに小形化を図るためには、メモリ１チッ
プ当りの容量を大きくすればよい。１チップ当りの記憶
容量が大きくなれば、主記憶を構成する部品点数が少く
なり、基板全体における主記憶の占める割合が小さくな
るので、情報処理装置の性能を向上し、さらに小形化も
図ることができる。
小型化の傾向にある。高性能を達成するための一要素と
して、主記憶の大容量化が考えられる。主記憶の容量を
大きくし、さらに小形化を図るためには、メモリ１チッ
プ当りの容量を大きくすればよい。１チップ当りの記憶
容量が大きくなれば、主記憶を構成する部品点数が少く
なり、基板全体における主記憶の占める割合が小さくな
るので、情報処理装置の性能を向上し、さらに小形化も
図ることができる。
【０００７】しかし、１チップ当りの記憶容量が大きく
なると、アドレスのビット数を増加させる必要がある。
つまり、同期式メモリのピン数を増加させる必要があ
る。ピン数を増加すれば、パッケージが大きくなるとい
う問題が発生する。
なると、アドレスのビット数を増加させる必要がある。
つまり、同期式メモリのピン数を増加させる必要があ
る。ピン数を増加すれば、パッケージが大きくなるとい
う問題が発生する。
【０００８】そこで、同期式メモリの制御信号のピン数
を削減することが考えられる。制御信号のピン数削減が
可能ならば、同一の大きさのパッケージで１チップ当り
の記憶容量を大きくすることができる。ピン数を１本削
減することにより増加できる記憶容量は、ローアドレス
とカラムアドレスでアクセスする同期式メモリの場合、
４倍にもなる。
を削減することが考えられる。制御信号のピン数削減が
可能ならば、同一の大きさのパッケージで１チップ当り
の記憶容量を大きくすることができる。ピン数を１本削
減することにより増加できる記憶容量は、ローアドレス
とカラムアドレスでアクセスする同期式メモリの場合、
４倍にもなる。
【０００９】また、削減したピンを、アドレスやデータ
のパリティビットに割り当てることができれば、同期式
メモリの信頼性を向上できる。
のパリティビットに割り当てることができれば、同期式
メモリの信頼性を向上できる。
【００１０】さらに、ピン数を削減することにより、従
来ピン数が足らずに実現できなかった機能を同期式メモ
リに実現することも可能となる。
来ピン数が足らずに実現できなかった機能を同期式メモ
リに実現することも可能となる。
【００１１】以上のように、本発明の目的は、同期式メ
モリのピン数を削減することであり、ピン数を削減した
場合における同期式メモリの制御方式及び装置を提供す
ることである。
モリのピン数を削減することであり、ピン数を削減した
場合における同期式メモリの制御方式及び装置を提供す
ることである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の同期式メモリ制御方式及び装置では、ＣＡ
Ｓ信号を削除することにより、ピン数の削減を行なう。
に、本発明の同期式メモリ制御方式及び装置では、ＣＡ
Ｓ信号を削除することにより、ピン数の削減を行なう。
【００１３】同期式メモリは、クロックに同期して動作
しており、ＲＡＳ信号が入力されてから、ある一定のク
ロック数後に同期式メモリ内部でカラムアドレスをラッ
チするタイミングを生成し、カラムアドレスをラッチす
る。ＲＡＳ信号からカラムアドレスをラッチするまでの
クロック数は、レジスタを設け、設定可能とする。
しており、ＲＡＳ信号が入力されてから、ある一定のク
ロック数後に同期式メモリ内部でカラムアドレスをラッ
チするタイミングを生成し、カラムアドレスをラッチす
る。ＲＡＳ信号からカラムアドレスをラッチするまでの
クロック数は、レジスタを設け、設定可能とする。
【００１４】つまり、同期式メモリ内部にカウンタを設
け、カウンタによりＲＡＳ信号からのクロック数をカウ
ントし、レジスタに設定されたクロック数後に、ＣＡＳ
信号に代わる内部ＣＡＳ信号を同期式メモリ内部で生成
する。メモリ制御部は、事前に設定したクロック数後に
カラムアドレスをクロック信号に同期して同期式メモリ
に出力する。同期式メモリは、内部ＣＡＳ信号により、
メモリ制御部からのカラムアドレスをクロック信号に同
期してラッチする。
け、カウンタによりＲＡＳ信号からのクロック数をカウ
ントし、レジスタに設定されたクロック数後に、ＣＡＳ
信号に代わる内部ＣＡＳ信号を同期式メモリ内部で生成
する。メモリ制御部は、事前に設定したクロック数後に
カラムアドレスをクロック信号に同期して同期式メモリ
に出力する。同期式メモリは、内部ＣＡＳ信号により、
メモリ制御部からのカラムアドレスをクロック信号に同
期してラッチする。
【００１５】
【作用】本発明の同期式メモリ制御方式では、同期式メ
モリ内部にクロック信号とＲＡＳ信号，ＣＳ信号を用い
たカウンタと、カラムアドレスをラッチするタイミング
を設定するＣＡＳタイミング設定レジスタを設けること
により、カラムアドレスのラッチタイミングを、メモリ
制御部からのＣＡＳ信号により行なう必要がなくなり、
ＣＡＳ信号ピンを不要とすることができる。
モリ内部にクロック信号とＲＡＳ信号，ＣＳ信号を用い
たカウンタと、カラムアドレスをラッチするタイミング
を設定するＣＡＳタイミング設定レジスタを設けること
により、カラムアドレスのラッチタイミングを、メモリ
制御部からのＣＡＳ信号により行なう必要がなくなり、
ＣＡＳ信号ピンを不要とすることができる。
【００１６】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１７】図１は、本発明のＣＡＳ信号を削除した同
期式メモリの一実施例を示したブロック図である。１は
ＣＡＳ信号を削除した同期式メモリ、２は同期式メモリ
１へアクセスを行なうメモリ制御部である。メモリ制御
部２は、同期式メモリ１にクロック信号Ｓ０１を供給す
る。さらに、メモリ制御部２は、同期式メモリ１内部の
データをアクセスするために、該クロック信号Ｓ０１に
同期して、ＲＡＳ信号Ｓ０２、ＣＳ信号Ｓ０３、ＷＥ信
号Ｓ０４を同期式メモリ１に出力する。また、同期式メ
モリ１内に格納されているデータのアドレスはアドレス
バスＢ０１を用いて転送し、メモリ制御部２と同期式メ
モリ１間のデータ転送にはデータバスＢ０２を用いい
る。ここで、ＲＡＳ信号Ｓ０２は、メモリ制御部２から
同期式メモリ１に出力するアドレスがローアドレスであ
ることを示す信号であり、ＣＳ信号Ｓ０３は、同期メモ
リを選択する信号であり、ＷＥ信号Ｓ０４は、リード，
ライトを指定する信号である。
期式メモリの一実施例を示したブロック図である。１は
ＣＡＳ信号を削除した同期式メモリ、２は同期式メモリ
１へアクセスを行なうメモリ制御部である。メモリ制御
部２は、同期式メモリ１にクロック信号Ｓ０１を供給す
る。さらに、メモリ制御部２は、同期式メモリ１内部の
データをアクセスするために、該クロック信号Ｓ０１に
同期して、ＲＡＳ信号Ｓ０２、ＣＳ信号Ｓ０３、ＷＥ信
号Ｓ０４を同期式メモリ１に出力する。また、同期式メ
モリ１内に格納されているデータのアドレスはアドレス
バスＢ０１を用いて転送し、メモリ制御部２と同期式メ
モリ１間のデータ転送にはデータバスＢ０２を用いい
る。ここで、ＲＡＳ信号Ｓ０２は、メモリ制御部２から
同期式メモリ１に出力するアドレスがローアドレスであ
ることを示す信号であり、ＣＳ信号Ｓ０３は、同期メモ
リを選択する信号であり、ＷＥ信号Ｓ０４は、リード，
ライトを指定する信号である。
【００１８】同期式メモリ１は、カウンタ１０１、ＣＡ
Ｓタイミング設定レジスタ１０２、比較器１０３、ＡＮ
Ｄ回路１０４、アドレスラッチ回路１０５、メモリアレ
イ１０６から構成される。カウンタ１０１は、クロック
信号Ｓ０１により、カウントアップを行ない、ＲＡＳ信
号とＣＳ信号が共にイネーブルとなったときにリセット
される。ＣＡＳタイミング設定レジスタ１０２は、同期
式メモリ１内部で、メモリ制御部２から出力されるカラ
ムアドレスをラッチするタイミングを設定するレジスタ
であり、メモリ制御部２が任意に設定する。比較器１０
３は、カウンタ１０１からのカウント値Ｓ１０２とＣＡ
Ｓタイミング設定レジスタ１０２の設定値を比較する。
比較器１０３において、カウント値Ｓ１０２とＣＡＳタ
イミング設定レジスタ１０２の設定値が等しいとき、Ｃ
ＡＳタイミング信号Ｓ１０３を出力する。ＡＮＤ回路１
０４は、ＲＡＳ信号Ｓ０２とＣＳ信号Ｓ０３を入力と
し、共にイネーブルのとき、信号Ｓ１０１をカウンタ１
０１のリセット信号として出力する。アドレスラッチ回
路１０５は、クロック信号Ｓ０１、ＲＡＳ信号Ｓ０２、
及びＣＡＳタイミング信号Ｓ１０３を入力し、アドレス
バスＢ０１のアドレスをラッチし、ローアドレスＢ１０
１とカラムアドレスＢ１０２に出力する。メモリアレイ
１０６は、クロック信号Ｓ０１、ＣＳ信号Ｓ０３、ＷＥ
信号Ｓ０４、ローアドレスＢ１０１、カラムアドレスＢ
１０２を入力し、データバスＢ０２により、データの入
出力を行なう。
Ｓタイミング設定レジスタ１０２、比較器１０３、ＡＮ
Ｄ回路１０４、アドレスラッチ回路１０５、メモリアレ
イ１０６から構成される。カウンタ１０１は、クロック
信号Ｓ０１により、カウントアップを行ない、ＲＡＳ信
号とＣＳ信号が共にイネーブルとなったときにリセット
される。ＣＡＳタイミング設定レジスタ１０２は、同期
式メモリ１内部で、メモリ制御部２から出力されるカラ
ムアドレスをラッチするタイミングを設定するレジスタ
であり、メモリ制御部２が任意に設定する。比較器１０
３は、カウンタ１０１からのカウント値Ｓ１０２とＣＡ
Ｓタイミング設定レジスタ１０２の設定値を比較する。
比較器１０３において、カウント値Ｓ１０２とＣＡＳタ
イミング設定レジスタ１０２の設定値が等しいとき、Ｃ
ＡＳタイミング信号Ｓ１０３を出力する。ＡＮＤ回路１
０４は、ＲＡＳ信号Ｓ０２とＣＳ信号Ｓ０３を入力と
し、共にイネーブルのとき、信号Ｓ１０１をカウンタ１
０１のリセット信号として出力する。アドレスラッチ回
路１０５は、クロック信号Ｓ０１、ＲＡＳ信号Ｓ０２、
及びＣＡＳタイミング信号Ｓ１０３を入力し、アドレス
バスＢ０１のアドレスをラッチし、ローアドレスＢ１０
１とカラムアドレスＢ１０２に出力する。メモリアレイ
１０６は、クロック信号Ｓ０１、ＣＳ信号Ｓ０３、ＷＥ
信号Ｓ０４、ローアドレスＢ１０１、カラムアドレスＢ
１０２を入力し、データバスＢ０２により、データの入
出力を行なう。
【００１９】ここで、図１の同期式メモリ１の動作を図
２のタイミングチャートを用いて説明する。図２は、メ
モリ制御部２が同期式メモリ１のデータをリードする動
作を示すタイミングチャートであり、ＣＡＳタイミング
設定レジスタを「２」に設定している。
２のタイミングチャートを用いて説明する。図２は、メ
モリ制御部２が同期式メモリ１のデータをリードする動
作を示すタイミングチャートであり、ＣＡＳタイミング
設定レジスタを「２」に設定している。
【００２０】まず、メモリ制御部２は、クロック信号Ｓ
０１に同期して、ＲＡＳ信号Ｓ０２とＣＳ信号Ｓ０３を
同時にイネーブルにし、ローアドレスをアドレスバスＢ
０１に出力する。同期式メモリ１では、ＡＮＤ回路１０
４において、ＲＡＳ信号Ｓ０２とＣＳ信号Ｓ０３が同時
にイネーブルになったことを検出し、信号Ｓ１０１を出
力する。アドレスラッチ回路１０５では、ＲＡＳ信号Ｓ
０２とＣＳ信号Ｓ０３が同時にイネーブルになったこと
を示す信号Ｓ１０１が入力されると、アドレスバスＢ０
１上のアドレスをクロック信号Ｓ０１の立ち上がりでラ
ッチし、ローアドレスとして保持する。また、アドレス
ラッチ回路１０５はローアドレスＢ１０１をメモリアレ
イ１０６に出力する。
０１に同期して、ＲＡＳ信号Ｓ０２とＣＳ信号Ｓ０３を
同時にイネーブルにし、ローアドレスをアドレスバスＢ
０１に出力する。同期式メモリ１では、ＡＮＤ回路１０
４において、ＲＡＳ信号Ｓ０２とＣＳ信号Ｓ０３が同時
にイネーブルになったことを検出し、信号Ｓ１０１を出
力する。アドレスラッチ回路１０５では、ＲＡＳ信号Ｓ
０２とＣＳ信号Ｓ０３が同時にイネーブルになったこと
を示す信号Ｓ１０１が入力されると、アドレスバスＢ０
１上のアドレスをクロック信号Ｓ０１の立ち上がりでラ
ッチし、ローアドレスとして保持する。また、アドレス
ラッチ回路１０５はローアドレスＢ１０１をメモリアレ
イ１０６に出力する。
【００２１】ローアドレスのラッチと同時に、信号Ｓ１
０１は、カウンタ１０１をリセットする。カウンタ１０
１は、クロック信号Ｓ０１によりカウントアップを行な
い、カウント値を信号Ｓ１０２に出力する。
０１は、カウンタ１０１をリセットする。カウンタ１０
１は、クロック信号Ｓ０１によりカウントアップを行な
い、カウント値を信号Ｓ１０２に出力する。
【００２２】次いで、比較器１０３では、カウンタ値Ｓ
１０２とＣＡＳタイミング設定レジスタ１０２の設定値
を比較し、それぞれが同じ値になったときを検出する
と、内部ＣＡＳ信号Ｓ１０３をイネーブルにし、アドレ
スラッチ回路１０５に出力する。
１０２とＣＡＳタイミング設定レジスタ１０２の設定値
を比較し、それぞれが同じ値になったときを検出する
と、内部ＣＡＳ信号Ｓ１０３をイネーブルにし、アドレ
スラッチ回路１０５に出力する。
【００２３】アドレスラッチ回路１０５は、内部ＣＡＳ
信号Ｓ１０３がイネーブルになったとき、クロック信号
Ｓ０１の立ち上がりにおいて、アドレスバスＢ０１上の
アドレスをラッチし、カラムアドレスとして保持する。
また、アドレスラッチ回路１０５は、カラムアドレスＢ
１０２をメモリアレイ１０６に出力する。
信号Ｓ１０３がイネーブルになったとき、クロック信号
Ｓ０１の立ち上がりにおいて、アドレスバスＢ０１上の
アドレスをラッチし、カラムアドレスとして保持する。
また、アドレスラッチ回路１０５は、カラムアドレスＢ
１０２をメモリアレイ１０６に出力する。
【００２４】同期式メモリ１が、カラムアドレスをラッ
チするタイミングは、ＣＡＳタイミング設定レジスタ１
０２の設定値に依存する。ＣＡＳタイミング設定レジス
タ１０２はメモリ制御部２が設定するので、メモリ制御
部２がカラムアドレスを出力するタイミングは、同期式
メモリと同様にメモリ制御部２内部にカウンタを設ける
ことにより、容易に実現できる。
チするタイミングは、ＣＡＳタイミング設定レジスタ１
０２の設定値に依存する。ＣＡＳタイミング設定レジス
タ１０２はメモリ制御部２が設定するので、メモリ制御
部２がカラムアドレスを出力するタイミングは、同期式
メモリと同様にメモリ制御部２内部にカウンタを設ける
ことにより、容易に実現できる。
【００２５】その後、同期式メモリ１は、メモリアレイ
１０６において、ローアドレスＢ１０１とカラムアドレ
スＢ１０２の示す記憶箇所のデータをクロック信号Ｓ０
１に同期して、データバスＢ０２に出力する。
１０６において、ローアドレスＢ１０１とカラムアドレ
スＢ１０２の示す記憶箇所のデータをクロック信号Ｓ０
１に同期して、データバスＢ０２に出力する。
【００２６】図２では、リードのタイミングを示してい
るので、ＷＥ信号Ｓ０４は変化しない。
るので、ＷＥ信号Ｓ０４は変化しない。
【００２７】図３は、メモリ制御部２が同期式メモリ１
にデータをライトする動作を示すタイミングチャートで
ある。ＲＡＳ信号Ｓ０２が同期式メモリ１に入力されて
から、比較器１０３が内部ＣＡＳ信号Ｓ１０３をイネー
ブルするところまでは、図２のタイミングチャートと同
一の動作を行なう。メモリ制御部２は、カラムアドレス
の出力と同時に、ＷＥ信号Ｓ０４をイネーブルにし、デ
ータバスＢ０２にデータを出力する。同期式メモリ１
は、ＷＥ信号Ｓ０４がイネーブルになったので、データ
バスＢ０２からデータを入力し、ローアドレスとカラム
アドレスの示す記憶箇所にデータを格納する。
にデータをライトする動作を示すタイミングチャートで
ある。ＲＡＳ信号Ｓ０２が同期式メモリ１に入力されて
から、比較器１０３が内部ＣＡＳ信号Ｓ１０３をイネー
ブルするところまでは、図２のタイミングチャートと同
一の動作を行なう。メモリ制御部２は、カラムアドレス
の出力と同時に、ＷＥ信号Ｓ０４をイネーブルにし、デ
ータバスＢ０２にデータを出力する。同期式メモリ１
は、ＷＥ信号Ｓ０４がイネーブルになったので、データ
バスＢ０２からデータを入力し、ローアドレスとカラム
アドレスの示す記憶箇所にデータを格納する。
【００２８】
【発明の効果】本発明によれば、ＣＡＳ信号を用いず
に、同期式メモリの制御が可能となり、同期式メモリの
ピン数を削減することが可能となる。同期式メモリのピ
ン数を１本削減でき、削減したピンをアドレスピンに用
いることにより、同一のパッケージで１チップ当りの記
憶容量を４倍に増加させることが容易にできる。
に、同期式メモリの制御が可能となり、同期式メモリの
ピン数を削減することが可能となる。同期式メモリのピ
ン数を１本削減でき、削減したピンをアドレスピンに用
いることにより、同一のパッケージで１チップ当りの記
憶容量を４倍に増加させることが容易にできる。
【００２９】また、アドレスやデータのパリティビット
としても使用することができ、同期式メモリの信頼性を
向上することが可能となる。
としても使用することができ、同期式メモリの信頼性を
向上することが可能となる。
【図１】本発明の同期式メモリ制御方式を採用した同期
式メモリの一実施例を示すブロック図である。
式メモリの一実施例を示すブロック図である。
【図２】本発明の同期式メモリ制御方式におけるリード
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図３】本発明の同期式メモリ制御方式におけるライト
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
１…同期式メモリ、２…メモリ制御部、１０１…カウン
タ、１０２…ＣＡＳタイミング設定レジスタ、１０３…
比較器、１０４…ＡＮＤ回路、１０５…アドレスラッチ
回路、１０６…メモリアレイ。
タ、１０２…ＣＡＳタイミング設定レジスタ、１０３…
比較器、１０４…ＡＮＤ回路、１０５…アドレスラッチ
回路、１０６…メモリアレイ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神牧 秀樹 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 大野 哲史 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム事業部内
Claims (3)
- 【請求項１】クロック信号に同期して動作し、ローアド
レスとカラムアドレスを入力するためのタイミング信号
であるＲＡＳ信号とＣＡＳ信号を使用して、メモリアク
セスを行なう同期式メモリ制御方式において、 カラムアドレスをラッチするタイミングを同期式メモリ
内部で生成することにより、ＣＡＳ信号を不要としたこ
とを特徴とする同期式メモリ制御方式。 - 【請求項２】請求項１に記載の同期メモリ制御方式にお
いて、 同期式メモリ内部で生成するカラムアドレスのタイミン
グを設定するレジスタを設けることにより、カラムアド
レスのタイミングを可変にできることを特徴とした同期
式メモリ制御方式。 - 【請求項３】クロック信号に同期して動作し、ローアド
レスとカラムアドレスを入力するためのタイミング信号
ピンを持つ同期式メモリ装置において、 カラムアドレスを入力するタイミング信号ピンを持たな
いことを特徴とした同期式メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6242537A JPH08106784A (ja) | 1994-10-06 | 1994-10-06 | 同期式メモリ制御方式及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6242537A JPH08106784A (ja) | 1994-10-06 | 1994-10-06 | 同期式メモリ制御方式及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106784A true JPH08106784A (ja) | 1996-04-23 |
Family
ID=17090591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6242537A Pending JPH08106784A (ja) | 1994-10-06 | 1994-10-06 | 同期式メモリ制御方式及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106784A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200555A (ja) * | 2007-05-14 | 2007-08-09 | Fujitsu Ltd | クロック同期型メモリ装置及びそのスケジューラ回路 |
-
1994
- 1994-10-06 JP JP6242537A patent/JPH08106784A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200555A (ja) * | 2007-05-14 | 2007-08-09 | Fujitsu Ltd | クロック同期型メモリ装置及びそのスケジューラ回路 |
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