JPH08107184A - 昇圧電位発生回路 - Google Patents
昇圧電位発生回路Info
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- JPH08107184A JPH08107184A JP6241308A JP24130894A JPH08107184A JP H08107184 A JPH08107184 A JP H08107184A JP 6241308 A JP6241308 A JP 6241308A JP 24130894 A JP24130894 A JP 24130894A JP H08107184 A JPH08107184 A JP H08107184A
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Abstract
(57)【要約】
【目的】 十分な昇圧電位が得られる昇圧電位発生回路
を得る。 【構成】ノード１０５はプリチャージ電位発生部１１１
にて電源電位Ｖccにプリチャージされ、ノード１０６は
プリチャージ電位発生部１１２にてＶccにプリチャージ
されて容量性素子１１０によって２Ｖccにされ、昇圧電
位ノード１０２の電位もＶccにプリチャージされる。ク
ロック信号の電位がＶccになると、バッファ手段１０７
の出力もＶccに上昇して容量性素子１０８を叩き上げ、
ノード１０５の電位をＶccから２Ｖccまで上昇させる。
一方、バッファ手段１０９の出力は接地電位に下降し、
ノード１０６の電位は容量性素子１１０によりＶccに下
降し、Ｐチャネル型ＭＯＳトランジスタ１０４は導通状
態になる。素子１０８の電荷がトランジスタ１０４を介
してノード１０２に流れ込み、負荷容量１０３に蓄積さ
れる。ノード１０２の電位はＶccから上昇し、クロック
信号がＶccに上昇する毎に階段上に上昇し、最終的に２
Ｖccになる。
を得る。 【構成】ノード１０５はプリチャージ電位発生部１１１
にて電源電位Ｖccにプリチャージされ、ノード１０６は
プリチャージ電位発生部１１２にてＶccにプリチャージ
されて容量性素子１１０によって２Ｖccにされ、昇圧電
位ノード１０２の電位もＶccにプリチャージされる。ク
ロック信号の電位がＶccになると、バッファ手段１０７
の出力もＶccに上昇して容量性素子１０８を叩き上げ、
ノード１０５の電位をＶccから２Ｖccまで上昇させる。
一方、バッファ手段１０９の出力は接地電位に下降し、
ノード１０６の電位は容量性素子１１０によりＶccに下
降し、Ｐチャネル型ＭＯＳトランジスタ１０４は導通状
態になる。素子１０８の電荷がトランジスタ１０４を介
してノード１０２に流れ込み、負荷容量１０３に蓄積さ
れる。ノード１０２の電位はＶccから上昇し、クロック
信号がＶccに上昇する毎に階段上に上昇し、最終的に２
Ｖccになる。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＤＲＡＭ等の
半導体記憶装置に組み込まれる、例えばワード線の電位
を電源電位に対して昇圧した電位として与えるための昇
圧電位発生回路に関するものである。
半導体記憶装置に組み込まれる、例えばワード線の電位
を電源電位に対して昇圧した電位として与えるための昇
圧電位発生回路に関するものである。
【０００２】
【従来の技術】図６ないし図９は従来の昇圧電位発生回
路を示すものであり、図６において、１は図９の（ａ）
に示す接地電位（０）と電源電位（Ｖcc）との２値レベ
ルを有したクロック（ＣＬＫ）信号が入力されるクロッ
ク入力ノード、２は昇圧電位を出力するための昇圧電位
ノード、３はこの昇圧電位ノードと接地電位ノードとの
間に存在し、上記昇圧電位ノード２に供給される昇圧電
位にて駆動される負荷容量で、一般的には寄生容量であ
る。４は上記昇圧電位ノード２と第１のノード５との間
に接続され、ゲート電極が第２のノード６に接続され
た、昇圧電位発生回路のドライバトランジスタとしての
Ｎチャネル型ＭＯＳトランジスタで、バックゲート（Ｐ
ウェル）が負の電位Ｖbbを発生する電位発生手段の出力
ノードに接続されている。
路を示すものであり、図６において、１は図９の（ａ）
に示す接地電位（０）と電源電位（Ｖcc）との２値レベ
ルを有したクロック（ＣＬＫ）信号が入力されるクロッ
ク入力ノード、２は昇圧電位を出力するための昇圧電位
ノード、３はこの昇圧電位ノードと接地電位ノードとの
間に存在し、上記昇圧電位ノード２に供給される昇圧電
位にて駆動される負荷容量で、一般的には寄生容量であ
る。４は上記昇圧電位ノード２と第１のノード５との間
に接続され、ゲート電極が第２のノード６に接続され
た、昇圧電位発生回路のドライバトランジスタとしての
Ｎチャネル型ＭＯＳトランジスタで、バックゲート（Ｐ
ウェル）が負の電位Ｖbbを発生する電位発生手段の出力
ノードに接続されている。
【０００３】７は上記クロック入力ノード１からのクロ
ック信号を受け、このクロック信号と位相が同じ第１の
信号を出力する第１のバッファ手段で、偶数段、この従
来例においては２段のインバータ素子７ａ、７ｂによっ
て構成されている。８はこの第１のバッファ手段からの
第１の信号を一方の電極に受け、他方の電極が上記第１
のノード５に接続された第１の容量性素子、９は上記ク
ロック入力ノード１からのクロック信号を受け、このク
ロック信号と位相が同じ第２の信号を出力する第２のバ
ッファ手段で、偶数段、この従来例においては２段のイ
ンバータ素子９ａ、９ｂによって構成されている。１０
はこの第２のバッファ手段からの第２の信号を一方の電
極に受け、他方の電極が第２のノードに接続された第２
の容量性素子である。
ック信号を受け、このクロック信号と位相が同じ第１の
信号を出力する第１のバッファ手段で、偶数段、この従
来例においては２段のインバータ素子７ａ、７ｂによっ
て構成されている。８はこの第１のバッファ手段からの
第１の信号を一方の電極に受け、他方の電極が上記第１
のノード５に接続された第１の容量性素子、９は上記ク
ロック入力ノード１からのクロック信号を受け、このク
ロック信号と位相が同じ第２の信号を出力する第２のバ
ッファ手段で、偶数段、この従来例においては２段のイ
ンバータ素子９ａ、９ｂによって構成されている。１０
はこの第２のバッファ手段からの第２の信号を一方の電
極に受け、他方の電極が第２のノードに接続された第２
の容量性素子である。
【０００４】なお、上記Ｎチャネル型ＭＯＳトランジス
タ４は、この昇圧電位発生回路が例えばＤＲＡＭ等の半
導体記憶装置に組み込まれた場合、図７に示すように、
半導体基板１１の一主面に形成されたＰウェル１２内に
形成された一対のソース／ドレイン領域１３、１４とゲ
ート電極１５とによって構成されている。半導体基板に
は負の電位Ｖbbが与えられるので、Ｐチャネル型ＭＯＳ
トランジスタ４のバックゲートとして負の電位Ｖbbが与
えられることになる。図７には、参考のためＮチャネル
型ＭＯＳトランジスタと一体に形成されるＰチャネル型
ＭＯＳトランジスタも示している。このＰチャネル型ト
ランジスタは半導体基板１１の一主面に形成されたＮウ
ェル１６内に形成された一対のソース／ドレイン領域１
７、１８とゲート電極１９とによって構成されている。
このような構造を一般にツインウェル構造と呼ばれてい
る。図７において符号２０にて示す部分は、素子形成領
域を囲んで形成され、素子間を電気的に絶縁するための
素子分離用酸化膜である。
タ４は、この昇圧電位発生回路が例えばＤＲＡＭ等の半
導体記憶装置に組み込まれた場合、図７に示すように、
半導体基板１１の一主面に形成されたＰウェル１２内に
形成された一対のソース／ドレイン領域１３、１４とゲ
ート電極１５とによって構成されている。半導体基板に
は負の電位Ｖbbが与えられるので、Ｐチャネル型ＭＯＳ
トランジスタ４のバックゲートとして負の電位Ｖbbが与
えられることになる。図７には、参考のためＮチャネル
型ＭＯＳトランジスタと一体に形成されるＰチャネル型
ＭＯＳトランジスタも示している。このＰチャネル型ト
ランジスタは半導体基板１１の一主面に形成されたＮウ
ェル１６内に形成された一対のソース／ドレイン領域１
７、１８とゲート電極１９とによって構成されている。
このような構造を一般にツインウェル構造と呼ばれてい
る。図７において符号２０にて示す部分は、素子形成領
域を囲んで形成され、素子間を電気的に絶縁するための
素子分離用酸化膜である。
【０００５】また、上記第１のノード５及び第２のノー
ド６は、図示していないが、プリチャージ手段によっ
て、昇圧電位ノード２に昇圧電位を供給する前に、電源
電位Ｖcc（もしくは電源電位よりＭＯＳトランジスタの
しきい値電圧分低い電位）にプリチャージされる。
ド６は、図示していないが、プリチャージ手段によっ
て、昇圧電位ノード２に昇圧電位を供給する前に、電源
電位Ｖcc（もしくは電源電位よりＭＯＳトランジスタの
しきい値電圧分低い電位）にプリチャージされる。
【０００６】次に、このように構成された昇圧電位発生
回路の動作を、図８に示した波形図を参照して説明す
る。まず、昇圧電位ノード２に昇圧電位を供給する前
（図８に示す時点Ｔ０以前）は、第１のノード５及び第
２のノード６はプリチャージ手段（図示せず）によって
電源電位Ｖccにプリチャージされている。その結果、昇
圧電位ノード２の電位は、Ｎチャネル型ＭＯＳトランジ
スタ４の導通によってＶcc−Ｖth4にされている。な
お、Ｖth4はＮチャネル型ＭＯＳトランジスタ４のしき
い値電圧である。
回路の動作を、図８に示した波形図を参照して説明す
る。まず、昇圧電位ノード２に昇圧電位を供給する前
（図８に示す時点Ｔ０以前）は、第１のノード５及び第
２のノード６はプリチャージ手段（図示せず）によって
電源電位Ｖccにプリチャージされている。その結果、昇
圧電位ノード２の電位は、Ｎチャネル型ＭＯＳトランジ
スタ４の導通によってＶcc−Ｖth4にされている。な
お、Ｖth4はＮチャネル型ＭＯＳトランジスタ４のしき
い値電圧である。
【０００７】そして、時点Ｔ０において、図８の（ａ）
に示すクロック信号がクロック入力ノード１に入力さ
れ、第１及び第２のバッファ手段７及び９の入力が電源
電位にされると出力も接地電位（０Ｖ）から電源電位Ｖ
ccに上昇し、第１及び第２の容量性素子８及び１０を叩
き上げる。つまり、第１及び第２の容量性素子８及び１
０の一方の電極が接地電位（０Ｖ）から電源電位Ｖccに
上昇させられることにより、第１及び第２のノード５及
び６の電位は第１及び第２の容量性素子８及び１０の容
量結合によりプリチャージ電位であるＶccから２倍のＶ
ccまで上昇する。
に示すクロック信号がクロック入力ノード１に入力さ
れ、第１及び第２のバッファ手段７及び９の入力が電源
電位にされると出力も接地電位（０Ｖ）から電源電位Ｖ
ccに上昇し、第１及び第２の容量性素子８及び１０を叩
き上げる。つまり、第１及び第２の容量性素子８及び１
０の一方の電極が接地電位（０Ｖ）から電源電位Ｖccに
上昇させられることにより、第１及び第２のノード５及
び６の電位は第１及び第２の容量性素子８及び１０の容
量結合によりプリチャージ電位であるＶccから２倍のＶ
ccまで上昇する。
【０００８】すると、Ｎチャネル型ＭＯＳトランジスタ
４は、そのドレイン電位が２Ｖcc、ゲート電位が２Ｖc
c、ソース電位がＶcc−Ｖth4になるため導通状態にな
る。その結果、第１の容量性素子８の電荷がＮチャネル
ＭＯＳトランジスタ４を介して昇圧電位ノード２に流れ
込み、負荷容量３に蓄積されるため、昇圧電位ノード２
の電位はＶcc−Ｖth4＋αに上昇する。この昇圧電位ノ
ード２の電位の上昇分αは、第１の容量性素子８の容量
値と負荷容量３の容量値との容量分割によって決定され
るものである。
４は、そのドレイン電位が２Ｖcc、ゲート電位が２Ｖc
c、ソース電位がＶcc−Ｖth4になるため導通状態にな
る。その結果、第１の容量性素子８の電荷がＮチャネル
ＭＯＳトランジスタ４を介して昇圧電位ノード２に流れ
込み、負荷容量３に蓄積されるため、昇圧電位ノード２
の電位はＶcc−Ｖth4＋αに上昇する。この昇圧電位ノ
ード２の電位の上昇分αは、第１の容量性素子８の容量
値と負荷容量３の容量値との容量分割によって決定され
るものである。
【０００９】その後、時点Ｔ１において、クロック信号
が接地電位に下降すると、第１及び第２のバッファ手段
７及び９の電位も接地電位に下降し、第１及び第２のノ
ード５及び６の電位は第１及び第２の容量性素子８及び
１０の容量結合によりプリチャージ電位であるＶccに下
降する。この時、Ｎチャネル型ＭＯＳトランジスタ４
は、そのドレイン電位がＶcc、ゲート電位がＶcc、ソー
ス電位がＶcc−Ｖth4＋αになるため非導通状態であ
り、昇圧電位ノード２から第１のノード５への電荷の流
れも全く生じない。
が接地電位に下降すると、第１及び第２のバッファ手段
７及び９の電位も接地電位に下降し、第１及び第２のノ
ード５及び６の電位は第１及び第２の容量性素子８及び
１０の容量結合によりプリチャージ電位であるＶccに下
降する。この時、Ｎチャネル型ＭＯＳトランジスタ４
は、そのドレイン電位がＶcc、ゲート電位がＶcc、ソー
ス電位がＶcc−Ｖth4＋αになるため非導通状態であ
り、昇圧電位ノード２から第１のノード５への電荷の流
れも全く生じない。
【００１０】次に、クロック信号が再び電源電位Ｖccに
上昇すると、第１及び第２のバッファ手段７及び９の出
力も接地電位から電源電位Ｖccに上昇し、上記と同様に
第１及び第２の容量性素子８及び１０を叩き上げ、第１
及び第２のノード５及び６の電位を２倍のＶccまで上昇
させる。その結果、Ｎチャネル型ＭＯＳトランジスタ４
は導通状態となり、第１の容量性素子８の電荷がＮチャ
ネルＭＯＳトランジスタ４を介して昇圧電位ノード２に
流れ込み、昇圧電位ノード２の電位をさらに上昇させ
る。このように、クロック信号が接地電位から電源電位
Ｖccに上昇する毎に昇圧電位ノード２の電位は階段上に
上昇させられ、最終的に２Ｖcc−Ｖth4の昇圧電位Ｖpp
が昇圧電位ノード２に得られることになる。
上昇すると、第１及び第２のバッファ手段７及び９の出
力も接地電位から電源電位Ｖccに上昇し、上記と同様に
第１及び第２の容量性素子８及び１０を叩き上げ、第１
及び第２のノード５及び６の電位を２倍のＶccまで上昇
させる。その結果、Ｎチャネル型ＭＯＳトランジスタ４
は導通状態となり、第１の容量性素子８の電荷がＮチャ
ネルＭＯＳトランジスタ４を介して昇圧電位ノード２に
流れ込み、昇圧電位ノード２の電位をさらに上昇させ
る。このように、クロック信号が接地電位から電源電位
Ｖccに上昇する毎に昇圧電位ノード２の電位は階段上に
上昇させられ、最終的に２Ｖcc−Ｖth4の昇圧電位Ｖpp
が昇圧電位ノード２に得られることになる。
【００１１】しかるに、このように構成された昇圧電位
発生回路にあっては、バックゲートに印加される電位が
負の電位ＶbbであるＮチャネル型ＭＯＳトランジスタ４
をドライバトランジスタとして用いているため、図９に
示すように、ソース電極（この場合、昇圧電位ノード２
に接続される電極）から見た基板電位（Ｐウェル１２電
位）（実効的な基板電位）はとても深く、しきい値電圧
Ｖth4は大きくなるものである。従って、昇圧電位ノー
ド２に得られる昇圧電位Ｖppは、それ程高い電位まで得
られないものであった。
発生回路にあっては、バックゲートに印加される電位が
負の電位ＶbbであるＮチャネル型ＭＯＳトランジスタ４
をドライバトランジスタとして用いているため、図９に
示すように、ソース電極（この場合、昇圧電位ノード２
に接続される電極）から見た基板電位（Ｐウェル１２電
位）（実効的な基板電位）はとても深く、しきい値電圧
Ｖth4は大きくなるものである。従って、昇圧電位ノー
ド２に得られる昇圧電位Ｖppは、それ程高い電位まで得
られないものであった。
【００１２】このような観点から、しきい値電圧Ｖth4
の影響を受けず、昇圧電位ノード２に得られる昇圧電位
Ｖppをかなり高くできるものとして図１０ないし図１２
に示した昇圧電位発生回路が考えられる。この図１０に
示した昇圧電位発生回路は、図６に示した昇圧電位発生
回路に対して、Ｎチャネル型ＭＯＳトランジスタ４を、
そのバックゲート（Ｐウェル）に電位を独立に印加でき
る構造にし、バックゲートをドレイン電極に電気的に接
続したものである。
の影響を受けず、昇圧電位ノード２に得られる昇圧電位
Ｖppをかなり高くできるものとして図１０ないし図１２
に示した昇圧電位発生回路が考えられる。この図１０に
示した昇圧電位発生回路は、図６に示した昇圧電位発生
回路に対して、Ｎチャネル型ＭＯＳトランジスタ４を、
そのバックゲート（Ｐウェル）に電位を独立に印加でき
る構造にし、バックゲートをドレイン電極に電気的に接
続したものである。
【００１３】つまり、Ｎチャネル型ＭＯＳトランジスタ
４は、この昇圧電位発生回路が例えばＤＲＡＭ等の半導
体記憶装置に組み込まれた場合、図１１に示すように、
半導体基板１１の一主面に形成されたＮウェル２１内に
Ｐウェル１２を形成し、このＰウェル１２内に形成され
た一対のソース／ドレイン領域１３、１４とゲート電極
１５とによって構成されている。このように、Ｐウェル
１２をＮウェル２１にて囲むことにより、Ｐウェル１２
は半導体基板１１と電気的に絶縁できるため、Ｐウェル
１２に独立に電位を与えることができることになる。従
って、このＰウェル１２、つまりバックゲートをドレイ
ン電極と電気的に接続することによって図１０に示した
回路が得られることになる。このような構造を一般にト
リプルウェル構造と呼ばれている。なお、Ｐチャネル型
ＭＯＳトランジスタは図７に示したものと同様に構成さ
れるものである。
４は、この昇圧電位発生回路が例えばＤＲＡＭ等の半導
体記憶装置に組み込まれた場合、図１１に示すように、
半導体基板１１の一主面に形成されたＮウェル２１内に
Ｐウェル１２を形成し、このＰウェル１２内に形成され
た一対のソース／ドレイン領域１３、１４とゲート電極
１５とによって構成されている。このように、Ｐウェル
１２をＮウェル２１にて囲むことにより、Ｐウェル１２
は半導体基板１１と電気的に絶縁できるため、Ｐウェル
１２に独立に電位を与えることができることになる。従
って、このＰウェル１２、つまりバックゲートをドレイ
ン電極と電気的に接続することによって図１０に示した
回路が得られることになる。このような構造を一般にト
リプルウェル構造と呼ばれている。なお、Ｐチャネル型
ＭＯＳトランジスタは図７に示したものと同様に構成さ
れるものである。
【００１４】次に、このように構成された昇圧電位発生
回路の動作を、図１２に示した波形図を参照して説明す
る。まず、昇圧電位ノード２に昇圧電位を供給する前
（図１２に示す時点Ｔ０以前）は、第１のノード５及び
第２のノード６はプリチャージ手段（図示せず）によっ
て電源電位Ｖccにプリチャージされている。その結果、
昇圧電位ノード２の電位は、Ｎチャネル型ＭＯＳトラン
ジスタ４の導通によってＶcc−Ｖth4にされている。
回路の動作を、図１２に示した波形図を参照して説明す
る。まず、昇圧電位ノード２に昇圧電位を供給する前
（図１２に示す時点Ｔ０以前）は、第１のノード５及び
第２のノード６はプリチャージ手段（図示せず）によっ
て電源電位Ｖccにプリチャージされている。その結果、
昇圧電位ノード２の電位は、Ｎチャネル型ＭＯＳトラン
ジスタ４の導通によってＶcc−Ｖth4にされている。
【００１５】そして、時点Ｔ０において、図１２の
（ａ）に示すクロック信号がクロック入力ノード１に入
力され、第１及び第２のバッファ手段７及び９の入力が
電源電位にされると出力も接地電位から電源電位Ｖccに
上昇し、第１及び第２の容量性素子８及び１０を叩き上
げ、第１及び第２のノード５及び６の電位を第１及び第
２の容量性素子８及び１０の容量結合によりプリチャー
ジ電位であるＶccから２倍のＶccまで上昇させる。する
と、Ｎチャネル型ＭＯＳトランジスタ４は導通状態にな
り、第１の容量性素子８の電荷がＮチャネルＭＯＳトラ
ンジスタ４を介して昇圧電位ノード２に流れ込み、昇圧
電位ノード２の電位をＶcc−Ｖth4＋αに上昇させる。
（ａ）に示すクロック信号がクロック入力ノード１に入
力され、第１及び第２のバッファ手段７及び９の入力が
電源電位にされると出力も接地電位から電源電位Ｖccに
上昇し、第１及び第２の容量性素子８及び１０を叩き上
げ、第１及び第２のノード５及び６の電位を第１及び第
２の容量性素子８及び１０の容量結合によりプリチャー
ジ電位であるＶccから２倍のＶccまで上昇させる。する
と、Ｎチャネル型ＭＯＳトランジスタ４は導通状態にな
り、第１の容量性素子８の電荷がＮチャネルＭＯＳトラ
ンジスタ４を介して昇圧電位ノード２に流れ込み、昇圧
電位ノード２の電位をＶcc−Ｖth4＋αに上昇させる。
【００１６】その後、時点Ｔ１において、クロック信号
が接地電位に下降すると、第１及び第２のバッファ手段
７及び９の電位も接地電位に下降し、第１及び第２のノ
ード５及び６の電位は第１及び第２の容量性素子８及び
１０の容量結合によりプリチャージ電位であるＶccに下
降する。この時、Ｎチャネル型ＭＯＳトランジスタ４は
非導通状態であり、昇圧電位ノード２から第１のノード
５への電荷の流れも全く生じない。
が接地電位に下降すると、第１及び第２のバッファ手段
７及び９の電位も接地電位に下降し、第１及び第２のノ
ード５及び６の電位は第１及び第２の容量性素子８及び
１０の容量結合によりプリチャージ電位であるＶccに下
降する。この時、Ｎチャネル型ＭＯＳトランジスタ４は
非導通状態であり、昇圧電位ノード２から第１のノード
５への電荷の流れも全く生じない。
【００１７】次に、クロック信号が再び電源電位Ｖccに
上昇すると、第１及び第２のバッファ手段７及び９の出
力も接地電位から電源電位Ｖccに上昇し、上記と同様に
第１及び第２の容量性素子８及び１０を叩き上げ、第１
及び第２のノード５及び６の電位を２倍のＶccまで上昇
させる。その結果、Ｎチャネル型ＭＯＳトランジスタ４
は導通状態となり、第１の容量性素子８の電荷がＮチャ
ネルＭＯＳトランジスタ４を介して昇圧電位ノード２に
流れ込み、昇圧電位ノード２の電位をさらに上昇させ
る。
上昇すると、第１及び第２のバッファ手段７及び９の出
力も接地電位から電源電位Ｖccに上昇し、上記と同様に
第１及び第２の容量性素子８及び１０を叩き上げ、第１
及び第２のノード５及び６の電位を２倍のＶccまで上昇
させる。その結果、Ｎチャネル型ＭＯＳトランジスタ４
は導通状態となり、第１の容量性素子８の電荷がＮチャ
ネルＭＯＳトランジスタ４を介して昇圧電位ノード２に
流れ込み、昇圧電位ノード２の電位をさらに上昇させ
る。
【００１８】このように、クロック信号が接地電位から
電源電位Ｖccに上昇する毎に昇圧電位ノード２の電位は
階段上に上昇させられ、最終的に２Ｖcc−Ｖjvの昇圧電
位Ｖppが昇圧電位ノード２に得られることになる。な
お、ＶjvはＰウェル１２とソースを構成するＮ＋拡散領
域とのＰＮ接合電圧であり、一般的に約０．６Ｖであ
る。つまり、Ｎチャネル型ＭＯＳトランジスタ４のＰウ
ェル１２とドレインとが電気的に接続されているため、
Ｐウェル１２からソース領域（Ｎ型拡散領域にて構成さ
れている）にＰＮ接合にて電位が伝えられるため、昇圧
電位ノード２には最終的に２Ｖcc−Ｖjvの昇圧電位Ｖpp
が得られることになるものである。
電源電位Ｖccに上昇する毎に昇圧電位ノード２の電位は
階段上に上昇させられ、最終的に２Ｖcc−Ｖjvの昇圧電
位Ｖppが昇圧電位ノード２に得られることになる。な
お、ＶjvはＰウェル１２とソースを構成するＮ＋拡散領
域とのＰＮ接合電圧であり、一般的に約０．６Ｖであ
る。つまり、Ｎチャネル型ＭＯＳトランジスタ４のＰウ
ェル１２とドレインとが電気的に接続されているため、
Ｐウェル１２からソース領域（Ｎ型拡散領域にて構成さ
れている）にＰＮ接合にて電位が伝えられるため、昇圧
電位ノード２には最終的に２Ｖcc−Ｖjvの昇圧電位Ｖpp
が得られることになるものである。
【００１９】従って、このように構成された昇圧電位発
生回路にて得られた昇圧電位Ｖppは、２Ｖcc−Ｖjvであ
り、図６にて示した昇圧電位発生回路にて得られた昇圧
電位Ｖpp（＝２Ｖcc−Ｖth4、Ｖth4＞Ｖjv）より高い昇
圧電位が得られることになる。しかるに、このように構
成された昇圧電位発生回路においては、トリプルウェル
構造によって形成されるＮチャネル型ＭＯＳトランジス
タ４をドライバトランジスタとして用いているため、製
造工程が増大し、製造コストがかさむものである。
生回路にて得られた昇圧電位Ｖppは、２Ｖcc−Ｖjvであ
り、図６にて示した昇圧電位発生回路にて得られた昇圧
電位Ｖpp（＝２Ｖcc−Ｖth4、Ｖth4＞Ｖjv）より高い昇
圧電位が得られることになる。しかるに、このように構
成された昇圧電位発生回路においては、トリプルウェル
構造によって形成されるＮチャネル型ＭＯＳトランジス
タ４をドライバトランジスタとして用いているため、製
造工程が増大し、製造コストがかさむものである。
【００２０】一方、ソース電位をそのままドレイン電位
として与えられるＰチャネル型ＭＯＳトランジスタを昇
圧電位発生回路のドライバトランジスタとして用いるこ
とも考えられる。このＰチャネル型ＭＯＳトランジスタ
をドライバトランジスタとして用いた提案例を図１３な
いし図１５に示す。
として与えられるＰチャネル型ＭＯＳトランジスタを昇
圧電位発生回路のドライバトランジスタとして用いるこ
とも考えられる。このＰチャネル型ＭＯＳトランジスタ
をドライバトランジスタとして用いた提案例を図１３な
いし図１５に示す。
【００２１】図１３において、図６に示した従来例と同
一符号は同一または相当部分を示すものであり、２２は
上記昇圧電位ノード２と第１のノード５との間に接続さ
れ、ゲート電極が第２のノード６に接続された、昇圧電
位発生回路のドライバトランジスタとしてのＰチャネル
型ＭＯＳトランジスタで、図７に示したツィンウェル構
造におけるＰチャネル型ＭＯＳトランジスタまたは図１
１に示したトリプルウェル構造におけるＰチャネル型Ｍ
ＯＳトランジスタのどちらのトランジスタ構造によって
構成されても良く、バックゲート（Ｎウェル１６）がド
レイン電極と電気的に接続されている。
一符号は同一または相当部分を示すものであり、２２は
上記昇圧電位ノード２と第１のノード５との間に接続さ
れ、ゲート電極が第２のノード６に接続された、昇圧電
位発生回路のドライバトランジスタとしてのＰチャネル
型ＭＯＳトランジスタで、図７に示したツィンウェル構
造におけるＰチャネル型ＭＯＳトランジスタまたは図１
１に示したトリプルウェル構造におけるＰチャネル型Ｍ
ＯＳトランジスタのどちらのトランジスタ構造によって
構成されても良く、バックゲート（Ｎウェル１６）がド
レイン電極と電気的に接続されている。
【００２２】２３はクロック入力ノード１からのＶcc振
幅のクロック信号を受け、昇圧電位ノード２の昇圧電位
Ｖppに基づいてクロック信号と位相が反転したＶpp振幅
の第２の信号を第２のノード６に出力するレベル変換回
路で、例えば図１４に示す回路にて構成されている。図
１４において、２４はゲート電極がクロック入力ノード
１に接続され、ソース電極が接地電位ノードに接続され
るＮチャネル型ＭＯＳトランジスタ、２５はクロック入
力ノード１に入力されたクロック信号の位相を反転して
出力するインバータ回路、２６はこのインバータ回路に
て反転されたクロック信号をゲート電極に受け、ソース
電極が接地電位ノードに接続されるＮチャネル型ＭＯＳ
トランジスタである。
幅のクロック信号を受け、昇圧電位ノード２の昇圧電位
Ｖppに基づいてクロック信号と位相が反転したＶpp振幅
の第２の信号を第２のノード６に出力するレベル変換回
路で、例えば図１４に示す回路にて構成されている。図
１４において、２４はゲート電極がクロック入力ノード
１に接続され、ソース電極が接地電位ノードに接続され
るＮチャネル型ＭＯＳトランジスタ、２５はクロック入
力ノード１に入力されたクロック信号の位相を反転して
出力するインバータ回路、２６はこのインバータ回路に
て反転されたクロック信号をゲート電極に受け、ソース
電極が接地電位ノードに接続されるＮチャネル型ＭＯＳ
トランジスタである。
【００２３】２７はソース電極が昇圧電位ノード２に接
続され、ドレイン電極がＮチャネル型ＭＯＳトランジス
タ２４のドレイン電極に接続され、ゲート電極がＮチャ
ネル型ＭＯＳトランジスタ２６のドレイン電極に接続さ
れ、バックゲートが昇圧電位ノード２に接続されるＰチ
ャネル型ＭＯＳトランジスタ、２８はソース電極が昇圧
電位ノード２に接続され、ドレイン電極がＮチャネル型
ＭＯＳトランジスタ２６のドレイン電極に接続され、ゲ
ート電極がＮチャネル型ＭＯＳトランジスタ２４のドレ
イン電極に接続され、バックゲートが昇圧電位ノード２
に接続されるＰチャネル型ＭＯＳトランジスタで、上記
Ｐチャネル型ＭＯＳトランジスタ２７とでクロスカップ
ルの接続がなされている。
続され、ドレイン電極がＮチャネル型ＭＯＳトランジス
タ２４のドレイン電極に接続され、ゲート電極がＮチャ
ネル型ＭＯＳトランジスタ２６のドレイン電極に接続さ
れ、バックゲートが昇圧電位ノード２に接続されるＰチ
ャネル型ＭＯＳトランジスタ、２８はソース電極が昇圧
電位ノード２に接続され、ドレイン電極がＮチャネル型
ＭＯＳトランジスタ２６のドレイン電極に接続され、ゲ
ート電極がＮチャネル型ＭＯＳトランジスタ２４のドレ
イン電極に接続され、バックゲートが昇圧電位ノード２
に接続されるＰチャネル型ＭＯＳトランジスタで、上記
Ｐチャネル型ＭＯＳトランジスタ２７とでクロスカップ
ルの接続がなされている。
【００２４】２９はゲート電極が上記Ｐチャネル型ＭＯ
Ｓトランジスタ２８のドレイン電極とＮチャネル型ＭＯ
Ｓトランジスタ２６のドレイン電極との接続点に接続さ
れ、ドレイン電極が第２のノード６に接続され、ソース
電極が接地電位ノードに接続されるＮチャネルＭＯＳト
ランジスタ、３０はゲート電極が上記Ｐチャネル型ＭＯ
Ｓトランジスタ２８のドレイン電極とＮチャネル型ＭＯ
Ｓトランジスタ２６のドレイン電極との接続点に接続さ
れ、ドレイン電極が第２のノード６に接続され、ソース
電極が昇圧電位ノード２に接続され、バックゲートが昇
圧電位ノード２に接続されるＰチャネルＭＯＳトランジ
スタで、上記Ｎチャネル型ＭＯＳトランジスタ２９とで
インバータ回路を構成し、Ｖcc振幅のクロック信号と位
相が反転したＶpp振幅の第２の信号を第２のノード６に
出力する。
Ｓトランジスタ２８のドレイン電極とＮチャネル型ＭＯ
Ｓトランジスタ２６のドレイン電極との接続点に接続さ
れ、ドレイン電極が第２のノード６に接続され、ソース
電極が接地電位ノードに接続されるＮチャネルＭＯＳト
ランジスタ、３０はゲート電極が上記Ｐチャネル型ＭＯ
Ｓトランジスタ２８のドレイン電極とＮチャネル型ＭＯ
Ｓトランジスタ２６のドレイン電極との接続点に接続さ
れ、ドレイン電極が第２のノード６に接続され、ソース
電極が昇圧電位ノード２に接続され、バックゲートが昇
圧電位ノード２に接続されるＰチャネルＭＯＳトランジ
スタで、上記Ｎチャネル型ＭＯＳトランジスタ２９とで
インバータ回路を構成し、Ｖcc振幅のクロック信号と位
相が反転したＶpp振幅の第２の信号を第２のノード６に
出力する。
【００２５】なお、この昇圧電位発生回路が例えばＤＲ
ＡＭ等の半導体記憶装置に組み込まれた場合、上記Ｎチ
ャネル型ＭＯＳトランジスタ２４、２６、２９及びイン
バータ回路２５のＮチャネル型ＭＯＳトランジスタは、
図７に示すツィンウェル構造におけるＮチャネル型ＭＯ
Ｓトランジスタまたは図１１に示すトリプルウェル構造
におけるＮチャネル型ＭＯＳトランジスタのどちらのＭ
ＯＳトランジスタを用いても良く、上記Ｐチャネル型Ｍ
ＯＳトランジスタ２７、２８、３０及びインバータ回路
２５のＰチャネル型ＭＯＳトランジスタは、図７に示す
ツィンウェル構造におけるＮチャネル型ＭＯＳトランジ
スタまたは図１１に示すトリプルウェル構造におけるＮ
チャネル型ＭＯＳトランジスタのどちらのＭＯＳトラン
ジスタを用いても良いものである。
ＡＭ等の半導体記憶装置に組み込まれた場合、上記Ｎチ
ャネル型ＭＯＳトランジスタ２４、２６、２９及びイン
バータ回路２５のＮチャネル型ＭＯＳトランジスタは、
図７に示すツィンウェル構造におけるＮチャネル型ＭＯ
Ｓトランジスタまたは図１１に示すトリプルウェル構造
におけるＮチャネル型ＭＯＳトランジスタのどちらのＭ
ＯＳトランジスタを用いても良く、上記Ｐチャネル型Ｍ
ＯＳトランジスタ２７、２８、３０及びインバータ回路
２５のＰチャネル型ＭＯＳトランジスタは、図７に示す
ツィンウェル構造におけるＮチャネル型ＭＯＳトランジ
スタまたは図１１に示すトリプルウェル構造におけるＮ
チャネル型ＭＯＳトランジスタのどちらのＭＯＳトラン
ジスタを用いても良いものである。
【００２６】また、上記第１のノード５及び第２のノー
ド６と昇圧電位ノード２は、図示していないが、プリチ
ャージ手段によって、昇圧電位ノード２に昇圧電位を供
給する前に、電源電位Ｖcc（もしくは電源電位よりＭＯ
Ｓトランジスタのしきい値電圧分低い電位）にプリチャ
ージされる。
ド６と昇圧電位ノード２は、図示していないが、プリチ
ャージ手段によって、昇圧電位ノード２に昇圧電位を供
給する前に、電源電位Ｖcc（もしくは電源電位よりＭＯ
Ｓトランジスタのしきい値電圧分低い電位）にプリチャ
ージされる。
【００２７】次に、このように構成された昇圧電位発生
回路の動作を、図１５に示した波形図を参照して説明す
る。まず、昇圧電位ノード２に昇圧電位を供給する前
（図８に示す時点Ｔ０以前）は、第１のノード５及び第
２のノード６と昇圧電位ノード２はプリチャージ手段
（図示せず）によって電源電位Ｖccにプリチャージされ
ている。
回路の動作を、図１５に示した波形図を参照して説明す
る。まず、昇圧電位ノード２に昇圧電位を供給する前
（図８に示す時点Ｔ０以前）は、第１のノード５及び第
２のノード６と昇圧電位ノード２はプリチャージ手段
（図示せず）によって電源電位Ｖccにプリチャージされ
ている。
【００２８】そして、時点Ｔ０において、図１５の
（ａ）に示すクロック信号がクロック入力ノード１に入
力され、第１のバッファ手段７の入力が電源電位にされ
ると出力も接地電位から電源電位Ｖccに上昇し、第１の
容量性素子８を叩き上げる。つまり、第１の容量性素子
８の一方の電極が接地電位から電源電位Ｖccに上昇させ
られることにより、第１のノード５の電位は第１の容量
性素子８の容量結合によりプリチャージ電位であるＶcc
から２倍のＶccまで上昇する。
（ａ）に示すクロック信号がクロック入力ノード１に入
力され、第１のバッファ手段７の入力が電源電位にされ
ると出力も接地電位から電源電位Ｖccに上昇し、第１の
容量性素子８を叩き上げる。つまり、第１の容量性素子
８の一方の電極が接地電位から電源電位Ｖccに上昇させ
られることにより、第１のノード５の電位は第１の容量
性素子８の容量結合によりプリチャージ電位であるＶcc
から２倍のＶccまで上昇する。
【００２９】一方、レベル変換回路２３の入力がクロッ
ク入力ノード１に入力されたクロック信号に基づいて接
地電位から電源電位に変化すると、その出力ノードは昇
圧電位Ｖpp（初期状態においてはプリチャージ電位であ
るＶccの電位）から接地電位に変化して、第２のノード
６に出力する。
ク入力ノード１に入力されたクロック信号に基づいて接
地電位から電源電位に変化すると、その出力ノードは昇
圧電位Ｖpp（初期状態においてはプリチャージ電位であ
るＶccの電位）から接地電位に変化して、第２のノード
６に出力する。
【００３０】つまり、図１４に示すレベル変換回路２３
において、Ｎチャネル型トランジスタ２４は導通状態、
Ｎチャネル型トランジスタ２６は非導通状態になり、Ｐ
チャネル型トランジスタ２８は導通状態、Ｐチャネル型
トランジスタ２７は非導通状態になる。その結果、Ｐチ
ャネル型ＭＯＳトランジスタ２８のドレイン電極とＮチ
ャネル型ＭＯＳトランジスタ２６のドレイン電極との接
続点の電位は、昇圧電位ノード２の昇圧電位Ｖppとな
る。この時の昇圧電位Ｖppはプリチャージ電位であるＶ
ccである。したがって、Ｎチャネル型トランジスタ２９
は導通状態、Ｐチャネル型トランジスタ３０は非導通状
態になり、第２のノード６を接地電位とする。
において、Ｎチャネル型トランジスタ２４は導通状態、
Ｎチャネル型トランジスタ２６は非導通状態になり、Ｐ
チャネル型トランジスタ２８は導通状態、Ｐチャネル型
トランジスタ２７は非導通状態になる。その結果、Ｐチ
ャネル型ＭＯＳトランジスタ２８のドレイン電極とＮチ
ャネル型ＭＯＳトランジスタ２６のドレイン電極との接
続点の電位は、昇圧電位ノード２の昇圧電位Ｖppとな
る。この時の昇圧電位Ｖppはプリチャージ電位であるＶ
ccである。したがって、Ｎチャネル型トランジスタ２９
は導通状態、Ｐチャネル型トランジスタ３０は非導通状
態になり、第２のノード６を接地電位とする。
【００３１】すると、Ｐチャネル型ＭＯＳトランジスタ
２２は、そのソース電位が２Ｖcc、ゲート電位が接地電
位（０Ｖ）、ソース電位がＶccになるため導通状態にな
る。その結果、第１の容量性素子８の電荷がＰチャネル
ＭＯＳトランジスタ２２を介して昇圧電位ノード２に流
れ込み、負荷容量３に蓄積されるため、昇圧電位ノード
２の電位はＶcc＋αに上昇する。この昇圧電位ノード２
の電位の上昇分αは、第１の容量性素子８の容量値と負
荷容量の容量値との容量分割によって決定されるもので
ある。
２２は、そのソース電位が２Ｖcc、ゲート電位が接地電
位（０Ｖ）、ソース電位がＶccになるため導通状態にな
る。その結果、第１の容量性素子８の電荷がＰチャネル
ＭＯＳトランジスタ２２を介して昇圧電位ノード２に流
れ込み、負荷容量３に蓄積されるため、昇圧電位ノード
２の電位はＶcc＋αに上昇する。この昇圧電位ノード２
の電位の上昇分αは、第１の容量性素子８の容量値と負
荷容量の容量値との容量分割によって決定されるもので
ある。
【００３２】その後、時点Ｔ１において、クロック信号
が接地電位に下降すると、第１のバッファ手段７の電位
も接地電位に下降し、第１のノード５の電位は第１の容
量性素子８の容量結合によりプリチャージ電位であるＶ
ccに下降する。一方、レベル変換回路２３の入力が接地
電位に変化すると、その出力ノードは昇圧電位Ｖppに変
化して、第２のノード６に出力する。
が接地電位に下降すると、第１のバッファ手段７の電位
も接地電位に下降し、第１のノード５の電位は第１の容
量性素子８の容量結合によりプリチャージ電位であるＶ
ccに下降する。一方、レベル変換回路２３の入力が接地
電位に変化すると、その出力ノードは昇圧電位Ｖppに変
化して、第２のノード６に出力する。
【００３３】つまり、図１４に示すレベル変換回路２３
において、Ｎチャネル型トランジスタ２４は非導通状
態、Ｎチャネル型トランジスタ２６は導通状態になり、
Ｐチャネル型トランジスタ２７は導通状態、Ｐチャネル
型トランジスタ２８は非導通状態になる。その結果、Ｐ
チャネル型ＭＯＳトランジスタ２８のドレイン電極とＮ
チャネル型ＭＯＳトランジスタ２６のドレイン電極との
接続点の電位は接地電位となる。したがって、Ｎチャネ
ル型トランジスタ２９は非導通状態、Ｐチャネル型トラ
ンジスタ３０は導通状態になり、第２のノード６を昇圧
電位ノード２の昇圧電位Ｖppとする。この時の昇圧電位
ノード２の昇圧電位ＶppはＶcc＋αである。
において、Ｎチャネル型トランジスタ２４は非導通状
態、Ｎチャネル型トランジスタ２６は導通状態になり、
Ｐチャネル型トランジスタ２７は導通状態、Ｐチャネル
型トランジスタ２８は非導通状態になる。その結果、Ｐ
チャネル型ＭＯＳトランジスタ２８のドレイン電極とＮ
チャネル型ＭＯＳトランジスタ２６のドレイン電極との
接続点の電位は接地電位となる。したがって、Ｎチャネ
ル型トランジスタ２９は非導通状態、Ｐチャネル型トラ
ンジスタ３０は導通状態になり、第２のノード６を昇圧
電位ノード２の昇圧電位Ｖppとする。この時の昇圧電位
ノード２の昇圧電位ＶppはＶcc＋αである。
【００３４】すると、Ｐチャネル型ＭＯＳトランジスタ
２２は、そのソース電位がＶcc、ゲート電位がＶpp、ド
レイン電位がＶcc＋αになるため非導通状態であり、昇
圧電位ノード２から第１のノード５への電荷の流れも全
く生じない。
２２は、そのソース電位がＶcc、ゲート電位がＶpp、ド
レイン電位がＶcc＋αになるため非導通状態であり、昇
圧電位ノード２から第１のノード５への電荷の流れも全
く生じない。
【００３５】次に、クロック信号が再び電源電位Ｖccに
上昇すると、第１のバッファ手段７の出力も接地電位か
ら電源電位Ｖccに上昇し、上記と同様に第１の容量性素
子８及び１０を叩き上げ、第１のノード５の電位を２倍
のＶccまで上昇させ、また、レベル変換回路２３からの
出力が昇圧電位Ｖppから接地電位に下降する。その結
果、Ｐチャネル型ＭＯＳトランジスタ２２は導通状態と
なり、第１の容量性素子８の電荷がＰチャネルＭＯＳト
ランジスタ２２を介して昇圧電位ノード２に流れ込み、
昇圧電位ノード２の電位をさらに上昇させる。このよう
に、クロック信号が接地電位から電源電位Ｖccに上昇す
る毎に昇圧電位ノード２の電位は階段上に上昇させら
れ、最終的に２Ｖccの昇圧電位Ｖppが昇圧電位ノード２
に得られることになる。
上昇すると、第１のバッファ手段７の出力も接地電位か
ら電源電位Ｖccに上昇し、上記と同様に第１の容量性素
子８及び１０を叩き上げ、第１のノード５の電位を２倍
のＶccまで上昇させ、また、レベル変換回路２３からの
出力が昇圧電位Ｖppから接地電位に下降する。その結
果、Ｐチャネル型ＭＯＳトランジスタ２２は導通状態と
なり、第１の容量性素子８の電荷がＰチャネルＭＯＳト
ランジスタ２２を介して昇圧電位ノード２に流れ込み、
昇圧電位ノード２の電位をさらに上昇させる。このよう
に、クロック信号が接地電位から電源電位Ｖccに上昇す
る毎に昇圧電位ノード２の電位は階段上に上昇させら
れ、最終的に２Ｖccの昇圧電位Ｖppが昇圧電位ノード２
に得られることになる。
【００３６】しかるに、このように構成された昇圧電位
発生回路にあっては、レベル変換回路２３からの出力
が、Ｖcc振幅のクロック信号に基づいて、昇圧電位ノー
ド２から供給される昇圧電位Ｖpp（最終的に２Ｖcc）に
基づいたＶpp振幅の信号であるため、消費電力が大きく
なるものである。
発生回路にあっては、レベル変換回路２３からの出力
が、Ｖcc振幅のクロック信号に基づいて、昇圧電位ノー
ド２から供給される昇圧電位Ｖpp（最終的に２Ｖcc）に
基づいたＶpp振幅の信号であるため、消費電力が大きく
なるものである。
【００３７】
【発明が解決しようとする課題】以上に述べたように、
図６に示した従来の昇圧電位発生回路においては、昇圧
電位発生回路のドライバトランジスタとなるＮチャネル
型ＭＯＳトランジスタ４のしきい値電圧が大きく効い
て、昇圧電位ノード２に得られる昇圧電位Ｖppが、プリ
チャージ電位がＶccであった場合は２倍のＶcc（電源電
位）レベルからＮチャネル型ＭＯＳトランジスタ４のし
きい値電圧分落ちたレベルとなり、プリチャージ電位が
Ｖccよりしきい値電圧分低ければさらに低いレベルとな
り、十分な昇圧電位Ｖppが得られないものであった。
図６に示した従来の昇圧電位発生回路においては、昇圧
電位発生回路のドライバトランジスタとなるＮチャネル
型ＭＯＳトランジスタ４のしきい値電圧が大きく効い
て、昇圧電位ノード２に得られる昇圧電位Ｖppが、プリ
チャージ電位がＶccであった場合は２倍のＶcc（電源電
位）レベルからＮチャネル型ＭＯＳトランジスタ４のし
きい値電圧分落ちたレベルとなり、プリチャージ電位が
Ｖccよりしきい値電圧分低ければさらに低いレベルとな
り、十分な昇圧電位Ｖppが得られないものであった。
【００３８】また、図１０に示した提案例である昇圧電
位発生回路においては、昇圧電位ノード２に得られる昇
圧電位Ｖppが、プリチャージ電位がＶccであった場合は
２倍のＶcc（電源電位）レベルからＮチャネル型ＭＯＳ
トランジスタ４のＰＮ接合電位分落ちたレベルとなり、
プリチャージ電位がＶccよりしきい値電圧分低くとも、
ある程度の昇圧電位Ｖppが得られるものの、トリプルウ
ェル構造にて製造しなければならず、プロセス工程が多
くなり、製造コストが高くなる。
位発生回路においては、昇圧電位ノード２に得られる昇
圧電位Ｖppが、プリチャージ電位がＶccであった場合は
２倍のＶcc（電源電位）レベルからＮチャネル型ＭＯＳ
トランジスタ４のＰＮ接合電位分落ちたレベルとなり、
プリチャージ電位がＶccよりしきい値電圧分低くとも、
ある程度の昇圧電位Ｖppが得られるものの、トリプルウ
ェル構造にて製造しなければならず、プロセス工程が多
くなり、製造コストが高くなる。
【００３９】さらに、図１３に示した提案例である昇圧
電位発生回路においては、昇圧電位ノード２に得られる
昇圧電位Ｖppが、プリチャージ電位がＶccであった場合
は２倍のＶcc（電源電位）レベルとなり、プリチャージ
電位がＶccよりしきい値電圧分低くとも、十分な昇圧電
位Ｖppが得られるものの、消費電力が増大する。
電位発生回路においては、昇圧電位ノード２に得られる
昇圧電位Ｖppが、プリチャージ電位がＶccであった場合
は２倍のＶcc（電源電位）レベルとなり、プリチャージ
電位がＶccよりしきい値電圧分低くとも、十分な昇圧電
位Ｖppが得られるものの、消費電力が増大する。
【００４０】この発明は、上記した点に鑑みてなされた
ものであり、十分な昇圧電位が得られる昇圧電位発生回
路を得ることを目的とするものである。この発明の第２
の目的は、ツィンウェル構造にて製造しても十分な昇圧
電位が得られる昇圧電位発生回路を得ることである。こ
の発明の第３の目的は、消費電力を抑えた上で、十分な
昇圧電位が得られる昇圧電位発生回路を得ることであ
る。
ものであり、十分な昇圧電位が得られる昇圧電位発生回
路を得ることを目的とするものである。この発明の第２
の目的は、ツィンウェル構造にて製造しても十分な昇圧
電位が得られる昇圧電位発生回路を得ることである。こ
の発明の第３の目的は、消費電力を抑えた上で、十分な
昇圧電位が得られる昇圧電位発生回路を得ることであ
る。
【００４１】
【課題を解決するための手段】この発明の第１の発明に
係わる昇圧電位発生回路は、昇圧電位を出力するための
昇圧電位ノードと第１のノードとの間に接続され、ゲー
ト電極が第２のノードに接続されたＰチャネル型ＭＯＳ
トランジスタと、第１のノードの電位を、正のプリチャ
ージ電位とこのプリチャージ電位より高い電位とを所定
の周期にて繰り返す電位となす第１の繰り返し電位発生
手段と、第２のノードの電位を、第１の繰り返し電位発
生手段の繰り返し電位とは位相が反転しており、正のプ
リチャージ電位とこのプリチャージ電位より高い電位と
を所定の周期にて繰り返す電位となす第２の繰り返し電
位発生手段とを設けたものである。
係わる昇圧電位発生回路は、昇圧電位を出力するための
昇圧電位ノードと第１のノードとの間に接続され、ゲー
ト電極が第２のノードに接続されたＰチャネル型ＭＯＳ
トランジスタと、第１のノードの電位を、正のプリチャ
ージ電位とこのプリチャージ電位より高い電位とを所定
の周期にて繰り返す電位となす第１の繰り返し電位発生
手段と、第２のノードの電位を、第１の繰り返し電位発
生手段の繰り返し電位とは位相が反転しており、正のプ
リチャージ電位とこのプリチャージ電位より高い電位と
を所定の周期にて繰り返す電位となす第２の繰り返し電
位発生手段とを設けたものである。
【００４２】この発明の第２の発明に係わる昇圧電位発
生回路は、昇圧電位を出力するための昇圧電位ノードと
第１のノードとの間に接続され、ゲート電極が第２のノ
ードに接続されたＰチャネル型ＭＯＳトランジスタと、
クロック信号を受け、このクロック信号と位相が同じ第
１の信号を出力する第１のバッファ手段と、この第１の
バッファ手段からの第１の信号を一方の電極に受け、他
方の電極が第１のノードに接続された第１の容量性素子
と、クロック信号を受け、このクロック信号と位相が反
転した第２の信号を出力する第２のバッファ手段と、こ
の第２のバッファ手段からの第２の信号を一方の電極に
受け、他方の電極が第２のノードに接続された第２の容
量性素子と、第１のノード及び第２のノードにそれぞれ
プリチャージ電位を供給するためのプリチャージ電位発
生手段とを設けたものである。
生回路は、昇圧電位を出力するための昇圧電位ノードと
第１のノードとの間に接続され、ゲート電極が第２のノ
ードに接続されたＰチャネル型ＭＯＳトランジスタと、
クロック信号を受け、このクロック信号と位相が同じ第
１の信号を出力する第１のバッファ手段と、この第１の
バッファ手段からの第１の信号を一方の電極に受け、他
方の電極が第１のノードに接続された第１の容量性素子
と、クロック信号を受け、このクロック信号と位相が反
転した第２の信号を出力する第２のバッファ手段と、こ
の第２のバッファ手段からの第２の信号を一方の電極に
受け、他方の電極が第２のノードに接続された第２の容
量性素子と、第１のノード及び第２のノードにそれぞれ
プリチャージ電位を供給するためのプリチャージ電位発
生手段とを設けたものである。
【００４３】
【作用】この発明の第１の発明においては、第１の繰り
返し電位発生手段が、Ｐチャネル型ＭＯＳトランジスタ
のソース電極に正のプリチャージ電位とこの正のプリチ
ャージ電位より高い電位とを所定の周期にて繰り返す電
位を与え、第２の繰り返し電位発生手段が、Ｐチャネル
型ＭＯＳトランジスタのゲート電極に第１の繰り返し電
位発生手段の繰り返し電位とは位相が反転しており、正
のプリチャージ電位とこのプリチャージ電位より高い電
位とを所定の周期にて繰り返す電位を与えるため、Ｐチ
ャネル型ＭＯＳトランジスタが第１の繰り返し電位発生
手段からのプリチャージ電位より高い電位と同じレベル
の電位を昇圧電位として昇圧電位ノードに供給せしめ
る。
返し電位発生手段が、Ｐチャネル型ＭＯＳトランジスタ
のソース電極に正のプリチャージ電位とこの正のプリチ
ャージ電位より高い電位とを所定の周期にて繰り返す電
位を与え、第２の繰り返し電位発生手段が、Ｐチャネル
型ＭＯＳトランジスタのゲート電極に第１の繰り返し電
位発生手段の繰り返し電位とは位相が反転しており、正
のプリチャージ電位とこのプリチャージ電位より高い電
位とを所定の周期にて繰り返す電位を与えるため、Ｐチ
ャネル型ＭＯＳトランジスタが第１の繰り返し電位発生
手段からのプリチャージ電位より高い電位と同じレベル
の電位を昇圧電位として昇圧電位ノードに供給せしめ
る。
【００４４】この発明の第２の発明においては、第１の
バッファ手段及び第１の容量性素子が、Ｐチャネル型Ｍ
ＯＳトランジスタのソース電極にクロック信号と位相が
同じでプリチャージ電位とこのプリチャージ電位を容量
結合にて昇圧した電位とを繰り返す電位を与え、第２の
バッファ手段及び第２の容量性素子が、Ｐチャネル型Ｍ
ＯＳトランジスタのゲート電極にクロック信号と位相が
反転し、プリチャージ電位とこのプリチャージ電位を容
量結合にて昇圧した電位とを繰り返す電位を与えるた
め、Ｐチャネル型ＭＯＳトランジスタがプリチャージ電
位を容量結合によって昇圧した電位と同じレベルの電位
を昇圧電位として昇圧電位ノードに供給せしめる。
バッファ手段及び第１の容量性素子が、Ｐチャネル型Ｍ
ＯＳトランジスタのソース電極にクロック信号と位相が
同じでプリチャージ電位とこのプリチャージ電位を容量
結合にて昇圧した電位とを繰り返す電位を与え、第２の
バッファ手段及び第２の容量性素子が、Ｐチャネル型Ｍ
ＯＳトランジスタのゲート電極にクロック信号と位相が
反転し、プリチャージ電位とこのプリチャージ電位を容
量結合にて昇圧した電位とを繰り返す電位を与えるた
め、Ｐチャネル型ＭＯＳトランジスタがプリチャージ電
位を容量結合によって昇圧した電位と同じレベルの電位
を昇圧電位として昇圧電位ノードに供給せしめる。
【００４５】
【実施例】 実施例１．図１ないし図３はこの発明の実施例１を示す
ものであり、図１において、１０１は図３の（ａ）に示
す接地電位（０）と電源電位（Ｖcc）との２値レベルを
有したクロック（ＣＬＫ）信号が入力されるクロック入
力ノード、１０２は昇圧電位を出力するための昇圧電位
ノード、１０３はこの昇圧電位ノードと接地電位ノード
との間に存在し、上記昇圧電位ノード１０２に供給され
る昇圧電位にて駆動される負荷容量で、一般的には寄生
容量である。
ものであり、図１において、１０１は図３の（ａ）に示
す接地電位（０）と電源電位（Ｖcc）との２値レベルを
有したクロック（ＣＬＫ）信号が入力されるクロック入
力ノード、１０２は昇圧電位を出力するための昇圧電位
ノード、１０３はこの昇圧電位ノードと接地電位ノード
との間に存在し、上記昇圧電位ノード１０２に供給され
る昇圧電位にて駆動される負荷容量で、一般的には寄生
容量である。
【００４６】１０４は上記昇圧電位ノード１０２と第１
のノード１０５との間に接続され、ゲート電極が第２の
ノード１０６に接続された、昇圧電位発生回路のドライ
バトランジスタとしてのＰチャネル型ＭＯＳトランジス
タで、図７に示したツィンウェル構造におけるＰチャネ
ル型ＭＯＳトランジスタまたは図１１に示したトリプル
ウェル構造におけるＰチャネル型ＭＯＳトランジスタの
どちらのトランジスタ構造によって構成されても良く、
バックゲート（Ｎウェル１６）がドレイン電極と電気的
に接続されている。
のノード１０５との間に接続され、ゲート電極が第２の
ノード１０６に接続された、昇圧電位発生回路のドライ
バトランジスタとしてのＰチャネル型ＭＯＳトランジス
タで、図７に示したツィンウェル構造におけるＰチャネ
ル型ＭＯＳトランジスタまたは図１１に示したトリプル
ウェル構造におけるＰチャネル型ＭＯＳトランジスタの
どちらのトランジスタ構造によって構成されても良く、
バックゲート（Ｎウェル１６）がドレイン電極と電気的
に接続されている。
【００４７】１０７は上記クロック入力ノード１からの
クロック信号を受け、このクロック信号と位相が同じ第
１の信号を出力する第１のバッファ手段で、偶数段、こ
の実施例１においては２段のインバータ素子７ａ、７ｂ
によって構成されている。なお、このインバータ素子１
０７ａ及び１０７ｂは、例えば、図２に示すように電源
電位ノードＶccと出力ノードＯＵＴとの間に接続され、
ゲート電極が入力ノードＩＮに接続されたＰチャネル型
ＭＯＳトランジスタと、出力ノードＯＵＴと接地電位ノ
ードとの間に接続され、ゲート電極が入力ノードＩＮに
接続されたＮチャネル型ＭＯＳトランジスタとによって
構成されているものである。
クロック信号を受け、このクロック信号と位相が同じ第
１の信号を出力する第１のバッファ手段で、偶数段、こ
の実施例１においては２段のインバータ素子７ａ、７ｂ
によって構成されている。なお、このインバータ素子１
０７ａ及び１０７ｂは、例えば、図２に示すように電源
電位ノードＶccと出力ノードＯＵＴとの間に接続され、
ゲート電極が入力ノードＩＮに接続されたＰチャネル型
ＭＯＳトランジスタと、出力ノードＯＵＴと接地電位ノ
ードとの間に接続され、ゲート電極が入力ノードＩＮに
接続されたＮチャネル型ＭＯＳトランジスタとによって
構成されているものである。
【００４８】１０８は上記第１のバッファ手段１０７か
らの第１の信号を一方の電極に受け、他方の電極が上記
第１のノード１０５に接続された第１の容量性素子、１
０９は上記クロック入力ノード１からのクロック信号を
受け、このクロック信号と位相が反転した第２の信号を
出力する第２のバッファ手段で、奇数段、この実施例１
においては１段のインバータ素子１０９ａによって構成
されている。なお、このインバータ素子１０９ａは、例
えば、図２に示したものによって構成されているもので
ある。１１０は上記第２のバッファ手段１０９からの第
２の信号を一方の電極に受け、他方の電極が上記第２の
ノード１０５に接続された第２の容量性素子である。
らの第１の信号を一方の電極に受け、他方の電極が上記
第１のノード１０５に接続された第１の容量性素子、１
０９は上記クロック入力ノード１からのクロック信号を
受け、このクロック信号と位相が反転した第２の信号を
出力する第２のバッファ手段で、奇数段、この実施例１
においては１段のインバータ素子１０９ａによって構成
されている。なお、このインバータ素子１０９ａは、例
えば、図２に示したものによって構成されているもので
ある。１１０は上記第２のバッファ手段１０９からの第
２の信号を一方の電極に受け、他方の電極が上記第２の
ノード１０５に接続された第２の容量性素子である。
【００４９】１１１は上記第１のノード１０５を正のプ
リチャージ電位にプリチャージするための第１のプリチ
ャージ電位発生部で、この実施例１では、電源電位ノー
ドＶccと上記第１のノード１０５との間に電源電位ノー
ドＶccから上記第１のノード１０５に順方向に接続され
たダイオード素子によって構成されているものである。
１１２は上記第２のノード１０６を正のプリチャージ電
位にプリチャージするための第２のプリチャージ電位発
生部で、この実施例１では、電源電位ノードＶccと上記
第２のノード１０６との間に電源電位ノードＶccから上
記第２のノード１０６に順方向に接続されたダイオード
素子によって構成されているものである。
リチャージ電位にプリチャージするための第１のプリチ
ャージ電位発生部で、この実施例１では、電源電位ノー
ドＶccと上記第１のノード１０５との間に電源電位ノー
ドＶccから上記第１のノード１０５に順方向に接続され
たダイオード素子によって構成されているものである。
１１２は上記第２のノード１０６を正のプリチャージ電
位にプリチャージするための第２のプリチャージ電位発
生部で、この実施例１では、電源電位ノードＶccと上記
第２のノード１０６との間に電源電位ノードＶccから上
記第２のノード１０６に順方向に接続されたダイオード
素子によって構成されているものである。
【００５０】なお、上記第１のバッファ手段１０７、第
１の容量性素子１０８及び第１のプリチャージ電位発生
部１１１によって、上記第１のノード１０５の電位を、
正のプリチャージ電位とこのプリチャージ電位より高い
電位（昇圧電位）とを所定の周期にて繰り返す電位（図
３の（ｂ）にて示す）となす第１の繰り返し電位発生手
段１１３を構成し、上記第２のバッファ手段１０９、第
２の容量性素子１１０及び第２のプリチャージ電位発生
部１１２によって、上記第２のノード１０６の電位を、
上記第１の繰り返し電位発生手段１１３の繰り返し電位
とは位相が反転しており、正のプリチャージ電位とこの
プリチャージ電位より高い電位（昇圧電位）とを所定の
周期にて繰り返す電位（図３の（ｃ）にて示す）となす
第２の繰り返し電位発生手段１１４を構成している。
１の容量性素子１０８及び第１のプリチャージ電位発生
部１１１によって、上記第１のノード１０５の電位を、
正のプリチャージ電位とこのプリチャージ電位より高い
電位（昇圧電位）とを所定の周期にて繰り返す電位（図
３の（ｂ）にて示す）となす第１の繰り返し電位発生手
段１１３を構成し、上記第２のバッファ手段１０９、第
２の容量性素子１１０及び第２のプリチャージ電位発生
部１１２によって、上記第２のノード１０６の電位を、
上記第１の繰り返し電位発生手段１１３の繰り返し電位
とは位相が反転しており、正のプリチャージ電位とこの
プリチャージ電位より高い電位（昇圧電位）とを所定の
周期にて繰り返す電位（図３の（ｃ）にて示す）となす
第２の繰り返し電位発生手段１１４を構成している。
【００５１】また、第１のプリチャージ電位発生部１１
１及び第２のプリチャージ電位発生部１１２によって、
上記第１のノード１０５及び上記第２のノード１０６に
それぞれプリチャージ電位を供給するためのプリチャー
ジ電位発生手段１１５を構成しているものである。
１及び第２のプリチャージ電位発生部１１２によって、
上記第１のノード１０５及び上記第２のノード１０６に
それぞれプリチャージ電位を供給するためのプリチャー
ジ電位発生手段１１５を構成しているものである。
【００５２】次に、このように構成された昇圧電位発生
回路の動作を、図３に示した波形図を参照して説明す
る。まず、昇圧電位ノード１０２に昇圧電位を供給する
前（図８に示す時点Ｔ０以前）は、第１のノード１０５
は第１のプリチャージ電位発生部１１１によってほぼ電
源電位Ｖcc（正確には電源電位Ｖccよりダイオード素子
のＰＮ接合電位Ｖjv分低い電位）にプリチャージされ、
第２のノード１０６は第２のプリチャージ電位発生部１
１２によってほぼ電源電位Ｖcc（正確にはＶcc−Ｖjv）
にプリチャージされて第２の容量性素子１１０の容量結
合によって２倍のＶcc（正確には２Ｖcc−Ｖjv）にされ
ているとともに、昇圧電位ノード１０２の電位も、例え
ば第１及び第２のプリチャージ電位発生部１１１及び１
１２と同様のプリチャージ電位発生部にてほぼ電源電位
Ｖccにプリチャージされている。
回路の動作を、図３に示した波形図を参照して説明す
る。まず、昇圧電位ノード１０２に昇圧電位を供給する
前（図８に示す時点Ｔ０以前）は、第１のノード１０５
は第１のプリチャージ電位発生部１１１によってほぼ電
源電位Ｖcc（正確には電源電位Ｖccよりダイオード素子
のＰＮ接合電位Ｖjv分低い電位）にプリチャージされ、
第２のノード１０６は第２のプリチャージ電位発生部１
１２によってほぼ電源電位Ｖcc（正確にはＶcc−Ｖjv）
にプリチャージされて第２の容量性素子１１０の容量結
合によって２倍のＶcc（正確には２Ｖcc−Ｖjv）にされ
ているとともに、昇圧電位ノード１０２の電位も、例え
ば第１及び第２のプリチャージ電位発生部１１１及び１
１２と同様のプリチャージ電位発生部にてほぼ電源電位
Ｖccにプリチャージされている。
【００５３】そして、時点Ｔ０において、図８の（ａ）
に示すクロック信号がクロック入力ノード１０１に入力
され、第１のバッファ手段１０７の入力が電源電位にさ
れると出力も接地電位から電源電位Ｖccに上昇し、第１
の容量性素子１０８を叩き上げる。つまり、第１の容量
性素子１０８の一方の電極が接地電位から電源電位Ｖcc
に上昇させられることにより、第１のノード１０５の電
位は第１の容量性素子８の容量結合によりプリチャージ
電位であるＶcc（正確にはＶcc−Ｖjv）から２倍のＶcc
（正確には２Ｖcc−Ｖjv）まで上昇する。一方、クロッ
ク入力ノード１０１に入力されたクロック信号を受ける
第２のバッファ手段１０９の出力は電源電位Ｖccから接
地電位に下降し、第２のノード１０６の電位は第２の容
量性素子１１０の容量結合によりプリチャージ電位であ
るほぼＶccに下降する。
に示すクロック信号がクロック入力ノード１０１に入力
され、第１のバッファ手段１０７の入力が電源電位にさ
れると出力も接地電位から電源電位Ｖccに上昇し、第１
の容量性素子１０８を叩き上げる。つまり、第１の容量
性素子１０８の一方の電極が接地電位から電源電位Ｖcc
に上昇させられることにより、第１のノード１０５の電
位は第１の容量性素子８の容量結合によりプリチャージ
電位であるＶcc（正確にはＶcc−Ｖjv）から２倍のＶcc
（正確には２Ｖcc−Ｖjv）まで上昇する。一方、クロッ
ク入力ノード１０１に入力されたクロック信号を受ける
第２のバッファ手段１０９の出力は電源電位Ｖccから接
地電位に下降し、第２のノード１０６の電位は第２の容
量性素子１１０の容量結合によりプリチャージ電位であ
るほぼＶccに下降する。
【００５４】すると、Ｐチャネル型ＭＯＳトランジスタ
１０４は、そのソース電位がほぼ２Ｖcc、ゲート電位が
ほぼＶcc、ドレイン電位がほぼＶccになるため導通状態
になる。その結果、第１の容量性素子１０８の電荷がＰ
チャネル型ＭＯＳトランジスタ１０４を介して昇圧電位
ノード１０２に流れ込み、負荷容量１０３に蓄積される
ため、昇圧電位ノード１０２の電位はＶcc＋αに上昇す
る。この昇圧電位ノード１０２の電位の上昇分αは、第
１の容量性素子１０８の容量値と負荷容量１０３の容量
値との容量分割によって決定されるものである。
１０４は、そのソース電位がほぼ２Ｖcc、ゲート電位が
ほぼＶcc、ドレイン電位がほぼＶccになるため導通状態
になる。その結果、第１の容量性素子１０８の電荷がＰ
チャネル型ＭＯＳトランジスタ１０４を介して昇圧電位
ノード１０２に流れ込み、負荷容量１０３に蓄積される
ため、昇圧電位ノード１０２の電位はＶcc＋αに上昇す
る。この昇圧電位ノード１０２の電位の上昇分αは、第
１の容量性素子１０８の容量値と負荷容量１０３の容量
値との容量分割によって決定されるものである。
【００５５】その後、時点Ｔ１において、クロック信号
が接地電位に下降すると、第１のバッファ手段１０７の
出力電位も接地電位に下降し、第１のノード１０５の電
位は第１の容量性素子１０８の容量結合によりプリチャ
ージ電位であるほぼＶccに下降する。一方、第２のバッ
ファ手段１０９の出力電位は電源電位に上昇し、第２の
ノード１０６の電位は第２の容量性素子１１０の容量結
合により２倍のＶcc（正確には２Ｖcc−Ｖjv）まで上昇
する。この時、Ｐチャネル型ＭＯＳトランジスタ１０４
は、そのソース電位がほぼＶcc、ゲート電位がほぼ２Ｖ
cc、ドレイン電位がＶcc＋αになるため非導通状態であ
り、昇圧電位ノード１０２から第１のノード１０５への
電荷の流れも全く生じない。
が接地電位に下降すると、第１のバッファ手段１０７の
出力電位も接地電位に下降し、第１のノード１０５の電
位は第１の容量性素子１０８の容量結合によりプリチャ
ージ電位であるほぼＶccに下降する。一方、第２のバッ
ファ手段１０９の出力電位は電源電位に上昇し、第２の
ノード１０６の電位は第２の容量性素子１１０の容量結
合により２倍のＶcc（正確には２Ｖcc−Ｖjv）まで上昇
する。この時、Ｐチャネル型ＭＯＳトランジスタ１０４
は、そのソース電位がほぼＶcc、ゲート電位がほぼ２Ｖ
cc、ドレイン電位がＶcc＋αになるため非導通状態であ
り、昇圧電位ノード１０２から第１のノード１０５への
電荷の流れも全く生じない。
【００５６】次に、クロック信号が再び電源電位Ｖccに
上昇すると、第１のバッファ手段１０７の出力も接地電
位から電源電位Ｖccに上昇し、第２のバッファ手段１０
９の出力は接地電位から電源電位Ｖccに上昇し、上記と
同様に第１及び第２の容量性素子１０８及び１１０を叩
き、第１のノード１０５の電位をほぼ２倍のＶccまで上
昇させ、第２のノード１０６の電位をほぼＶccまで下降
させる。その結果、Ｐチャネル型ＭＯＳトランジスタ１
０４は導通状態となり、第１の容量性素子１０８の電荷
がＰチャネル型ＭＯＳトランジスタ１０４を介して昇圧
電位ノード１０２に流れ込み、昇圧電位ノード２の電位
をさらに上昇させる。このように、クロック信号が接地
電位から電源電位Ｖccに上昇する毎に昇圧電位ノード１
０２の電位は階段上に上昇させられ、最終的にほぼ２Ｖ
cc（正確には２Ｖcc−Ｖjv）の昇圧電位Ｖppが昇圧電位
ノード１０２に得られることになる。
上昇すると、第１のバッファ手段１０７の出力も接地電
位から電源電位Ｖccに上昇し、第２のバッファ手段１０
９の出力は接地電位から電源電位Ｖccに上昇し、上記と
同様に第１及び第２の容量性素子１０８及び１１０を叩
き、第１のノード１０５の電位をほぼ２倍のＶccまで上
昇させ、第２のノード１０６の電位をほぼＶccまで下降
させる。その結果、Ｐチャネル型ＭＯＳトランジスタ１
０４は導通状態となり、第１の容量性素子１０８の電荷
がＰチャネル型ＭＯＳトランジスタ１０４を介して昇圧
電位ノード１０２に流れ込み、昇圧電位ノード２の電位
をさらに上昇させる。このように、クロック信号が接地
電位から電源電位Ｖccに上昇する毎に昇圧電位ノード１
０２の電位は階段上に上昇させられ、最終的にほぼ２Ｖ
cc（正確には２Ｖcc−Ｖjv）の昇圧電位Ｖppが昇圧電位
ノード１０２に得られることになる。
【００５７】このように構成された昇圧電位発生回路に
あっては、昇圧電位ノード１０２にほぼ２Ｖcc（正確に
は２Ｖcc−Ｖjv）の電位が得られ、十分な昇圧電位Ｖpp
が得られるとともに、第２のノード１０６の電位の振幅
をほぼＶccであるプリチャージ電位とほぼ２Ｖccの昇圧
電位との間としているため、消費電力の増大が抑えら
れ、低消費電力化が図れるものである。
あっては、昇圧電位ノード１０２にほぼ２Ｖcc（正確に
は２Ｖcc−Ｖjv）の電位が得られ、十分な昇圧電位Ｖpp
が得られるとともに、第２のノード１０６の電位の振幅
をほぼＶccであるプリチャージ電位とほぼ２Ｖccの昇圧
電位との間としているため、消費電力の増大が抑えら
れ、低消費電力化が図れるものである。
【００５８】また、このように構成された昇圧電位発生
回路を構成するＮチャネル型ＭＯＳトランジスタ及びＰ
チャネル型ＭＯＳトランジスタを、図７に示したツィン
ウェル構造におけるＮチャネル型ＭＯＳトランジスタ及
びＰチャネル型ＭＯＳトランジスタまたは図１１に示し
たトリプルウェル構造におけるＮチャネル型ＭＯＳトラ
ンジスタ及びＰチャネル型ＭＯＳトランジスタのどちら
のトランジスタ構造によっても構成することができ、図
７に示したツィンウェル構造におけるＮチャネル型ＭＯ
Ｓトランジスタ及びＰチャネル型ＭＯＳトランジスタに
よって構成した場合は、プロセス工程を少なくでき、製
造コストを安くできるものである。
回路を構成するＮチャネル型ＭＯＳトランジスタ及びＰ
チャネル型ＭＯＳトランジスタを、図７に示したツィン
ウェル構造におけるＮチャネル型ＭＯＳトランジスタ及
びＰチャネル型ＭＯＳトランジスタまたは図１１に示し
たトリプルウェル構造におけるＮチャネル型ＭＯＳトラ
ンジスタ及びＰチャネル型ＭＯＳトランジスタのどちら
のトランジスタ構造によっても構成することができ、図
７に示したツィンウェル構造におけるＮチャネル型ＭＯ
Ｓトランジスタ及びＰチャネル型ＭＯＳトランジスタに
よって構成した場合は、プロセス工程を少なくでき、製
造コストを安くできるものである。
【００５９】さらに、プリチャージ電位から昇圧電位に
される第２のノード１０６に付随する容量は、プリチャ
ージ電位から昇圧電位にされる第１のノード１０５に付
随する容量より非常に小さいため、第２のバッファ手段
１０９の駆動能力は第１のバッファ手段１０７の駆動能
力より小さくて良く、具体的には第２のバッファ手段１
０９の少なくとも最終段のインバータ素子１０９ａの駆
動能力が第１のバッファ手段１０７の少なくとも最終段
のインバータ素子１０７ｂの駆動能力より小さくてす
み、第２のバッファ手段１０９及び第２の容量性素子１
１０の半導体基板における占有面積を小さくでき、しか
も、ここで消費される電力も非常に小さいものにできる
ものである。
される第２のノード１０６に付随する容量は、プリチャ
ージ電位から昇圧電位にされる第１のノード１０５に付
随する容量より非常に小さいため、第２のバッファ手段
１０９の駆動能力は第１のバッファ手段１０７の駆動能
力より小さくて良く、具体的には第２のバッファ手段１
０９の少なくとも最終段のインバータ素子１０９ａの駆
動能力が第１のバッファ手段１０７の少なくとも最終段
のインバータ素子１０７ｂの駆動能力より小さくてす
み、第２のバッファ手段１０９及び第２の容量性素子１
１０の半導体基板における占有面積を小さくでき、しか
も、ここで消費される電力も非常に小さいものにできる
ものである。
【００６０】実施例２．図４はこの発明の実施例２を示
すものであり、図１に示した実施例１のものに対して第
１及び第２のプリチャージ電位発生部１１１及び１１２
としてダイオード素子のかわりにＮチャネル型ＭＯＳト
ランジスタを用いたものである。つまり、第１のプリチ
ャージ電位発生部１１１を構成するＮチャネル型ＭＯＳ
トランジスタは、そのソース電極及びゲート電極が電源
電位ノードＶccに接続され、ドレイン電極が第１のノー
ド１０５に接続されており、第２のプリチャージ電位発
生部１１２を構成するＮチャネル型ＭＯＳトランジスタ
は、そのソース電極及びゲート電極が電源電位ノードＶ
ccに接続され、ドレイン電極が第２のノード１０６に接
続されているものである。その他の点については実施例
１と同様である。
すものであり、図１に示した実施例１のものに対して第
１及び第２のプリチャージ電位発生部１１１及び１１２
としてダイオード素子のかわりにＮチャネル型ＭＯＳト
ランジスタを用いたものである。つまり、第１のプリチ
ャージ電位発生部１１１を構成するＮチャネル型ＭＯＳ
トランジスタは、そのソース電極及びゲート電極が電源
電位ノードＶccに接続され、ドレイン電極が第１のノー
ド１０５に接続されており、第２のプリチャージ電位発
生部１１２を構成するＮチャネル型ＭＯＳトランジスタ
は、そのソース電極及びゲート電極が電源電位ノードＶ
ccに接続され、ドレイン電極が第２のノード１０６に接
続されているものである。その他の点については実施例
１と同様である。
【００６１】このように構成された実施例２の昇圧電位
発生回路にあっても、Ｎチャネル型ＭＯＳトランジスタ
によって第１及び第２のノード１０５及び１０６に供給
するプリチャージ電位が、電源電位ＶccからＮチャネル
型ＭＯＳトランジスタのしきい値電圧分低い値になり、
結果として昇圧電位ノード１０２に供給される昇圧電位
Ｖppも２ＶccからＮチャネル型ＭＯＳトランジスタのし
きい値電圧分低い値になるものの、十分な昇圧電位が昇
圧電位ノード１０２に得られるものであり、その他の点
については実施例１と同様な効果を奏するものである。
発生回路にあっても、Ｎチャネル型ＭＯＳトランジスタ
によって第１及び第２のノード１０５及び１０６に供給
するプリチャージ電位が、電源電位ＶccからＮチャネル
型ＭＯＳトランジスタのしきい値電圧分低い値になり、
結果として昇圧電位ノード１０２に供給される昇圧電位
Ｖppも２ＶccからＮチャネル型ＭＯＳトランジスタのし
きい値電圧分低い値になるものの、十分な昇圧電位が昇
圧電位ノード１０２に得られるものであり、その他の点
については実施例１と同様な効果を奏するものである。
【００６２】実施例３．図５はこの発明の実施例３を示
すものであり、図１に示した実施例１のものに対して第
１及び第２のプリチャージ電位発生部１１１及び１１２
を変更しただけであり、その他の点については実施例１
と同様である。つまり、第１のプリチャージ電位発生部
１１１は、電源電位ノードＶccと第１のノード１０５と
の間に接続されたＮチャネル型ＭＯＳトランジスタ１１
６と、電源電位ノードＶccとＮチャネル型ＭＯＳトラン
ジスタ１１６のゲート電極との間に接続され、ゲート電
極が電源電位ノードＶccに接続されたＮチャネル型ＭＯ
Ｓトランジスタ１１８と、クロック入力ノード１０１に
入力されたクロック信号と位相が反転した信号、この実
施例３においては第２のバッファ手段１０９からの第２
の信号を一方の電極に受け、他方の電極がＮチャネル型
ＭＯＳトランジスタ１１６のゲート電極に接続された容
量性素子１１７とによって構成されている。
すものであり、図１に示した実施例１のものに対して第
１及び第２のプリチャージ電位発生部１１１及び１１２
を変更しただけであり、その他の点については実施例１
と同様である。つまり、第１のプリチャージ電位発生部
１１１は、電源電位ノードＶccと第１のノード１０５と
の間に接続されたＮチャネル型ＭＯＳトランジスタ１１
６と、電源電位ノードＶccとＮチャネル型ＭＯＳトラン
ジスタ１１６のゲート電極との間に接続され、ゲート電
極が電源電位ノードＶccに接続されたＮチャネル型ＭＯ
Ｓトランジスタ１１８と、クロック入力ノード１０１に
入力されたクロック信号と位相が反転した信号、この実
施例３においては第２のバッファ手段１０９からの第２
の信号を一方の電極に受け、他方の電極がＮチャネル型
ＭＯＳトランジスタ１１６のゲート電極に接続された容
量性素子１１７とによって構成されている。
【００６３】第２のプリチャージ電位発生部１１２は、
電源電位ノードＶccと第２のノード１０６との間に接続
されたＮチャネル型ＭＯＳトランジスタ１１９と、電源
電位ノードＶccとＮチャネル型ＭＯＳトランジスタ１１
９のゲート電極との間に接続され、ゲート電極が電源電
位ノードＶccに接続されたＮチャネル型ＭＯＳトランジ
スタ１２１と、クロック入力ノード１０１に入力された
クロック信号と位相が同じ信号、この実施例３において
は第１のバッファ手段１０７からの第１の信号を一方の
電極に受け、他方の電極がＮチャネル型ＭＯＳトランジ
スタ１１９のゲート電極に接続された容量性素子１２０
とによって構成されている。
電源電位ノードＶccと第２のノード１０６との間に接続
されたＮチャネル型ＭＯＳトランジスタ１１９と、電源
電位ノードＶccとＮチャネル型ＭＯＳトランジスタ１１
９のゲート電極との間に接続され、ゲート電極が電源電
位ノードＶccに接続されたＮチャネル型ＭＯＳトランジ
スタ１２１と、クロック入力ノード１０１に入力された
クロック信号と位相が同じ信号、この実施例３において
は第１のバッファ手段１０７からの第１の信号を一方の
電極に受け、他方の電極がＮチャネル型ＭＯＳトランジ
スタ１１９のゲート電極に接続された容量性素子１２０
とによって構成されている。
【００６４】このように構成された昇圧電位発生回路に
あっては、第１のプリチャージ電位発生部１１１及び第
２のプリチャージ電位発生部１１２が次のように動作す
るものである。まず、第１のプリチャージ電位発生部１
１１の動作について説明する。プリチャジ期間におい
て、第２のバッファ手段１０９からの出力が接地電位で
あると、Ｎチャネル型ＭＯＳトランジスタ１１６のゲー
ト電極のゲート電位は、Ｎチャネル型ＭＯＳトランジス
タ１１８によって電源電位ＶccからＮチャネル型ＭＯＳ
トランジスタ１１８のしきい値電圧分低い電位にされて
おり、第１のノード１０５は、Ｎチャネル型ＭＯＳトラ
ンジスタ１１６を介して電源電位ノードから［電源電位
Ｖcc−Ｎチャネル型ＭＯＳトランジスタ１１８のしきい
値電圧−Ｎチャネル型ＭＯＳトランジスタ１１６のしき
い値電圧｝の電位にされる。
あっては、第１のプリチャージ電位発生部１１１及び第
２のプリチャージ電位発生部１１２が次のように動作す
るものである。まず、第１のプリチャージ電位発生部１
１１の動作について説明する。プリチャジ期間におい
て、第２のバッファ手段１０９からの出力が接地電位で
あると、Ｎチャネル型ＭＯＳトランジスタ１１６のゲー
ト電極のゲート電位は、Ｎチャネル型ＭＯＳトランジス
タ１１８によって電源電位ＶccからＮチャネル型ＭＯＳ
トランジスタ１１８のしきい値電圧分低い電位にされて
おり、第１のノード１０５は、Ｎチャネル型ＭＯＳトラ
ンジスタ１１６を介して電源電位ノードから［電源電位
Ｖcc−Ｎチャネル型ＭＯＳトランジスタ１１８のしきい
値電圧−Ｎチャネル型ＭＯＳトランジスタ１１６のしき
い値電圧｝の電位にされる。
【００６５】そして、第２のバッファ手段１０９からの
出力が接地電位から電源電位Ｖccに変化すると、容量性
素子１１７の容量結合により、Ｎチャネル型ＭＯＳトラ
ンジスタ１１６のゲート電極のゲート電位は、２倍のＶ
ccからＮチャネル型ＭＯＳトランジスタ１１８のしきい
値電圧分低い電位になる。その結果、第１のノード１０
５の電位はＮチャネル型ＭＯＳトランジスタ１１６を介
して電源電位ノードＶccと同じ値になる。
出力が接地電位から電源電位Ｖccに変化すると、容量性
素子１１７の容量結合により、Ｎチャネル型ＭＯＳトラ
ンジスタ１１６のゲート電極のゲート電位は、２倍のＶ
ccからＮチャネル型ＭＯＳトランジスタ１１８のしきい
値電圧分低い電位になる。その結果、第１のノード１０
５の電位はＮチャネル型ＭＯＳトランジスタ１１６を介
して電源電位ノードＶccと同じ値になる。
【００６６】一方、昇圧電位ノード２を昇圧させる時
は、第１のバッファ手段１０７からの出力が電源電位Ｖ
ccになり、第１の容量性素子１０８の容量結合により２
Ｖccに第１のノード１０５の電位を上昇させるが、この
時、第２のバッファ手段１０９からの出力が接地電位で
あるため、Ｎチャネル型ＭＯＳトランジスタ１１６のゲ
ート電位は電源電位ＶccからＮチャネル型ＭＯＳトラン
ジスタ１１８のしきい値電圧分低い電位にされので、Ｎ
チャネル型ＭＯＳトランジスタ１１６は非導通状態とさ
れ、第１のノード１０５からＮチャネル型ＭＯＳトラン
ジスタ１１６を介して電源電位ノードに電荷が流れるこ
とはない。
は、第１のバッファ手段１０７からの出力が電源電位Ｖ
ccになり、第１の容量性素子１０８の容量結合により２
Ｖccに第１のノード１０５の電位を上昇させるが、この
時、第２のバッファ手段１０９からの出力が接地電位で
あるため、Ｎチャネル型ＭＯＳトランジスタ１１６のゲ
ート電位は電源電位ＶccからＮチャネル型ＭＯＳトラン
ジスタ１１８のしきい値電圧分低い電位にされので、Ｎ
チャネル型ＭＯＳトランジスタ１１６は非導通状態とさ
れ、第１のノード１０５からＮチャネル型ＭＯＳトラン
ジスタ１１６を介して電源電位ノードに電荷が流れるこ
とはない。
【００６７】したがって、第１のバッファ手段１０７か
らの出力が接地電位である時、つまりクロック入力ノー
ド１０１に入力されるクロック信号が接地電位である時
は、第１のノード１０５の電位をＶccに、第１のバッフ
ァ手段１０７からの出力が電源電位である時、つまりク
ロック入力ノード１０１に入力されるクロック信号が電
源電位である時は、第１のノード１０５の電位を２倍の
Ｖccに維持しているものである。
らの出力が接地電位である時、つまりクロック入力ノー
ド１０１に入力されるクロック信号が接地電位である時
は、第１のノード１０５の電位をＶccに、第１のバッフ
ァ手段１０７からの出力が電源電位である時、つまりク
ロック入力ノード１０１に入力されるクロック信号が電
源電位である時は、第１のノード１０５の電位を２倍の
Ｖccに維持しているものである。
【００６８】また、第２のプリチャージ電位発生部１１
２は、第１のプリチャージ電位発生部１１１と同様の構
成になっているものであるから、同様に動作し、第２の
バッファ手段１０９からの出力が接地電位である時、つ
まりクロック入力ノード１０１に入力されるクロック信
号が電源電位である時は、第２のノード１０６の電位を
Ｖccに、第２のバッファ手段１０９からの出力が電源電
位である時、つまりクロック入力ノード１０１に入力さ
れるクロック信号が接地電位である時は、第２のノード
１０６の電位を２倍のＶccに維持しているものである。
２は、第１のプリチャージ電位発生部１１１と同様の構
成になっているものであるから、同様に動作し、第２の
バッファ手段１０９からの出力が接地電位である時、つ
まりクロック入力ノード１０１に入力されるクロック信
号が電源電位である時は、第２のノード１０６の電位を
Ｖccに、第２のバッファ手段１０９からの出力が電源電
位である時、つまりクロック入力ノード１０１に入力さ
れるクロック信号が接地電位である時は、第２のノード
１０６の電位を２倍のＶccに維持しているものである。
【００６９】よって、この実施例３の昇圧発生回路は、
第１のノード１０５の電位が電源電位Ｖccと２倍のＶcc
とを所定の周期にて繰り返し、かつ、第２のノード１０
６の電位が第１のノード１０５の繰り返しとが位相が反
転しており、電源電位Ｖccと２倍のＶccとを所定の周期
にて繰り返しているため、昇圧電位ノード１０２には２
倍のＶccが得られるものである。また、その他の点につ
いては実施例１と同様な効果を奏するものである。
第１のノード１０５の電位が電源電位Ｖccと２倍のＶcc
とを所定の周期にて繰り返し、かつ、第２のノード１０
６の電位が第１のノード１０５の繰り返しとが位相が反
転しており、電源電位Ｖccと２倍のＶccとを所定の周期
にて繰り返しているため、昇圧電位ノード１０２には２
倍のＶccが得られるものである。また、その他の点につ
いては実施例１と同様な効果を奏するものである。
【００７０】
【発明の効果】この発明の第１の発明は、昇圧電位を出
力するための昇圧電位ノードと第１のノードとの間に接
続され、ゲート電極が第２のノードに接続されたＰチャ
ネル型ＭＯＳトランジスタと、第１のノードの電位を、
正のプリチャージ電位とこのプリチャージ電位より高い
電位とを所定の周期にて繰り返す電位となす第１の繰り
返し電位発生手段と、第２のノードの電位を、第１の繰
り返し電位発生手段の繰り返し電位とは位相が反転して
おり、正のプリチャージ電位とこのプリチャージ電位よ
り高い電位とを所定の周期にて繰り返す電位となす第２
の繰り返し電位発生手段とを設けたので、Ｐチャネル型
ＭＯＳトランジスタが第１の繰り返し電位発生手段から
のプリチャージ電位より高い電位と同じレベルの電位を
昇圧電位として昇圧電位ノードに供給でき、十分な昇圧
電位が得られるという効果がある。
力するための昇圧電位ノードと第１のノードとの間に接
続され、ゲート電極が第２のノードに接続されたＰチャ
ネル型ＭＯＳトランジスタと、第１のノードの電位を、
正のプリチャージ電位とこのプリチャージ電位より高い
電位とを所定の周期にて繰り返す電位となす第１の繰り
返し電位発生手段と、第２のノードの電位を、第１の繰
り返し電位発生手段の繰り返し電位とは位相が反転して
おり、正のプリチャージ電位とこのプリチャージ電位よ
り高い電位とを所定の周期にて繰り返す電位となす第２
の繰り返し電位発生手段とを設けたので、Ｐチャネル型
ＭＯＳトランジスタが第１の繰り返し電位発生手段から
のプリチャージ電位より高い電位と同じレベルの電位を
昇圧電位として昇圧電位ノードに供給でき、十分な昇圧
電位が得られるという効果がある。
【００７１】この発明の第２の発明は、昇圧電位を出力
するための昇圧電位ノードと第１のノードとの間に接続
され、ゲート電極が第２のノードに接続されたＰチャネ
ル型ＭＯＳトランジスタと、クロック信号を受け、この
クロック信号と位相が同じ第１の信号を出力する第１の
バッファ手段と、この第１のバッファ手段からの第１の
信号を一方の電極に受け、他方の電極が第１のノードに
接続された第１の容量性素子と、クロック信号を受け、
このクロック信号と位相が反転した第２の信号を出力す
る第２のバッファ手段と、この第２のバッファ手段から
の第２の信号を一方の電極に受け、他方の電極が第２の
ノードに接続された第２の容量性素子と、第１のノード
及び第２のノードにそれぞれプリチャージ電位を供給す
るためのプリチャージ電位発生手段とを設けたので、Ｐ
チャネル型ＭＯＳトランジスタがプリチャージ電位を容
量結合にて昇圧した電位と同じレベルの電位を昇圧電位
として昇圧電位ノードに供給でき、十分な昇圧電位が得
られるという効果がある。
するための昇圧電位ノードと第１のノードとの間に接続
され、ゲート電極が第２のノードに接続されたＰチャネ
ル型ＭＯＳトランジスタと、クロック信号を受け、この
クロック信号と位相が同じ第１の信号を出力する第１の
バッファ手段と、この第１のバッファ手段からの第１の
信号を一方の電極に受け、他方の電極が第１のノードに
接続された第１の容量性素子と、クロック信号を受け、
このクロック信号と位相が反転した第２の信号を出力す
る第２のバッファ手段と、この第２のバッファ手段から
の第２の信号を一方の電極に受け、他方の電極が第２の
ノードに接続された第２の容量性素子と、第１のノード
及び第２のノードにそれぞれプリチャージ電位を供給す
るためのプリチャージ電位発生手段とを設けたので、Ｐ
チャネル型ＭＯＳトランジスタがプリチャージ電位を容
量結合にて昇圧した電位と同じレベルの電位を昇圧電位
として昇圧電位ノードに供給でき、十分な昇圧電位が得
られるという効果がある。
【図１】 この発明の実施例１を示す回路図。
【図２】 この発明の実施例１におけるインバータ素子
を示す回路図。
を示す回路図。
【図３】 この発明の実施例１における各部の電位を示
す波形図。
す波形図。
【図４】 この発明の実施例２を示す回路図。
【図５】 この発明の実施例３を示す回路図。
【図６】 従来の昇圧電位発生回路を示す回路図。
【図７】 ツィンウェル構造にて製造されるＮチャネル
型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジ
スタを概略的に示す断面図。
型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジ
スタを概略的に示す断面図。
【図８】 図６に示した昇圧電位発生回路における各部
の電位を示す波形図。
の電位を示す波形図。
【図９】 図６に示した昇圧電位発生回路のドライバト
ランジスタとなるＮチャネル型ＭＯＳトランジスタの各
電極における電位の関係を示す図。
ランジスタとなるＮチャネル型ＭＯＳトランジスタの各
電極における電位の関係を示す図。
【図１０】 昇圧電位発生回路の提案例を示す回路図。
【図１１】 トリプルウェル構造にて製造されるＮチャ
ネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトラ
ンジスタを概略的に示す断面図。
ネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトラ
ンジスタを概略的に示す断面図。
【図１２】 図１０に示した昇圧電位発生回路における
各部の電位を示す波形図。
各部の電位を示す波形図。
【図１３】 昇圧電位発生回路の他の提案例を示す回路
図。
図。
【図１４】 図１３に示したレベル変換回路を示す回路
図。
図。
【図１５】 図１３に示した昇圧電位発生回路における
各部の電位を示す波形図。
各部の電位を示す波形図。
１０１ クロック入力ノード、１０２ 昇圧電位ノー
ド、１０４ Ｐ チャネル型ＭＯＳトランジスタ、１０
５ 第１のノード、１０６ 第２のノード、１０７ 第
１のバッファ手段、１０８ 第１の容量性素子、１０９
第２のバッファ手段、１１０ 第２の容量性素子、１
１１ 第１のプリチャージ電位発生部、１１２ 第２の
プリチャージ電位発生部、１１３ 第１の繰り返し電位
発生手段、１１４ 第２の繰り返し電位発生手段、１１
５ プリチャージ電位発生手段。
ド、１０４ Ｐ チャネル型ＭＯＳトランジスタ、１０
５ 第１のノード、１０６ 第２のノード、１０７ 第
１のバッファ手段、１０８ 第１の容量性素子、１０９
第２のバッファ手段、１１０ 第２の容量性素子、１
１１ 第１のプリチャージ電位発生部、１１２ 第２の
プリチャージ電位発生部、１１３ 第１の繰り返し電位
発生手段、１１４ 第２の繰り返し電位発生手段、１１
５ プリチャージ電位発生手段。
【手続補正書】
【提出日】平成６年１１月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図６ないし図９は従来の昇圧電位発生回
路を示すものであり、図６において、１は図８の（ａ）
に示す接地電位（０）と電源電位（Ｖcc）との２値レベ
ルを有したクロック（ＣＬＫ）信号が入力されるクロッ
ク入力ノード、２は昇圧電位を出力するための昇圧電位
ノード、３はこの昇圧電位ノードと接地電位ノードとの
間に存在し、上記昇圧電位ノード２に供給される昇圧電
位にて駆動される負荷容量で、一般的には寄生容量であ
る。４は上記昇圧電位ノード２と第１のノード５との間
に接続され、ゲート電極が第２のノード６に接続され
た、昇圧電位発生回路のドライバトランジスタとしての
Ｎチャネル型ＭＯＳトランジスタで、バックゲート（Ｐ
ウェル）が負の電位Ｖbbを発生する電位発生手段の出力
ノードに接続されている。
路を示すものであり、図６において、１は図８の（ａ）
に示す接地電位（０）と電源電位（Ｖcc）との２値レベ
ルを有したクロック（ＣＬＫ）信号が入力されるクロッ
ク入力ノード、２は昇圧電位を出力するための昇圧電位
ノード、３はこの昇圧電位ノードと接地電位ノードとの
間に存在し、上記昇圧電位ノード２に供給される昇圧電
位にて駆動される負荷容量で、一般的には寄生容量であ
る。４は上記昇圧電位ノード２と第１のノード５との間
に接続され、ゲート電極が第２のノード６に接続され
た、昇圧電位発生回路のドライバトランジスタとしての
Ｎチャネル型ＭＯＳトランジスタで、バックゲート（Ｐ
ウェル）が負の電位Ｖbbを発生する電位発生手段の出力
ノードに接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】さらに、図１３に示した提案例である昇圧
電位発生回路においては、昇圧電位ノード２に得られる
昇圧電位Ｖppが、プリチャージ電位がＶccであった場合
は２倍のＶcc（電源電位）レベルとなり、十分な昇圧電
位Ｖppが得られるものの、ドライバトランジスタとして
のＰチャネル型ＭＯＳトランジスタ２２のゲート電極に
おける振幅レベルが接地電位（０）から昇圧電位Ｖppで
あるため、消費電力が増大する。
電位発生回路においては、昇圧電位ノード２に得られる
昇圧電位Ｖppが、プリチャージ電位がＶccであった場合
は２倍のＶcc（電源電位）レベルとなり、十分な昇圧電
位Ｖppが得られるものの、ドライバトランジスタとして
のＰチャネル型ＭＯＳトランジスタ２２のゲート電極に
おける振幅レベルが接地電位（０）から昇圧電位Ｖppで
あるため、消費電力が増大する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】次に、このように構成された昇圧電位発生
回路の動作を、図３に示した波形図を参照して説明す
る。まず、昇圧電位ノード１０２に昇圧電位を供給する
前（図３に示す時点Ｔ０以前）は、第１のノード１０５
は第１のプリチャージ電位発生部１１１によってほぼ電
源電位Ｖcc（正確には電源電位Ｖccよりダイオード素子
のＰＮ接合電位Ｖjv分低い電位）にプリチャージされ、
第２のノード１０６は第２のプリチャージ電位発生部１
１２によってほぼ電源電位Ｖcc（正確にはＶcc−Ｖjv）
にプリチャージされて第２の容量性素子１１０の容量結
合によって２倍のＶcc（正確には２Ｖcc−Ｖjv）にされ
ているとともに、昇圧電位ノード１０２の電位も、例え
ば第１及び第２のプリチャージ電位発生部１１１及び１
１２と同様のプリチャージ電位発生部にてほぼ電源電位
Ｖccにプリチャージされている。
回路の動作を、図３に示した波形図を参照して説明す
る。まず、昇圧電位ノード１０２に昇圧電位を供給する
前（図３に示す時点Ｔ０以前）は、第１のノード１０５
は第１のプリチャージ電位発生部１１１によってほぼ電
源電位Ｖcc（正確には電源電位Ｖccよりダイオード素子
のＰＮ接合電位Ｖjv分低い電位）にプリチャージされ、
第２のノード１０６は第２のプリチャージ電位発生部１
１２によってほぼ電源電位Ｖcc（正確にはＶcc−Ｖjv）
にプリチャージされて第２の容量性素子１１０の容量結
合によって２倍のＶcc（正確には２Ｖcc−Ｖjv）にされ
ているとともに、昇圧電位ノード１０２の電位も、例え
ば第１及び第２のプリチャージ電位発生部１１１及び１
１２と同様のプリチャージ電位発生部にてほぼ電源電位
Ｖccにプリチャージされている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】そして、時点Ｔ０において、図３の（ａ）
に示すクロック信号がクロック入力ノード１０１に入力
され、第１のバッファ手段１０７の入力が電源電位にさ
れると出力も接地電位から電源電位Ｖccに上昇し、第１
の容量性素子１０８を叩き上げる。つまり、第１の容量
性素子１０８の一方の電極が接地電位から電源電位Ｖcc
に上昇させられることにより、第１のノード１０５の電
位は第１の容量性素子８の容量結合によりプリチャージ
電位であるＶcc（正確にはＶcc−Ｖjv）から２倍のＶcc
（正確には２Ｖcc−Ｖjv）まで上昇する。一方、クロッ
ク入力ノード１０１に入力されたクロック信号を受ける
第２のバッファ手段１０９の出力は電源電位Ｖccから接
地電位に下降し、第２のノード１０６の電位は第２の容
量性素子１１０の容量結合によりプリチャージ電位であ
るほぼＶccに下降する。
に示すクロック信号がクロック入力ノード１０１に入力
され、第１のバッファ手段１０７の入力が電源電位にさ
れると出力も接地電位から電源電位Ｖccに上昇し、第１
の容量性素子１０８を叩き上げる。つまり、第１の容量
性素子１０８の一方の電極が接地電位から電源電位Ｖcc
に上昇させられることにより、第１のノード１０５の電
位は第１の容量性素子８の容量結合によりプリチャージ
電位であるＶcc（正確にはＶcc−Ｖjv）から２倍のＶcc
（正確には２Ｖcc−Ｖjv）まで上昇する。一方、クロッ
ク入力ノード１０１に入力されたクロック信号を受ける
第２のバッファ手段１０９の出力は電源電位Ｖccから接
地電位に下降し、第２のノード１０６の電位は第２の容
量性素子１１０の容量結合によりプリチャージ電位であ
るほぼＶccに下降する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】次に、クロック信号が再び電源電位Ｖccに
上昇すると、第１のバッファ手段１０７の出力も接地電
位から電源電位Ｖccに上昇し、第２のバッファ手段１０
９の出力は接地電位から電源電位Ｖccに上昇し、上記と
同様に第１及び第２の容量性素子１０８及び１１０を叩
き、第１のノード１０５の電位をほぼ２倍のＶccまで上
昇させ、第２のノード１０６の電位をほぼＶccまで下降
させる。その結果、Ｐチャネル型ＭＯＳトランジスタ１
０４は導通状態となり、第１の容量性素子１０８の電荷
がＰチャネル型ＭＯＳトランジスタ１０４を介して昇圧
電位ノード１０２に流れ込み、昇圧電位ノード１０２の
電位をさらに上昇させる。このように、クロック信号が
接地電位から電源電位Ｖccに上昇する毎に昇圧電位ノー
ド１０２の電位は階段上に上昇させられ、最終的にほぼ
２Ｖcc（正確には２Ｖcc−Ｖjv）の昇圧電位Ｖppが昇圧
電位ノード１０２に得られることになる。
上昇すると、第１のバッファ手段１０７の出力も接地電
位から電源電位Ｖccに上昇し、第２のバッファ手段１０
９の出力は接地電位から電源電位Ｖccに上昇し、上記と
同様に第１及び第２の容量性素子１０８及び１１０を叩
き、第１のノード１０５の電位をほぼ２倍のＶccまで上
昇させ、第２のノード１０６の電位をほぼＶccまで下降
させる。その結果、Ｐチャネル型ＭＯＳトランジスタ１
０４は導通状態となり、第１の容量性素子１０８の電荷
がＰチャネル型ＭＯＳトランジスタ１０４を介して昇圧
電位ノード１０２に流れ込み、昇圧電位ノード１０２の
電位をさらに上昇させる。このように、クロック信号が
接地電位から電源電位Ｖccに上昇する毎に昇圧電位ノー
ド１０２の電位は階段上に上昇させられ、最終的にほぼ
２Ｖcc（正確には２Ｖcc−Ｖjv）の昇圧電位Ｖppが昇圧
電位ノード１０２に得られることになる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】一方、昇圧電位ノード１０２を昇圧させる
時は、第１のバッファ手段１０７からの出力が電源電位
Ｖccになり、第１の容量性素子１０８の容量結合により
２Ｖccに第１のノード１０５の電位を上昇させるが、こ
の時、第２のバッファ手段１０９からの出力が接地電位
であるため、Ｎチャネル型ＭＯＳトランジスタ１１６の
ゲート電位は電源電位ＶccからＮチャネル型ＭＯＳトラ
ンジスタ１１８のしきい値電圧分低い電位にされので、
Ｎチャネル型ＭＯＳトランジスタ１１６は非導通状態と
され、第１のノード１０５からＮチャネル型ＭＯＳトラ
ンジスタ１１６を介して電源電位ノードに電荷が流れる
ことはない。
時は、第１のバッファ手段１０７からの出力が電源電位
Ｖccになり、第１の容量性素子１０８の容量結合により
２Ｖccに第１のノード１０５の電位を上昇させるが、こ
の時、第２のバッファ手段１０９からの出力が接地電位
であるため、Ｎチャネル型ＭＯＳトランジスタ１１６の
ゲート電位は電源電位ＶccからＮチャネル型ＭＯＳトラ
ンジスタ１１８のしきい値電圧分低い電位にされので、
Ｎチャネル型ＭＯＳトランジスタ１１６は非導通状態と
され、第１のノード１０５からＮチャネル型ＭＯＳトラ
ンジスタ１１６を介して電源電位ノードに電荷が流れる
ことはない。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 3/07
Claims (8)
- 【請求項１】 昇圧電位を出力するための昇圧電位ノー
ドと第１のノードとの間に接続され、ゲート電極が第２
のノードに接続されたＰチャネル型ＭＯＳトランジス
タ、 上記第１のノードの電位を、正のプリチャージ電位とこ
のプリチャージ電位より高い電位とを所定の周期にて繰
り返す電位となす第１の繰り返し電位発生手段、 上記第２のノードの電位を、上記第１の繰り返し電位発
生手段の繰り返し電位とは位相が反転しており、正のプ
リチャージ電位とこのプリチャージ電位より高い電位と
を所定の周期にて繰り返す電位となす第２の繰り返し電
位発生手段を備えた昇圧電位発生回路。 - 【請求項２】 第１の繰り返し電位発生手段は、クロッ
ク信号を受け、このクロック信号と位相が同じ第１の信
号を出力する第１のバッファ手段と、この第１のバッフ
ァ手段からの第１の信号を一方の電極に受け、他方の電
極が第１のノードに接続された第１の容量性素子と、第
１のノードをプリチャージ電位にプリチャージするため
の第１のプリチャージ電位発生部とを有し、 第２の繰り返し電位発生手段は、上記クロック信号を受
け、このクロック信号と位相が反転した第２の信号を出
力する第２のバッファ手段と、この第２のバッファ手段
からの第２の信号を一方の電極に受け、他方の電極が第
２のノードに接続された第２の容量性素子と、第２のノ
ードをプリチャージ電位にプリチャージするための第２
のプリチャージ電位発生部とを有していることを特徴と
する請求項１記載の昇圧電位発生回路。 - 【請求項３】 昇圧電位を出力するための昇圧電位ノー
ドと第１のノードとの間に接続され、ゲート電極が第２
のノードに接続されたＰチャネル型ＭＯＳトランジス
タ、 クロック信号を受け、このクロック信号と位相が同じ第
１の信号を出力する第１のバッファ手段、 この第１のバッファ手段からの第１の信号を一方の電極
に受け、他方の電極が上記第１のノードに接続された第
１の容量性素子、 上記クロック信号を受け、このクロック信号と位相が反
転した第２の信号を出力する第２のバッファ手段、 この第２のバッファ手段からの第２の信号を一方の電極
に受け、他方の電極が第２のノードに接続された第２の
容量性素子、 上記第１のノード及び上記第２のノードにそれぞれプリ
チャージ電位を供給するためのプリチャージ電位発生手
段を備えた昇圧電位発生回路。 - 【請求項４】 Ｐチャネル型ＭＯＳトランジスタは、そ
のバックゲートが昇圧電位ノードに接続されていること
を特徴とする請求項３記載の昇圧電位発生回路。 - 【請求項５】 第１のバッファ手段は偶数段のインバー
タ素子によって構成され、第２のバッファ手段は奇数段
のインバータ素子によって構成されていることを特徴と
する請求項３または請求項４記載の昇圧電位発生回路。 - 【請求項６】 プリチャージ電位発生手段は、電源電位
ノードと第１のノードとの間に電源電位ノードから第１
のノードに順方向に接続された第１のダイオード素子
と、電源電位ノードと第２のノードとの間に電源電位ノ
ードから第２のノードに順方向に接続された第２のダイ
オード素子とを有していることを特徴とする請求項３な
いし請求項５のいずれかに記載の昇圧電位発生回路。 - 【請求項７】 第１のダイオード素子はソース電極及び
ゲート電極が電源電位ノードに接続され、ドレイン電極
が第１のノードに接続されたＮチャネル型ＭＯＳトラン
ジスタであり、第２のダイオード素子はソース電極及び
ゲート電極が電源電位ノードに接続され、ドレイン電極
が第２のノードに接続されたＮチャネル型ＭＯＳトラン
ジスタであることを特徴とする請求項６記載の昇圧電位
発生回路。 - 【請求項８】 プリチャージ電位発生手段は、 電源電位ノードと第１のノードとの間に接続された第１
のＮチャネル型ＭＯＳトランジスタと、電源電位ノード
と上記第１のＮチャネル型ＭＯＳトランジスタのゲート
電極との間に接続され、ゲート電極が電源電位ノードに
接続された第２のＮチャネル型ＭＯＳトランジスタと、
クロック信号と位相が反転した信号を一方の電極に受
け、他方の電極が上記第２のＮチャネル型ＭＯＳトラン
ジスタのゲート電極に接続された第３の容量性素子とを
有した第１のプリチャージ電位発生部と、 電源電位ノードと第２のノードとの間に接続された第３
のＮチャネル型ＭＯＳトランジスタと、電源電位ノード
と上記第３のＮチャネル型ＭＯＳトランジスタのゲート
電極との間に接続され、ゲート電極が電源電位ノードに
接続された第４のＮチャネル型ＭＯＳトランジスタと、
クロック信号と位相が同じ信号を一方の電極に受け、他
方の電極が上記第４のＮチャネル型ＭＯＳトランジスタ
のゲート電極に接続された第４の容量性素子とを有した
第２のプリチャージ電位発生部と有していることを特徴
とする請求項３ないし請求項５のいずれかに記載の昇圧
電位発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24130894A JP3638641B2 (ja) | 1994-10-05 | 1994-10-05 | 昇圧電位発生回路 |
| KR1019950012135A KR0154602B1 (ko) | 1994-10-05 | 1995-05-16 | 승압전위 발생회로 |
| US08/496,121 US6288601B1 (en) | 1994-10-05 | 1995-06-27 | Boosted potential generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24130894A JP3638641B2 (ja) | 1994-10-05 | 1994-10-05 | 昇圧電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107184A true JPH08107184A (ja) | 1996-04-23 |
| JP3638641B2 JP3638641B2 (ja) | 2005-04-13 |
Family
ID=17072359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24130894A Expired - Fee Related JP3638641B2 (ja) | 1994-10-05 | 1994-10-05 | 昇圧電位発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6288601B1 (ja) |
| JP (1) | JP3638641B2 (ja) |
| KR (1) | KR0154602B1 (ja) |
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|---|---|---|---|---|
| KR100481825B1 (ko) * | 1997-05-09 | 2005-09-13 | 삼성전자주식회사 | 워드라인전압발생회로를갖는반도체메모리장치 |
| JP3372923B2 (ja) * | 2000-02-25 | 2003-02-04 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路 |
| JP4353621B2 (ja) * | 2000-06-30 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6294948B1 (en) * | 2000-07-06 | 2001-09-25 | Micron Technology, Inc. | Voltage pump with diode for pre-charge |
| IT1320718B1 (it) * | 2000-10-20 | 2003-12-10 | St Microelectronics Srl | Generatore di alta tensione di tipo capacitivo. |
| KR100443794B1 (ko) * | 2001-12-26 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
| JP4257064B2 (ja) * | 2002-02-21 | 2009-04-22 | エルピーダメモリ株式会社 | 昇圧電位発生回路及び制御方法 |
| DE102004060969A1 (de) * | 2004-12-17 | 2006-07-13 | Infineon Technologies Ag | Integrierte Ladungspumpe |
| JP5650431B2 (ja) * | 2010-04-14 | 2015-01-07 | ラピスセミコンダクタ株式会社 | チャージポンプ型の昇圧回路及び昇圧方法 |
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| US9077238B2 (en) | 2013-06-25 | 2015-07-07 | SanDisk Technologies, Inc. | Capacitive regulation of charge pumps without refresh operation interruption |
| US9083231B2 (en) * | 2013-09-30 | 2015-07-14 | Sandisk Technologies Inc. | Amplitude modulation for pass gate to improve charge pump efficiency |
| US9154027B2 (en) | 2013-12-09 | 2015-10-06 | Sandisk Technologies Inc. | Dynamic load matching charge pump for reduced current consumption |
| US9917507B2 (en) | 2015-05-28 | 2018-03-13 | Sandisk Technologies Llc | Dynamic clock period modulation scheme for variable charge pump load currents |
| US9647536B2 (en) | 2015-07-28 | 2017-05-09 | Sandisk Technologies Llc | High voltage generation using low voltage devices |
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|---|---|---|---|---|
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| US4581546A (en) * | 1983-11-02 | 1986-04-08 | Inmos Corporation | CMOS substrate bias generator having only P channel transistors in the charge pump |
| JPS6445157A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Semiconductor integrated circuit |
| US4979088A (en) * | 1988-12-26 | 1990-12-18 | Matsushita Electric Industrial Co., Ltd. | Integrated high voltage generating system |
| JP2805210B2 (ja) * | 1989-06-09 | 1998-09-30 | 日本テキサス・インスツルメンツ株式会社 | 昇圧回路 |
| US5023465A (en) * | 1990-03-26 | 1991-06-11 | Micron Technology, Inc. | High efficiency charge pump circuit |
| JP2868860B2 (ja) | 1990-07-27 | 1999-03-10 | 株式会社東芝 | 昇圧出力回路 |
| US5081371A (en) * | 1990-11-07 | 1992-01-14 | U.S. Philips Corp. | Integrated charge pump circuit with back bias voltage reduction |
| JP2575956B2 (ja) * | 1991-01-29 | 1997-01-29 | 株式会社東芝 | 基板バイアス回路 |
| IT1258242B (it) | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
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- 1994-10-05 JP JP24130894A patent/JP3638641B2/ja not_active Expired - Fee Related
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- 1995-05-16 KR KR1019950012135A patent/KR0154602B1/ko not_active Expired - Fee Related
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