JPH0810728B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0810728B2
JPH0810728B2 JP2020442A JP2044290A JPH0810728B2 JP H0810728 B2 JPH0810728 B2 JP H0810728B2 JP 2020442 A JP2020442 A JP 2020442A JP 2044290 A JP2044290 A JP 2044290A JP H0810728 B2 JPH0810728 B2 JP H0810728B2
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に関し、特に、電荷注入型
不揮発性メモリセルトランジスタを含む半導体記憶装置
に関する。
（従来の技術） 従来、電荷注入型不揮発性半導体記憶装置であるEPRO
M（Erasable Programmable Read Only Memory）は、以
下、第４図（ａ）〜（ｄ）に示すような方法で製造され
るものであった。同図において、101、102はそれぞれメ
モリセルと負荷トランジスタとを区別する破線、負荷ト
ランジスタと周辺回路とを区別する破線である。
まず、同図（ａ）に示すように、半導体基板41上にフ
ィールド酸化膜42、ゲート酸化膜43を形成する。次に、
同図（ｂ）に示すように、全面にレジスト膜44を塗布
し、フォトリソグラフィー技術を用いて、このレジスト
膜44のメモリセストランジスタのチャネル領域45を形成
する部分に開孔部46を設ける。この後、この開孔部46を
通して不純物イオンを注入し、レジスト膜44を剥離す
る。次に、同図（ｃ）に示すように、全面にレジスト膜
47を塗布し、フォトリソグラフィー技術を用いて、この
レジスト膜47の負荷トランジスタのチャネル領域48を形
成する部分と周辺トランジスタのチャネル領域49を形成
する部分とにそれぞれ開孔部50、51を設ける。この後、
これら開孔部50、51を通して不純物イオンを注入し、レ
ジスト膜47を剥離する。最後に、同図（ｄ）に示すよう
に、フローティングゲート52、Poly−Poly酸化膜53（コ
ントロールゲートとフローティングゲートとの間の酸化
膜をいう）、コントロールゲート54、ゲート電極55、拡
散領域56、絶縁膜57、Al配線58、パッシベーション膜59
を形成する。
負荷トランジスタのチャネル領域は、周辺回路に含ま
れるエンハンスメント型トランジスタのチャネル領域と
同じ不純物イオン注入工程（同時に行われ、かつ、イオ
ン注入量も等しい工程）で行われ、したがって、負荷ト
ランジスタのしきい値電圧は周辺回路に含まれるエンハ
ンスメント型トランジスタしきい値電圧と同じになって
いる。
しかし、このような半導体記憶装置には以下に示すよ
うな問題がある。
通常、周辺回路内には、エンハンスメント型トランジ
スタのソースの電位と基板の電位とが異なるトランジス
タが含まれる。このようなエンハンスメント型トランジ
スタでは、ソースから見ると、見かけ上は基板がバイア
スされた状態になっている。このため周辺回路内のエン
ハンスメント型トランジスタでは、動作状態でしきい値
電圧が上昇する。しきい値電圧は、通常、トランジスタ
のソースと基板とを同電位にした状態で測定されるから
である。このしきい値電圧の上昇は、メモリセルトラン
ジスタに接続されたエンハンスメント型負荷トランジス
タでも発生する。この負荷トランジスタのソースは基板
と同電位になっていないからである。メモリセルトラン
ジスタに接続されたエンハンスメント型負荷トランジス
タでは、この負荷トランジスタのしきい値電圧（Vth）
分だけの電圧降下があり、この電圧降下により、メモリ
セルトランジスタに加わる電圧は、電源電圧供給端子に
印加した電圧よりも低くなる。メモリセルトランジスタ
に加わる電圧が低くなるとドレインソース間の電界が弱
まり、キャリアの発生量を下げ、不揮発性メモリセルへ
の書き込みスピードの低下を引き起こす。
周辺回路ではトランジスタ−トランジスタ間の電流の
リーク（漏れ）があるため、エンハンスメント型トラン
ジスタのしきい値電圧を低く設定しておくことができな
い。一方、エンハンスメント型負荷トランジスタは、一
般的にゲート電極長（Lpoly）が大きく、電流をリーク
の問題は起こらないので、しきい値電圧を低く設定して
おくことが可能である。
（発明が解決しようとする課題） このように、従来は、電荷注入型不揮発性メモリセル
トランジスタを具備する半導体記憶装置において、電源
から供給された電圧がエンハンスメント型負荷トランジ
スタで大きく降下し、電荷注入型不揮発性メモリセルの
書き込みスピードの低下を引き込こしていた。
よって、本発明の目的は、書き込みスピードの低下の
ない優れた半導体記憶装置を提供することである。
［発明の構成］ （課題を解決するための手段） 本発明の半導体記憶装置は、同一半導体基板上に、ソ
ースまたはドレインのうち一方が電源電圧供給端子と接
続されるエンハンスメント型負荷トランジスタと、前記
エンハンスメント型負荷トランジスタのソースまたはド
レインのうち前記電源電圧供給端子と接続されない他方
に対してソースまたはドレインのうち一方が接続される
電荷注入型不揮発性メモリセルトランジスタと、前記エ
ンハンスメント型負荷トランジスタのゲートに対し配線
上が接続される回路であり、該回路内にエンハンスメン
ト型トランジスタを有する周辺回路とを具備し、前記エ
ンハンスメント型負荷トランジスタのしきい値電圧を前
記周辺回路内のエンハンスメント型トランジスタのしき
い値電圧よりも低くしたことを特徴とする。
また、同一半導体基板上に、ソースまたはドレインを
介して複数のエンハンスメント型負荷トランジスタが直
列接続され、該接続の一端における負荷トランジスタの
ソースまたはドレインのうち他の負荷トランジスタに接
続されない方が電源電圧供給端子に接続されるエンハン
スメント型負荷トランジスタ群と、前記エンハンスメン
ト型負荷トランジスタ群の直列接続の他端における負荷
トランジスタのソースまたはドレインのうち他の負荷ト
ランジスタに接続されない方に対し、ソースまたはドレ
インのうち一方が接続される電荷注入型不揮発性メモリ
セルトランジスタと、前記エンハンスメント型負荷トラ
ンジスタのゲートに対し配線上接続される回路であり、
該回路内にエンハンスメント型トランジスタを有する周
辺回路とを具備し、前記エンハンスメント型負荷トラン
ジスタのしきい値電圧を前記周辺回路内のエンハンスメ
ント型トランジスタのしきい値電圧よりも低くしたこと
を特徴とする。
また、同一半導体基板上に、ソースまたはドレインの
うち一方が電源電圧供給端子と接続される第１のエンハ
ンスメント型負荷トランジスタと、前記第１のエンハン
スメント型負荷トランジスタのソースまたはドレインの
うち前記電源電圧供給端子と接続されない他方に対して
ソースまたはドレインのうち一方が接続されて並列配置
される複数の第２のエンハンスメント型負荷トランジス
タと、前記複数の第２のエンハンスメント型トランジス
タ個々に対応して設けられ、前記第２のエンハンスメン
ト型トランジスタのソースまたはドレインのうち前記第
１のエンハンスメント型負荷トランジスタに接続されな
い他方に対してソースまたはドレインのうち一方が接続
される複数の電荷注入型不揮発性メモリセルトランジス
タと、前記複数の第２のエンハンスメント型負荷トラン
ジスタのゲートに対し個々に出力が接続される回路であ
り、該回路内にエンハンスメント型トランジスタを有す
る周辺回路とを具備し、前記エンハンスメント型負荷ト
ランジスタのしきい値電圧を前記周辺回路内のエンハン
スメント型トランジスタのしきい値電圧よりも低くした
ことを特徴とする。
（作用） 上記の特徴を持つ半導体記憶装置においては、エンハ
ンスメント型負荷トランジスタのしきい値電圧が、周辺
回路に含まれるエンハンスメント型トランジスタのしき
い値電圧よりも予め低く造り込まれているので、動作状
態で負荷トランジスタのしきい値電圧が上昇しても負荷
トランジスタで、電圧が大きく降下することがない。
よって、電荷注入型不揮発性メモリセルトランジスタ
のドレイン−ソース間の電界が大きく弱められるのを防
ぐことができる。
（実施例） 以下、第１図（ａ）〜（ｅ）を参照して本発明の一実
施例を詳細に説明する。本実施例は、電化注入型不揮発
性メモリであるEPROMに本発明を適用した場合でる。同
図において、１、２はそれぞれメモリセルと負荷トラン
ジスタとを区別する破線、負荷トランジスタと周辺回路
とを区別する破線である。
まず、同図（ａ）に示すように、半導体基板11上にLO
COS（Local Oxidation of Silicon）法により、フィー
ルド酸化膜12、ゲート酸化膜13を形成する。
次に、同図（ｂ）に示すように、全面にレジスト膜14
を塗布し、フォトリソグラフィー技術を用いて、このレ
ジスト膜14のメモリセルトランジスタのチャネル領域15
を形成する部分のみに開孔部16を設ける。この後、この
開孔部16を通して不純物イオンを注入し、レジスト膜14
を剥離する。
次に、同図（ｃ）に示すように、全面にレジスト膜17
を塗布し、フォトリソグラフィー技術を用いて、このレ
ジスト膜17の負荷トランジスタのチャネル領域18を形成
する部分のみに開孔部19を設ける。この後、この開孔部
19を通して、この負荷トランジスタのしきい値電圧が0.
6Vとなるように不純物イオン注入量を設定し、イオン注
入を行い、レジスト膜17を剥離する。
次に、同図（ｄ）に示すように、全面にレジスト膜20
を塗布し、フォトリソグラフィー技術を用いて、このレ
ジスト膜20の周辺回路に含まれるエンハンスメント型ト
ランジスタのチャネル領域21を形成する部分のみに開孔
部22を設ける。この後、この開孔部22を通してこのエン
ハンスメント型トランジスタのしきい値電圧が0.8Vとな
るように不純物イオンを注入し、この後レジスト膜20を
剥離する。
最後に、同図（ｅ）に示すように、フローティングゲ
ート23、Poyl−Poly酸化膜24（コントロールゲートとフ
ローティングゲートとの間の酸化膜をいう）、コントロ
ールゲート25、ゲート電極26、拡散領域27、絶縁膜28、
Al配線29、パッシベーション膜30を形成する。
上記のように本発明では、従来、同じイオン注入で行
われていたエンハンスメント型負荷トランジスタのチャ
ネル領域形成（しきい値の設定）と周辺回路に含まれる
エンハンスメント型トランジスタのチャネル領域形成
（しきい値の設定）とを別個のイオン注入（第１図
（ｃ）19′と第１図（ｄ）22′）により行っている。
なお、メモリセルトランジスタに接続されるエンハン
スメント型負荷トランジスタのしきい値電圧を、周辺回
路に含まれるエンハンスメント型のトランジスタのしき
い値電圧よりも高くした場合には、メモリセルトランジ
スタの消費電流を小さくすることができる。
また、回路内５に5V系のトランジスタと高電圧系のト
ランジスタとが混載され、ゲート酸化膜厚が異なってい
る場合でも、負荷トランジスタのチャネル領域形成のた
めのイオン注入と、5V系のトランジスタのチャネル領域
形成のためのイオン注入と、高電圧系のトランジスタの
チャネル領域形成のためのイオン注入とを別の工程で行
えばよい。
第２図（ａ）は、EPROMセルの静特性31と負荷トラン
ジスタの負荷特性32とを示す。A1、A2はそれぞれ負荷ト
ランジスタのしきい値電圧が0.8Vである場合の、書き込
み回路の動作点、セルのドレインに加わる電圧であり、
B1、B2はそれぞれ負荷トランジスタのしきい値電圧が0.
6Vである場合の、書き込み回路の動作点、メモリセルの
ドレインに加わる電圧である。この図から分かるように
負荷トランジスタのしきい値電圧が低いほうが、書き込
み回路の動作点においてセルに流れる電流Ippが大きく
なる。このためメモリセルの書き込み特性が改善され
る。これを書き込みスピードの改善として示すのが同図
（ｂ）である。TA、TBはそれぞれ負荷トランジスタのし
きい値電圧が0.8V、0.6Vである場合の、書き込み特性を
示す曲線である。メモリセルトランジスタのしきい値電
圧がセンスレベル（LS）に達するのに要する時間すなわ
ち書き込み時間が、TAでは300μｓ、TBでは60μｓであ
る。負荷トランジスタのしきい値電圧を0.2V下げるだけ
で、書き込みスピードを５倍にすることができた。
なお、同図（ａ）において、Vppはメモリセルのソー
ス−ドレイン間に加わる電圧、Ippはメモリセルのソー
ス−ドレイン間に流れる電流である。また、同図（ｂ）
において、tpwはメモリセルへの書き込み時間、Vthはメ
モリセルのしきい値電圧である。
第３図は、EPROMの構成例を示す回路図であり、電荷
注入型不揮発性メモリセルトランジスタアレイ70、電荷
注入型不揮発性メモリセルトランジスタ71、負荷トラン
ジスタの代表例であり、あるカラム72を指定する働きを
するエンハンスメント型トランジスタ73、レベルシフタ
74、センスアンプ75、カラムデコーダ76、ローデコーダ
77等により構成されている。同図において、電荷注入型
不揮発性メモリセルトランジスタ71から見た場合、エン
ハンスメント型トランジスタ73と73′がエンハンスメン
ト型負荷トランジスタであり、レベルシフタ74とカラム
デコーダ76とが、エンハンスメント型負荷トランジスタ
に接続され、かつ、エンハンスメント型トランジスタを
有する周辺回路の１つである。
なお、エンハンスメント型負荷トランジスタのしきい
値電圧が、センスアンプに含まれるエンハンスメント型
トランジスタのしきい値電圧と異なるような場合、ある
いはI/Oバッファに含まれるエンハンスメント型トラン
ジスタのしきい値電圧と異なるような場合でもよい。
また、本発明はEPROMに限られるものではなく、一括
消去型のE2PROM（Electrically Erasable and Programm
able Read Only Memory）にも応用することができる。
［発明の効果］ 以上、説明したように本発明の半導体記憶装置では、
次のような効果を奏する。
電荷注入型不揮発性メモリセルトランジスタを具備す
る半導体記憶装置において、電源から供給された電圧が
エンハンスメント型負荷トランジスタで大きく降下する
ことがない。よって、書き込みスピードの低下のない優
れた半導体記憶装置を提供することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例に係わる半導体記憶装置お
よびその製造方法を説明するための断面図、第２図は、
本発明の一実施例に係わる半導体記憶装置の特性をを説
明するためのグラフ、第３図は、EPROMの構成例を示す
回路図、第４図は、従来の半導体記憶装置の製造方法を
説明するための断面図である。 11……半導体基板、12……フィールド酸化膜、13……ゲ
ート酸化膜、14……レジスト膜、15……メモリセルトラ
ンジスタのチャネル領域、16……開孔部、14……レジス
ト膜、17……レジスト膜、18……負荷トランジスタのチ
ャネル領域、19……開孔部、20……レジスト膜、21……
周辺回路に含まれるエンハンスメント型トランジスタの
チャネル領域、22……開孔部、23……フローティングゲ
ート、24……Poly−Poly酸化膜、25……コントロールゲ
ート、26……ゲート電極、27……拡散領域、28……絶縁
膜、29……Al配線、30……パッシベーション膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】同一半導体基板上に、 ソースまたはドレインのうち一方が電源電圧供給端子と
    接続されるエンハンスメント型負荷トランジスタと、 前記エンハンスメント型負荷トランジスタのソースまた
    はドレインのうち前記電源電圧供給端子と接続されない
    他方に対してソースまたはドレインのうち一方が接続さ
    れる電荷注入型不揮発性メモリセルトランジスタと、 前記エンハンスメント型負荷トランジスタのゲートに対
    し出力が接続される回路であり、該回路内にエンハンス
    メント型トランジスタを有する周辺回路とを具備し、 前記エンハンスメント型負荷トランジスタのしきい値電
    圧を前記周辺回路内のエンハンスメント型トランジスタ
    のしきい値電圧よりも低くしたことを特徴とする半導体
    記憶装置。
  2. 【請求項２】同一半導体基板上に、 ソース及びドレインを介して複数のエンハンスメント型
    負荷トランジスタが直列接続され、該接続の一端におけ
    る負荷トランジスタのソースまたはドレインのうち他の
    負荷トランジスタに接続されない方が電源電圧供給端子
    に接続されるエンハンスメント型負荷トランジスタ群
    と、 前記エンハンスメント型負荷トランジスタ群の直列接続
    の他端における負荷トランジスタのソースまたはドレイ
    ンのうち他の負荷トランジスタに接続されない方に対
    し、ソースまたはドレインのうち一方が接続される電荷
    注入型不揮発性メモリセルトランジスタと、 前記エンハンスメント型負荷トランジスタのゲートに対
    し出力が接続される回路であり、該回路内にエンハンス
    メント型トランジスタを有する周辺回路とを具備し、 前記エンハンスメント型負荷トランジスタのしきい値電
    圧を前記周辺回路内のエンハンスメント型トランジスタ
    のしきい値電圧よりも低くしたことを特徴とする半導体
    記憶装置。
  3. 【請求項３】同一半導体基板上に、 ソースまたはドレインのうち一方が電源電圧供給端子と
    接続される第１のエンハンスメント型負荷トランジスタ
    と、 前記第１のエンハンスメント型負荷トランジスタのソー
    スまたはドレインのうち前記電源電圧供給端子と接続さ
    れない他方に対してソースまたはドレインのうち一方が
    接続されて並列配置される複数の第２のエンハンスメン
    ト型負荷トランジスタと、 前記複数の第２のエンハンスメント型トランジスタ個々
    に対応して設けられ、前記第２のエンハンスメント型ト
    ランジスタのソースまたはドレインのうち前記第１のエ
    ンハンスメント型負荷トランジスタに接続されない他方
    に対してソースまたはドレインのうち一方が接続される
    複数の電荷注入型不揮発性メモリセルトランジスタと、 前記複数の第２のエンハンスメント型負荷トランジスタ
    のゲートに対し個々に出力が接続される回路であり、該
    回路内にエンハンスメント型トランジスタを有する周辺
    回路とを具備し、 前記エンハンスメント型負荷トランジスタのしきい値電
    圧を前記周辺回路内のエンハンスメント型トランジスタ
    のしきい値電圧よりも低くしたことを特徴とする半導体
    記憶装置。
  4. 【請求項４】前記周辺回路はデコーダ回路を有すること
    を特徴とする請求項１乃至請求項３いずれか１項記載の
    半導体記憶装置。
  5. 【請求項５】前記周辺回路はレベルシフタ回路を有する
    ことを特徴とする請求項１乃至請求項４いずれか１項記
    載の半導体記憶装置。
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