JPH08107344A - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
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- JPH08107344A JPH08107344A JP6240150A JP24015094A JPH08107344A JP H08107344 A JPH08107344 A JP H08107344A JP 6240150 A JP6240150 A JP 6240150A JP 24015094 A JP24015094 A JP 24015094A JP H08107344 A JPH08107344 A JP H08107344A
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- Japan
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Abstract
(57)【要約】
【目的】本発明は貫通電流の発生を防止し得るＣＭＯＳ
出力回路を提供することを目的とする。 【構成】高電位側電源Ｖccと低電位側電源ＧＮＤとの間
にＰチャネルＭＯＳトランジスタＴr1とＮチャネルＭＯ
ＳトランジスタＴr2とが直列に接続され、入力信号ＩＮ
がそれぞれインバータ回路１ｃ，１ｄを介してトランジ
スタＴr2，Ｔr1のゲートに同相のゲート信号ＳＧ３，Ｓ
Ｇ４として入力される。両トランジスタＴr1，Ｔr2のド
レインに接続される出力端子Ｔo から出力信号ＯＵＴが
出力される。入力信号ＩＮとゲート信号ＳＧ３，ＳＧ４
とが制御回路５に入力され、制御回路５は入力信号ＩＮ
の反転に基づいてオン状態にあるトランジスタのゲート
信号が反転された後に、オフ状態にあるトランジスタの
ゲート信号を反転させる制御信号をインバータ回路１
ｃ，１ｄに出力する。
出力回路を提供することを目的とする。 【構成】高電位側電源Ｖccと低電位側電源ＧＮＤとの間
にＰチャネルＭＯＳトランジスタＴr1とＮチャネルＭＯ
ＳトランジスタＴr2とが直列に接続され、入力信号ＩＮ
がそれぞれインバータ回路１ｃ，１ｄを介してトランジ
スタＴr2，Ｔr1のゲートに同相のゲート信号ＳＧ３，Ｓ
Ｇ４として入力される。両トランジスタＴr1，Ｔr2のド
レインに接続される出力端子Ｔo から出力信号ＯＵＴが
出力される。入力信号ＩＮとゲート信号ＳＧ３，ＳＧ４
とが制御回路５に入力され、制御回路５は入力信号ＩＮ
の反転に基づいてオン状態にあるトランジスタのゲート
信号が反転された後に、オフ状態にあるトランジスタの
ゲート信号を反転させる制御信号をインバータ回路１
ｃ，１ｄに出力する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の出力回路として使用されるＣＭＯＳ出力回路に関する
ものである。
の出力回路として使用されるＣＭＯＳ出力回路に関する
ものである。
【０００２】近年、半導体集積回路装置は種々の携帯用
電子機器に使用されている。このような携帯用電子機器
では、電源の小型化及び軽量化を図るために、消費電力
を低減することが必要となっている。このため、携帯用
電子機器で使用される半導体集積回路装置の出力回路の
消費電力を低減することが必要となっている。
電子機器に使用されている。このような携帯用電子機器
では、電源の小型化及び軽量化を図るために、消費電力
を低減することが必要となっている。このため、携帯用
電子機器で使用される半導体集積回路装置の出力回路の
消費電力を低減することが必要となっている。
【０００３】
【従来の技術】従来例としてスイッチングレギュレータ
の出力回路を図４に従って説明する。入力信号ＩＮはＣ
ＭＯＳインバータ回路１ａ，１ｂの入力端子に入力され
る。前記インバータ回路１ａ，１ｂには、高電位側電源
として電源Ｖccが供給され、低電位側電源としてグラン
ドＧＮＤが供給される。
の出力回路を図４に従って説明する。入力信号ＩＮはＣ
ＭＯＳインバータ回路１ａ，１ｂの入力端子に入力され
る。前記インバータ回路１ａ，１ｂには、高電位側電源
として電源Ｖccが供給され、低電位側電源としてグラン
ドＧＮＤが供給される。
【０００４】前記インバータ回路１ａの出力信号ＳＧ１
はＣＭＯＳ出力回路２を構成するＮチャネルＭＯＳトラ
ンジスタＴr2のゲートに入力され、前記インバータ回路
１ｂの出力信号ＳＧ２はＣＭＯＳ出力回路２を構成する
ＰチャネルＭＯＳトランジスタＴr1のゲートに入力され
る。
はＣＭＯＳ出力回路２を構成するＮチャネルＭＯＳトラ
ンジスタＴr2のゲートに入力され、前記インバータ回路
１ｂの出力信号ＳＧ２はＣＭＯＳ出力回路２を構成する
ＰチャネルＭＯＳトランジスタＴr1のゲートに入力され
る。
【０００５】前記出力トランジスタＴr1のソースは電源
Ｖccに接続され、前記出力トランジスタＴr2のソースは
グランドＧＮＤに接続される。前記出力トランジスタＴ
r1，Ｔr2のドレインはインダクタンスＬを介して出力端
子Ｔo に接続されるとともに、ダイオードＤのカソード
に接続される。前記ダイオードＤのアノードはグランド
ＧＮＤに接続される。また、前記出力端子Ｔoは容量Ｃ
を介してグランドＧＮＤに接続される。
Ｖccに接続され、前記出力トランジスタＴr2のソースは
グランドＧＮＤに接続される。前記出力トランジスタＴ
r1，Ｔr2のドレインはインダクタンスＬを介して出力端
子Ｔo に接続されるとともに、ダイオードＤのカソード
に接続される。前記ダイオードＤのアノードはグランド
ＧＮＤに接続される。また、前記出力端子Ｔoは容量Ｃ
を介してグランドＧＮＤに接続される。
【０００６】このように構成された出力回路は、入力信
号ＩＮとして図５に示すパルス信号が入力されると、そ
の入力信号ＩＮがインバータ回路１ａ，１ｂにより反転
されて、出力信号ＳＧ１，ＳＧ２として、出力トランジ
スタＴr1，Ｔr2のゲートに入力される。
号ＩＮとして図５に示すパルス信号が入力されると、そ
の入力信号ＩＮがインバータ回路１ａ，１ｂにより反転
されて、出力信号ＳＧ１，ＳＧ２として、出力トランジ
スタＴr1，Ｔr2のゲートに入力される。
【０００７】すると、出力トランジスタＴr1，Ｔr2が交
互にオンされ、各出力トランジスタＴr1，Ｔr2に交互に
流れるドレイン電流Ｉ１，Ｉ２と、前記ダイオードＤ、
インダクタンスＬ及び容量Ｃの作用により、出力端子Ｔ
o から定電圧の出力信号ＯＵＴが出力される。
互にオンされ、各出力トランジスタＴr1，Ｔr2に交互に
流れるドレイン電流Ｉ１，Ｉ２と、前記ダイオードＤ、
インダクタンスＬ及び容量Ｃの作用により、出力端子Ｔ
o から定電圧の出力信号ＯＵＴが出力される。
【０００８】
【発明が解決しようとする課題】上記のような出力回路
では、出力トランジスタＴr1，Ｔr2はサイズが大きく、
そのゲート容量が大きいため、入力信号ＩＮの周波数が
高くなると、図５に示すようにインバータ回路１ａ，１
ｂの出力信号ＳＧ１，ＳＧ２がＨレベル及びＬレベルと
なる時間に対し、立ち上がり及び立ち下がりの過渡状態
にある時間が相対的に長くなる。
では、出力トランジスタＴr1，Ｔr2はサイズが大きく、
そのゲート容量が大きいため、入力信号ＩＮの周波数が
高くなると、図５に示すようにインバータ回路１ａ，１
ｂの出力信号ＳＧ１，ＳＧ２がＨレベル及びＬレベルと
なる時間に対し、立ち上がり及び立ち下がりの過渡状態
にある時間が相対的に長くなる。
【０００９】すると、この過渡状態において、出力信号
ＳＧ１，ＳＧ２がともに電源ＶccとグランドＧＮＤとの
中間レベルとなる時間ｔ１で、トランジスタＴr1，Ｔr2
に同時にドレイン電流Ｉ１，Ｉ２が流れ、電源Ｖccから
グランドＧＮＤに貫通電流が流れる。
ＳＧ１，ＳＧ２がともに電源ＶccとグランドＧＮＤとの
中間レベルとなる時間ｔ１で、トランジスタＴr1，Ｔr2
に同時にドレイン電流Ｉ１，Ｉ２が流れ、電源Ｖccから
グランドＧＮＤに貫通電流が流れる。
【００１０】このような貫通電流が生じると、出力信号
ＯＵＴとして所定の電圧を出力できない場合があり、次
段の回路の誤動作の原因となる。また、貫通電流により
消費電力が増大するとともに、トランジスタＴr1，Ｔr2
の温度上昇あるいは素子破壊が発生することがある。
ＯＵＴとして所定の電圧を出力できない場合があり、次
段の回路の誤動作の原因となる。また、貫通電流により
消費電力が増大するとともに、トランジスタＴr1，Ｔr2
の温度上昇あるいは素子破壊が発生することがある。
【００１１】この発明の目的は、貫通電流の発生を防止
し得るＣＭＯＳ出力回路を提供することにある。
し得るＣＭＯＳ出力回路を提供することにある。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、高電位側電源Ｖccと低電位側電源
ＧＮＤとの間にＰチャネルＭＯＳトランジスタＴr1とＮ
チャネルＭＯＳトランジスタＴr2とが直列に接続され、
入力信号ＩＮがそれぞれインバータ回路１ｃ，１ｄを介
して前記トランジスタＴr2，Ｔr1のゲートに同相のゲー
ト信号ＳＧ３，ＳＧ４として入力される。両トランジス
タＴr1，Ｔr2のドレインに接続される出力端子Ｔo から
出力信号ＯＵＴが出力される。前記入力信号ＩＮとゲー
ト信号ＳＧ３，ＳＧ４とが制御回路５に入力され、前記
制御回路５は入力信号ＩＮの反転に基づいてオン状態に
ある前記トランジスタのゲート信号が反転された後に、
オフ状態にある前記トランジスタのゲート信号を反転さ
せる制御信号を前記インバータ回路１ｃ，１ｄに出力す
る。
図である。すなわち、高電位側電源Ｖccと低電位側電源
ＧＮＤとの間にＰチャネルＭＯＳトランジスタＴr1とＮ
チャネルＭＯＳトランジスタＴr2とが直列に接続され、
入力信号ＩＮがそれぞれインバータ回路１ｃ，１ｄを介
して前記トランジスタＴr2，Ｔr1のゲートに同相のゲー
ト信号ＳＧ３，ＳＧ４として入力される。両トランジス
タＴr1，Ｔr2のドレインに接続される出力端子Ｔo から
出力信号ＯＵＴが出力される。前記入力信号ＩＮとゲー
ト信号ＳＧ３，ＳＧ４とが制御回路５に入力され、前記
制御回路５は入力信号ＩＮの反転に基づいてオン状態に
ある前記トランジスタのゲート信号が反転された後に、
オフ状態にある前記トランジスタのゲート信号を反転さ
せる制御信号を前記インバータ回路１ｃ，１ｄに出力す
る。
【００１３】また、図２に示すように前記制御回路は、
前記入力信号ＩＮが入力されるとともに、前記Ｐチャネ
ルＭＯＳトランジスタＴr1のゲート信号ＳＧ４がインバ
ータ回路１ｆを介して入力されるＯＲ回路３と、前記入
力信号ＩＮが入力されるとともに、前記ＮチャネルＭＯ
ＳトランジスタＴr2のゲート信号ＳＧ３がインバータ回
路１ｅを介して入力されるＡＮＤ回路４とで構成され、
前記ＯＲ回路の出力信号が前記ＮチャネルＭＯＳトラン
ジスタを駆動するインバータ回路に入力され、前記ＡＮ
Ｄ回路の出力信号が前記ＰチャネルＭＯＳトランジスタ
を駆動するインバータ回路に入力される。
前記入力信号ＩＮが入力されるとともに、前記Ｐチャネ
ルＭＯＳトランジスタＴr1のゲート信号ＳＧ４がインバ
ータ回路１ｆを介して入力されるＯＲ回路３と、前記入
力信号ＩＮが入力されるとともに、前記ＮチャネルＭＯ
ＳトランジスタＴr2のゲート信号ＳＧ３がインバータ回
路１ｅを介して入力されるＡＮＤ回路４とで構成され、
前記ＯＲ回路の出力信号が前記ＮチャネルＭＯＳトラン
ジスタを駆動するインバータ回路に入力され、前記ＡＮ
Ｄ回路の出力信号が前記ＰチャネルＭＯＳトランジスタ
を駆動するインバータ回路に入力される。
【００１４】
【作用】入力信号ＩＮが反転されるとき、制御回路５に
より、それまでオンされていたトランジスタがオフされ
た後に、それまでオフされていたトランジスタがオンさ
れる。
より、それまでオンされていたトランジスタがオフされ
た後に、それまでオフされていたトランジスタがオンさ
れる。
【００１５】図２においては、入力信号ＩＮがＬレベル
からＨレベルに立ち上がると、ＮチャネルＭＯＳトラン
ジスタＴr2がオフされた後に、ＡＮＤ回路４の出力信号
がＨレベルとなり、ＰチャネルＭＯＳトランジスタＴr1
がオンされる。また、入力信号ＩＮがＨレベルからＬレ
ベルに立ち下がると、ＰチャネルＭＯＳトランジスタＴ
r1がオフされた後にＯＲ回路３の出力信号がＬレベルと
なって、ＮチャネルＭＯＳトランジスタＴr2がオンされ
る。
からＨレベルに立ち上がると、ＮチャネルＭＯＳトラン
ジスタＴr2がオフされた後に、ＡＮＤ回路４の出力信号
がＨレベルとなり、ＰチャネルＭＯＳトランジスタＴr1
がオンされる。また、入力信号ＩＮがＨレベルからＬレ
ベルに立ち下がると、ＰチャネルＭＯＳトランジスタＴ
r1がオフされた後にＯＲ回路３の出力信号がＬレベルと
なって、ＮチャネルＭＯＳトランジスタＴr2がオンされ
る。
【００１６】
【実施例】図２はこの発明をスイッチングレギュレータ
の出力回路に具体化した一実施例を示す。なお、前記従
来例と同一構成部分は同一符号を付して説明する。
の出力回路に具体化した一実施例を示す。なお、前記従
来例と同一構成部分は同一符号を付して説明する。
【００１７】入力信号ＩＮはＯＲ回路３とＡＮＤ回路４
に入力される。前記ＯＲ回路３の出力信号は、インバー
タ回路１ｃに入力される。前記インバータ回路１ｃの出
力信号ＳＧ３は、出力トランジスタＴr2のゲートと、イ
ンバータ回路１ｅに入力され、同インバータ回路１ｅの
出力信号ＳＧ５はＡＮＤ回路４に入力される。
に入力される。前記ＯＲ回路３の出力信号は、インバー
タ回路１ｃに入力される。前記インバータ回路１ｃの出
力信号ＳＧ３は、出力トランジスタＴr2のゲートと、イ
ンバータ回路１ｅに入力され、同インバータ回路１ｅの
出力信号ＳＧ５はＡＮＤ回路４に入力される。
【００１８】前記ＡＮＤ回路４の出力信号ＳＧ６はイン
バータ回路１ｄに入力され、同インバータ回路１ｄの出
力信号ＳＧ４は、出力トランジスタＴr1のゲートと、イ
ンバータ回路１ｆに入力される。そして、前記インバー
タ回路１ｆの出力信号ＳＧ７は、前記ＯＲ回路３に入力
される。
バータ回路１ｄに入力され、同インバータ回路１ｄの出
力信号ＳＧ４は、出力トランジスタＴr1のゲートと、イ
ンバータ回路１ｆに入力される。そして、前記インバー
タ回路１ｆの出力信号ＳＧ７は、前記ＯＲ回路３に入力
される。
【００１９】次に、上記のように構成された出力回路の
動作を説明する。入力信号ＩＮがＬレベルのとき、ＡＮ
Ｄ回路４の出力信号ＳＧ６はＬレベルとなり、インバー
タ回路１ｄの出力信号ＳＧ４はＨレベルとなる。そし
て、インバータ回路１ｆの出力信号ＳＧ７はＬレベルと
なり、ＯＲ回路３の出力信号はＬレベルとなるため、イ
ンバータ回路１ｃの出力信号ＳＧ３はＨレベルとなる。
動作を説明する。入力信号ＩＮがＬレベルのとき、ＡＮ
Ｄ回路４の出力信号ＳＧ６はＬレベルとなり、インバー
タ回路１ｄの出力信号ＳＧ４はＨレベルとなる。そし
て、インバータ回路１ｆの出力信号ＳＧ７はＬレベルと
なり、ＯＲ回路３の出力信号はＬレベルとなるため、イ
ンバータ回路１ｃの出力信号ＳＧ３はＨレベルとなる。
【００２０】すると、出力トランジスタＴr1はオフされ
るとともに、出力トランジスタＴr2はオンされて、同出
力トランジスタＴr2にドレイン電流Ｉ２が流れる。次い
で、入力信号ＩＮがＨレベルに立ち上がると、インバー
タ回路１ｃの出力信号ＳＧ３は出力トランジスタＴr2の
ゲート容量により緩やかに立ち下がり、同出力トランジ
スタＴr2がオフされて、ドレイン電流Ｉ２が遮断され
る。
るとともに、出力トランジスタＴr2はオンされて、同出
力トランジスタＴr2にドレイン電流Ｉ２が流れる。次い
で、入力信号ＩＮがＨレベルに立ち上がると、インバー
タ回路１ｃの出力信号ＳＧ３は出力トランジスタＴr2の
ゲート容量により緩やかに立ち下がり、同出力トランジ
スタＴr2がオフされて、ドレイン電流Ｉ２が遮断され
る。
【００２１】出力信号ＳＧ３がインバータ回路１ｅのし
きい値Ｖ１以下に低下すると、インバータ回路１ｅの出
力信号ＳＧ５がＨレベルに立ち上がる。すると、ＡＮＤ
回路６の出力信号ＳＧ６がＨレベルに立ち上がり、イン
バータ回路１ｄの出力信号ＳＧ４が、出力トランジスタ
Ｔr1のゲート容量により緩やかに立ち下がる。
きい値Ｖ１以下に低下すると、インバータ回路１ｅの出
力信号ＳＧ５がＨレベルに立ち上がる。すると、ＡＮＤ
回路６の出力信号ＳＧ６がＨレベルに立ち上がり、イン
バータ回路１ｄの出力信号ＳＧ４が、出力トランジスタ
Ｔr1のゲート容量により緩やかに立ち下がる。
【００２２】すると、出力トランジスタＴr1がオンされ
て、ドレイン電流Ｉ１が流れる。また、出力信号ＳＧ４
がインバータ回路１ｆのしきい値Ｖ２以下に低下する
と、インバータ回路１ｆの出力信号ＳＧ７はＨレベルと
なる。
て、ドレイン電流Ｉ１が流れる。また、出力信号ＳＧ４
がインバータ回路１ｆのしきい値Ｖ２以下に低下する
と、インバータ回路１ｆの出力信号ＳＧ７はＨレベルと
なる。
【００２３】従って、入力信号ＩＮがＬレベルからＨレ
ベルに移行するとき、出力トランジスタＴr2がオフされ
てから、出力トランジスタＴr1がオンされるので、トラ
ンジスタＴr1，Ｔr2に貫通電流が流れることはない。
ベルに移行するとき、出力トランジスタＴr2がオフされ
てから、出力トランジスタＴr1がオンされるので、トラ
ンジスタＴr1，Ｔr2に貫通電流が流れることはない。
【００２４】次いで、入力信号ＩＮがＬレベルに立ち下
がると、ＡＮＤ回路４の出力信号ＳＧ６がＬレベルとな
り、インバータ回路１ｄの出力信号ＳＧ４が出力トラン
ジスタＴr1のゲート容量に基づいて緩やかに立ち上が
る。そして、出力トランジスタＴr1が徐々にオフされ、
同出力トランジスタＴr1のドレイン電流Ｉ１が減少す
る。
がると、ＡＮＤ回路４の出力信号ＳＧ６がＬレベルとな
り、インバータ回路１ｄの出力信号ＳＧ４が出力トラン
ジスタＴr1のゲート容量に基づいて緩やかに立ち上が
る。そして、出力トランジスタＴr1が徐々にオフされ、
同出力トランジスタＴr1のドレイン電流Ｉ１が減少す
る。
【００２５】インバータ回路１ｄの出力信号ＳＧ４がイ
ンバータ回路１ｆのしきい値Ｖ２以上になると、インバ
ータ回路１ｆの出力信号ＳＧ７がＬレベルとなる。この
とき、出力トランジスタＴr1は完全にオフされ、ドレイ
ン電流Ｉ１は遮断される。
ンバータ回路１ｆのしきい値Ｖ２以上になると、インバ
ータ回路１ｆの出力信号ＳＧ７がＬレベルとなる。この
とき、出力トランジスタＴr1は完全にオフされ、ドレイ
ン電流Ｉ１は遮断される。
【００２６】そして、ＯＲ回路３の出力信号はＬレベル
となって、インバータ回路１ｃの出力信号ＳＧ３は出力
トランジスタＴr2のゲート容量により緩やかに立ち上が
る。すると、出力トランジスタＴr2がオンされて、ドレ
イン電流Ｉ２が流れる。また、出力信号ＳＧ３がインバ
ータ回路１ｅのしきい値Ｖ１以上になると、インバータ
回路１ｅの出力信号ＳＧ５はＬレベルとなる。
となって、インバータ回路１ｃの出力信号ＳＧ３は出力
トランジスタＴr2のゲート容量により緩やかに立ち上が
る。すると、出力トランジスタＴr2がオンされて、ドレ
イン電流Ｉ２が流れる。また、出力信号ＳＧ３がインバ
ータ回路１ｅのしきい値Ｖ１以上になると、インバータ
回路１ｅの出力信号ＳＧ５はＬレベルとなる。
【００２７】従って、入力信号ＩＮがＨレベルからＬレ
ベルに移行するとき、出力トランジスタＴr1がオフされ
てから、出力トランジスタＴr2がオンされるので、トラ
ンジスタＴr1，Ｔr2に貫通電流が流れることはない。
ベルに移行するとき、出力トランジスタＴr1がオフされ
てから、出力トランジスタＴr2がオンされるので、トラ
ンジスタＴr1，Ｔr2に貫通電流が流れることはない。
【００２８】以上のようにこの出力回路では、ＣＭＯＳ
出力回路２の入力信号ＩＮを反転させるとき、出力トラ
ンジスタＴr1，Ｔr2のゲート容量を利用して、一方のト
ランジスタのオン動作に先立って、他方のトランジスタ
をオフさせることができる。
出力回路２の入力信号ＩＮを反転させるとき、出力トラ
ンジスタＴr1，Ｔr2のゲート容量を利用して、一方のト
ランジスタのオン動作に先立って、他方のトランジスタ
をオフさせることができる。
【００２９】従って、出力トランジスタＴr1，Ｔr2に流
れる貫通電流の発生を防止することができる。
れる貫通電流の発生を防止することができる。
【００３０】
【発明の効果】以上詳述したように、この発明はＣＭＯ
Ｓ出力回路での貫通電流の発生を防止することができ
る。
Ｓ出力回路での貫通電流の発生を防止することができ
る。
【図１】 本発明の原理説明図である。
【図２】 一実施例を示す回路図である。
【図３】 一実施例の動作を示す波形図である。
【図４】 従来例を示す回路図である。
【図５】 従来例の動作を示す波形図である。
１ｃ，１ｄ インバータ回路 ５ 制御回路 Ｖcc 高電位側電源 ＧＮＤ 低電位側電源 ＳＧ３，ＳＧ４ ゲート信号 Ｔr1 ＰチャネルＭＯＳトランジスタ Ｔr2 ＮチャネルＭＯＳトランジスタ Ｔo 出力端子 ＩＮ 入力信号 ＯＵＴ 出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐野 芳昭 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (2)
- 【請求項１】 高電位側電源と低電位側電源との間にＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとを直列に接続し、入力信号をそれぞれインバー
タ回路を介して前記トランジスタのゲートに同相のゲー
ト信号として入力し、両トランジスタのドレインに接続
される出力端子から出力信号を出力するＣＭＯＳ出力回
路であって、 前記入力信号とゲート信号とを制御回路に入力し、前記
制御回路は入力信号の反転に基づいてオン状態にある前
記トランジスタのゲート信号が反転した後に、オフ状態
にある前記トランジスタのゲート信号を反転させる制御
信号を前記インバータ回路に出力することを特徴とする
ＣＭＯＳ出力回路。 - 【請求項２】 前記制御回路は、前記入力信号が入力さ
れるとともに、前記ＰチャネルＭＯＳトランジスタのゲ
ート信号がインバータ回路を介して入力されるＯＲ回路
と、前記入力信号が入力されるとともに、前記Ｎチャネ
ルＭＯＳトランジスタのゲート信号がインバータ回路を
介して入力されるＡＮＤ回路とで構成され、前記ＯＲ回
路の出力信号が前記ＮチャネルＭＯＳトランジスタを駆
動するインバータ回路に入力され、前記ＡＮＤ回路の出
力信号が前記ＰチャネルＭＯＳトランジスタを駆動する
インバータ回路に入力されることを特徴とする請求項１
記載のＣＭＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240150A JPH08107344A (ja) | 1994-10-04 | 1994-10-04 | Ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240150A JPH08107344A (ja) | 1994-10-04 | 1994-10-04 | Ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107344A true JPH08107344A (ja) | 1996-04-23 |
Family
ID=17055244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6240150A Withdrawn JPH08107344A (ja) | 1994-10-04 | 1994-10-04 | Ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107344A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000013318A1 (en) * | 1998-08-28 | 2000-03-09 | Matsushita Electric Industrial Co., Ltd. | Switching regulator and lsi system |
| US7046468B2 (en) | 2004-03-17 | 2006-05-16 | Hitachi, Ltd. | Semiconductor integrated circuit and magnetic storage device using the same |
| KR100655935B1 (ko) * | 2006-01-17 | 2006-12-11 | 삼성전자주식회사 | 화상형성장치 및 화상형성장치 구동제어 방법 |
-
1994
- 1994-10-04 JP JP6240150A patent/JPH08107344A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000013318A1 (en) * | 1998-08-28 | 2000-03-09 | Matsushita Electric Industrial Co., Ltd. | Switching regulator and lsi system |
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