JPH0810773B2 - Hall IC and Hall effect element - Google Patents
Hall IC and Hall effect elementInfo
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- JPH0810773B2 JPH0810773B2 JP1156222A JP15622289A JPH0810773B2 JP H0810773 B2 JPH0810773 B2 JP H0810773B2 JP 1156222 A JP1156222 A JP 1156222A JP 15622289 A JP15622289 A JP 15622289A JP H0810773 B2 JPH0810773 B2 JP H0810773B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ホール素子と比較器との簡単な構成で温度
特性に優れた出力信号が得られるホールICに関する。The present invention relates to a Hall IC capable of obtaining an output signal having excellent temperature characteristics with a simple configuration of a Hall element and a comparator.
（ロ）従来の技術 ホール素子は磁界の強さに応じて出力電圧を発生する
磁電変換素子であり、回転角検出用の磁気センサ等に多
用されている。その場合、ホール素子の出力波形は磁界
の変化に対応したリニア的な波形になるので、この信号
を基にデジタル制御を行うにはパルス的な波形に波形整
形する為の回路が必要になる。このような何らかの回路
とホール素子とを共存したのがホールICである。(B) Conventional Technology A Hall element is a magnetoelectric conversion element that generates an output voltage according to the strength of a magnetic field, and is widely used in magnetic sensors for detecting a rotation angle. In that case, since the output waveform of the Hall element is a linear waveform corresponding to the change of the magnetic field, a circuit for shaping the pulse-like waveform is required to perform digital control based on this signal. A Hall IC is such a circuit that coexists with a Hall element.
第７図は従来のホールICの回路構成を示すブロック図
であり、図示するように半導体ホール素子（１）と、こ
のホール素子（１）からの出力波形が差動形式で入力さ
れる差動アンプ（２）と、差動アンプ（２）で増幅され
た出力信号のレベルと基準電圧とを比較してパルス波形
的な出力信号を出力するシュミットトリガー回路（３）
とを備え、これらを同一シリコン基板上に形成してい
た。ホール素子（１）素材もシリコンである。また、特
開昭63−234577号公報に記載されたようにGaAs基板を用
いた例もあるが、今だ技術的に確立されていない。FIG. 7 is a block diagram showing the circuit configuration of a conventional Hall IC. As shown in the figure, a semiconductor Hall element (1) and a differential signal in which the output waveform from this Hall element (1) is input in a differential format. A Schmitt trigger circuit (3) that compares the level of the output signal amplified by the differential amplifier (2) with the reference voltage and outputs a pulse-waveform output signal.
And these were formed on the same silicon substrate. The Hall element (1) material is also silicon. Further, there is an example using a GaAs substrate as described in JP-A-63-234577, but it has not yet been technically established.
上記回路構成において、ホール素子（１）に磁界が加
わると、ホール素子（１）の出力端子（４）（５）間に
磁界の強さに対応した電位差が発生し、この電位差がホ
ール素子（１）の出力信号として差動アンプ（２）の入
力端子（６）（７）に入力され、差動増幅された信号が
差動アンプ（２）の出力端子（８）から出力される。In the above circuit configuration, when a magnetic field is applied to the Hall element (1), a potential difference corresponding to the strength of the magnetic field is generated between the output terminals (4) and (5) of the Hall element (1), and this potential difference causes the Hall element ( The output signal of (1) is input to the input terminals (6) and (7) of the differential amplifier (2), and the differentially amplified signal is output from the output terminal (8) of the differential amplifier (2).
ホール素子（１）へ印加される磁界が第８図（イ）に
示すような片磁界である場合、ホール素子（１）の出力
信号及び差動増幅された信号の波形は第８図（ロ）のよ
うになる。そして、分圧抵抗等の手段により得られた基
準電圧と前記差動増幅された信号のレベルをシュミット
トリガー回路（３）が比較し、基準電圧との大小関係で
第８図（ハ）に示す如きパルス波形を出力端子（９）に
出力するよう構成されている。When the magnetic field applied to the hall element (1) is a unilateral magnetic field as shown in FIG. 8 (a), the waveforms of the output signal of the hall element (1) and the differentially amplified signal are shown in FIG. )become that way. Then, the Schmitt trigger circuit (3) compares the level of the differentially amplified signal with the reference voltage obtained by means such as a voltage dividing resistor, and the magnitude relationship with the reference voltage is shown in FIG. Such a pulse waveform is output to the output terminal (9).
（ハ）発明が解決しようとする課題 しかしながら、シリコン等の半導体材料は負の温度係
数を持つので、ホール素子（１）の出力波形は第８図
（ロ）に示すように温度によって上下に変動し、その変
動幅は無磁界付近で小さく最大磁界付近で大となる。し
かも、（１）材料がシリコンである為温度係数が大き
い、（２）材料がシリコンである為出力電圧が10mV程度
と小さく、これを増幅するので変動分まで増幅してしま
う、の理由により変動幅が大きい。そして、従来のホー
ルICは基準電圧を作成する必然性から前記変動幅が大き
い部分で比較を行う為、第８図（ハ）に示すように温度
変化によるパルス波形のタイミングのずれが大きい欠点
があった。(C) Problems to be Solved by the Invention However, since the semiconductor material such as silicon has a negative temperature coefficient, the output waveform of the Hall element (1) fluctuates up and down depending on the temperature as shown in FIG. 8 (b). However, the fluctuation range is small near the non-magnetic field and large near the maximum magnetic field. Moreover, since the temperature coefficient is large because (1) the material is silicon, and (2) the output voltage is as small as about 10 mV because the material is silicon, it is amplified because it is amplified. The width is large. In the conventional Hall IC, comparison is made in the part where the fluctuation range is large because of necessity of creating the reference voltage, and therefore there is a drawback that the timing difference of the pulse waveform due to temperature change is large as shown in FIG. It was
（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑み、無磁界時で負の出力
電圧を発生するようにオフセットされたホール素子（1
1）と、負側出力を基準電圧、正側出力を比較電圧とし
てホール素子（11）出力が入力される比較器（12）とを
備えることにより、簡単な構成で温度特性に優れたホー
ルICを提供するものである。(D) Means for Solving the Problems In view of the above-mentioned conventional problems, the present invention provides a Hall element (1) that is offset so as to generate a negative output voltage in the absence of a magnetic field.
1) and a comparator (12) to which the output of the Hall element (11) is input with the negative output as the reference voltage and the positive output as the comparison voltage, the Hall IC with a simple configuration and excellent temperature characteristics Is provided.
（ホ）作 用 本発明によれば、ホール素子（11）出力端（25）（2
6）間の電位差が磁界印加によって上昇し、オフセット
した分を反転するだけ（電位差が零となる）の磁界が加
わると比較器（12）の出力TrがONとなり、再び磁界強度
が下降すると出力TrがOFFとなる。従って、磁界温度に
対応したパルス波形を得ることができる。(E) Operation According to the present invention, the Hall element (11) output end (25) (2
The potential difference between 6) rises when a magnetic field is applied, and when a magnetic field that only reverses the offset (potential difference becomes zero) is applied, the output Tr of the comparator (12) turns ON, and when the magnetic field strength falls again, it is output. Tr is turned off. Therefore, the pulse waveform corresponding to the magnetic field temperature can be obtained.
（ヘ）実 施 例 以下に本発明の一実施例を図面を参照しながら詳細に
説明する。(F) Example Hereinafter, one example of the present invention will be described in detail with reference to the drawings.
第１図は、本発明にかかるホールICの回路構成を例示
するブロック図であり、GaAsホール素子（11）と、GaAs
ホール素子（11）の出力が入力される比較器（12）から
成り、GaAsホール素子（11）には安定化電源（13）によ
り安定化された＋VCCが印加され、比較器（12）の出力
端（14）と＋VCC端子（15）との間にはプルアップ抵抗
（16）が挿入される。FIG. 1 is a block diagram illustrating the circuit configuration of a Hall IC according to the present invention, which includes a GaAs Hall element (11) and a GaAs Hall element.
Comprising a comparator (12) to which the output of the Hall element (11) is input, + V CC stabilized by a stabilizing power supply (13) is applied to the GaAs Hall element (11), A pull-up resistor (16) is inserted between the output terminal (14) and the + V CC terminal (15).
GaAsホール素子（11）は、第２図に示す如く半絶縁性
GaAs基板（20）の一主面の表面層に入力通路となるＮ型
動作層（21）と、出力通路となるＮ型動作層（22）とが
形成される。Ｎ型動作層（21）および（22）は直交し、
互に交わる部分を共有する十字形の平面形状をしてい
る。Ｎ形動作層（21）および（22）は、それぞれ一対の
N+コンタクト層（23）によりそれぞれの両端を挾まれ
る。N+コンタクト層（23）の上面には、これらとほぼ同
一形状で重合するAuGe合金から成るオーミック電極層が
設けられ、さらにその上にはAu等から成るボンディング
パッド（24）が設けられる。The GaAs Hall element (11) has a semi-insulating property as shown in Fig. 2.
An N-type operating layer (21) serving as an input passage and an N-type operating layer (22) serving as an output passage are formed on the surface layer of one main surface of the GaAs substrate (20). N-type operating layers (21) and (22) are orthogonal,
It has a cross-shaped planar shape that shares the intersections with each other. The N-type operating layers (21) and (22) are each a pair of
Both ends are sandwiched by the N + contact layer (23). On the upper surface of the N + contact layer (23), an ohmic electrode layer made of an AuGe alloy that is polymerized in the same shape as these is provided, and a bonding pad (24) made of Au or the like is further provided thereon.
入力端のボンディングパッド（24a）（24a）に外部か
らバイアス電流Ｉを流し、基板（20）と垂直方向に磁束
密度Ｂをかけたとき、ローレンツ力によりＩとＢの双方
に直角な方向即ち出力通路の方向にホール起電力が発生
し、出力端の一対のボンディングパッド（24b）（24b）
に表れる。When a bias current I is applied to the bonding pads (24a) (24a) at the input end from the outside and a magnetic flux density B is applied in the direction perpendicular to the substrate (20), the direction perpendicular to both I and B, that is, the output, due to the Lorentz force. Hall electromotive force is generated in the direction of the passage, and a pair of bonding pads (24b) (24b) at the output end
Appears in.
斯る構成において、本願のGaAsホール素子（11）は無
磁界時に負の出力信号を得るように設計する。設計例を
第３図に示す。ホール素子（11）の入力通路となるＮ型
動作層（21）の両端には＋VCCの電源電位が印加される
ので、その電位分布は第３図右に示す傾きを持つ。無磁
界時で電位差が零となるのは出力通路となるＮ型動作層
（22）の＋側端子（25）と−側端子（26）が同じ電位を
持つ為である。従ってオフセット電位を得るには、−側
Ｎ型層（27）のパターンを、＋側Ｎ型層（28）のパター
ンに対して＋VCC端子（29）側にずらせば良い。パター
ンをずらせば、電位分布の傾きに従って−側端子（26）
を高電位、＋側端子（25）を低電位にして出力端子間に
負の電位差を発生させることができる。In such a configuration, the GaAs Hall element (11) of the present application is designed so as to obtain a negative output signal when there is no magnetic field. A design example is shown in FIG. Since a power supply potential of + V CC is applied to both ends of the N-type operation layer (21) which is the input passage of the Hall element (11), the potential distribution has a slope shown on the right side of FIG. The potential difference becomes zero in the absence of a magnetic field because the + side terminal (25) and the-side terminal (26) of the N-type operating layer (22) serving as the output passage have the same potential. Therefore, in order to obtain the offset potential, the pattern of the − side N-type layer (27) may be shifted to the + V CC terminal (29) side with respect to the pattern of the + side N-type layer (28). If you shift the pattern, the negative terminal (26) will follow the slope of the potential distribution.
To a high potential and the + side terminal (25) to a low potential to generate a negative potential difference between the output terminals.
但し、上記手法ではオフセット電圧が数百mVにも達し
てしまう。そこで−側Ｎ型層（27）と＋側Ｎ型層（28）
のパターンに不純物をイオン注入しないスリット（30）
を設ける。各端子の電位は電位分布の傾きを積分した面
積（図示ａ＋ｂ）に比例するので、このようなスリット
（30）の位置や幅を＋側と−側とでずらすことにより、
例えば20mV程度のオフセット電位を得ることができる。However, the above method causes the offset voltage to reach several hundred mV. Therefore, the-side N-type layer (27) and the + side N-type layer (28)
Slits that do not ion-implant impurities into the pattern (30)
To provide. Since the potential of each terminal is proportional to the area (a + b in the figure) that integrates the slope of the potential distribution, by shifting the position and width of such slit (30) between the + side and the-side,
For example, an offset potential of about 20 mV can be obtained.
コンパレータ（12）の回路例を第４図に示す。TR1〜T
R8はトランジスタ、I0は定電流源、（31）（32）はホー
ル素子（11）の出力信号が入力される入力端子、（14）
は出力端子で、シリコン半導体チップ上に周知の技術で
集積化される。A circuit example of the comparator (12) is shown in FIG. TR 1- T
R 8 is a transistor, I 0 is a constant current source, (31) and (32) are input terminals to which the output signal of the hall element (11) is input, (14)
Is an output terminal, which is integrated on a silicon semiconductor chip by a known technique.
ホール素子（11）チップと、コンパレータ（12）チッ
プとは例えば第５図に示すように組立てる。（40）はリ
ード、（41）はホール素子チップ、（42）はコンパレー
タチップで、第１図の回路図に従ってワイヤボンドした
後主要部を樹脂（43）でモールドする。The Hall element (11) chip and the comparator (12) chip are assembled as shown in FIG. 5, for example. (40) is a lead, (41) is a Hall element chip, and (42) is a comparator chip. After wire bonding according to the circuit diagram of FIG. 1, the main part is molded with resin (43).
上記第１図の構成において、GaAsホール素子（11）の
十字形パターンに垂直に第６図（イ）のような片磁界を
印加すると、ホール素子（11）の出力端子（25）（26）
間に第６図（ロ）のような出力電圧VHの波形が得られ
る。即ち、無磁界時においてはGaAsホール素子（11）の
設計に従って逆方向の出力電圧VHが生じ、磁界の強さが
増加するに従って出力電圧VHも増大する。オフセットさ
れた電圧分の電位差を発生させるだけの強さの磁界が加
わった時にホール素子（11）の出力電圧VHは「０」とな
り、それ以上の強い磁界が加われば出力電圧VHは正方向
の電圧に反転する。その後は磁界の強さに対応して増
大、ピークを抑え、減少して無磁界になると再びオフセ
ットされた出力電圧VHの値にもどる。GaAsホール素子
（11）はシリコンに比べて大出力を得易いので、ピーク
時の出力を大きくできる。例えば500ガウス印加時にお
いて、シリコンでは高々10mV位であるのに対しGaAsはそ
の20倍程度の出力を得られる。ピーク時の出力が大きい
ことは、出力電圧VHの波形の傾きを大きくできることを
意味し、後述する点でこの傾きは急である方が良い。In the configuration of FIG. 1 above, when a unidirectional magnetic field as shown in FIG. 6 (a) is applied perpendicularly to the cross pattern of the GaAs Hall element (11), the output terminals (25) (26) of the Hall element (11) are applied.
In the meantime, the waveform of the output voltage V H as shown in FIG. 6B is obtained. That is, in the absence of a magnetic field, the output voltage V H in the opposite direction is generated according to the design of the GaAs Hall element (11), and the output voltage V H also increases as the magnetic field strength increases. The output voltage V H of the Hall element (11) becomes “0” when a magnetic field having a strength sufficient to generate the potential difference of the offset voltage is applied, and the output voltage V H becomes positive when a stronger magnetic field is applied. Invert to the voltage in the direction. After that, when the magnetic field strength is increased, the peak is suppressed, and when the magnetic field is reduced and there is no magnetic field, the output voltage V H returns to the offset value. Since the GaAs Hall element (11) can easily obtain a large output as compared with silicon, the peak output can be increased. For example, when 500 Gauss is applied, the output is about 20 mV for GaAs, whereas the output is about 10 mV for silicon. A large output at the peak means that the slope of the waveform of the output voltage V H can be made large, and it is better that this slope is steep from the point described later.
第６図（ロ）の如きホール素子（11）の出力電圧V
Hは、−側を基準電圧、＋側を比較電圧として比較器（1
2）の入力端子（31）（32）に入力される。比較器（1
2）は基準電圧に対して比較電圧が大のときに出力TrがO
Nするよう構成されているので、比較器（12）の出力は
第６図（ハ）に示す如く、ホール素子（11）の出力電圧
VHが「負」から「０」を超えた時に出力TrがONに反転
し、「正」から「０」に減少した時に再び出力TrがOFF
に反転する。これで、回転角制御に有利なパルス波形が
得られる。Output voltage V of Hall element (11) as shown in Fig. 6 (b)
H is a comparator (1
It is input to the input terminals (31) and (32) of 2). Comparator (1
2) Output Tr is O when the comparison voltage is larger than the reference voltage.
The output of the comparator (12) is the output voltage of the Hall element (11) as shown in FIG.
Output Tr is inverted to ON when V H is greater than "0" from "negative", again output Tr when was reduced from "positive" to "0" is OFF
Flip to. As a result, a pulse waveform advantageous for rotation angle control can be obtained.
GaAsも半導体の一種なので、出力は負の温度係数によ
り左右される。つまり第６図（ロ）に示す通り、温度が
高くなると出力波形は全体的に低く、温度が低くなると
反対に出力波形は全体的に高くなる。その変化は磁界の
強さが大きい程大きな変化として表れ、無磁界では変化
が小さい。Since GaAs is also a semiconductor, its output depends on its negative temperature coefficient. That is, as shown in FIG. 6B, the output waveform is generally low when the temperature is high, and conversely, the output waveform is high when the temperature is low. The change appears as a larger change as the strength of the magnetic field increases, and the change is small in the absence of a magnetic field.
この出力波形の変化は当然比較器（12）出力の磁界に
対するタイミングのずれとして表れるが、本願発明の構
成によれば、前記タンミングのずれは従来例に比べ約1/
3と極めて小さな値で済む。即ち、本願構成によれば設
計したオフセット電圧が反転する点で比較器（12）の出
力が反転する構成としたので、温度特性による出力波形
の変化がまだ小さい範囲で、しかも出力波形が急峻な傾
きを有する部分で比較を行うことができる。従って、第
６図（ハ）と第８図（ハ）の比較で明らかな様に、本願
発明はタイミングのずれを小さなものにできる。This change in the output waveform naturally appears as a timing shift with respect to the magnetic field of the output of the comparator (12), but according to the configuration of the present invention, the tamping shift is about 1 / th that of the conventional example.
A very small value of 3 is enough. That is, according to the configuration of the present application, the output of the comparator (12) is inverted at the point where the designed offset voltage is inverted, so that the change in the output waveform due to the temperature characteristic is still small, and the output waveform is steep. The comparison can be performed in a portion having a slope. Therefore, as is clear from the comparison between FIG. 6 (c) and FIG. 8 (c), the present invention can reduce the timing deviation.
また、本願発明はシリコンチップによる回路構成が従
来例よりシンプルにできるので、その分だけ温度変化に
よる影響を小さくできる他、第５図のように１パッケー
ジ化したことにより、耐ノイズ性を向上できる。Further, in the present invention, since the circuit configuration of the silicon chip can be made simpler than that of the conventional example, the influence of temperature change can be reduced accordingly, and noise resistance can be improved by forming one package as shown in FIG. .
さらに、ホール素子のオフセット電圧を選別すること
により、特性の揃った素子が歩留まり良く得られる。Furthermore, by selecting the offset voltage of the Hall element, elements with uniform characteristics can be obtained with high yield.
（ト）発明の効果 以上に説明したように、本願発明の構成によれば、オ
フセット電圧が反転する点で判定を行う構成としたの
で、温度変化によるタイミングのずれを極めて小さくで
き、従って正確な回転制御を実施できるホールICを提供
できる。(G) Effect of the Invention As described above, according to the configuration of the present invention, since the determination is made at the point where the offset voltage is inverted, the timing shift due to the temperature change can be made extremely small, and therefore the accurate A Hall IC that can control rotation can be provided.
さらに、ホール素子のオフセット電圧を選別するだけ
で特性を決定できるので、生産性を向上できる。Further, since the characteristics can be determined only by selecting the offset voltage of the Hall element, the productivity can be improved.
第１図と第２図は夫々本発明を説明する為の回路図と平
面図、第３図は本発明のホール素子（11）の平面パター
ンと電位分布を示す図、第４図は比較器（12）の回路例
を示す回路図、第５図はホールICの組立状態を示す平面
図、第６図（イ）（ロ）（ハ）は本発明を説明する為の
特性図、第７図と第８図（イ）（ロ）（ハ）は夫々従来
例を説明する為の回路図と特性図である。1 and 2 are respectively a circuit diagram and a plan view for explaining the present invention, FIG. 3 is a view showing a plane pattern and a potential distribution of the Hall element (11) of the present invention, and FIG. 4 is a comparator. FIG. 5 is a circuit diagram showing an example of the circuit of (12), FIG. 5 is a plan view showing an assembled state of the Hall IC, and FIGS. FIG. 8 and (a), (b) and (c) of FIG. 8 are a circuit diagram and a characteristic diagram, respectively, for explaining a conventional example.
Claims (4)
一対の電源端子を具備し、無磁界印加時に前記出力端子
の負側の端子の電位に対して正側の端子の電位がマイナ
スとなり、印加する磁界が大きくなるに従って前記正側
の端子の電位がゼロおよびプラスに反転するように出力
電圧がオフセットされたホール素子と、 前記ホール素子の正側の出力端子が非反転入力端子（＋
側）に接続され、前記ホール素子の負側の出力端子が反
転入力端子（−側）に接続され、前記負側の端子の電位
に対して前記正側の端子の電位がプラスに反転した時に
出力信号を出力する比較器とを具備することを特徴とす
るホールIC。1. A pair of output terminals consisting of a positive side and a negative side and a pair of power supply terminals, wherein the potential of the positive side terminal is negative with respect to the potential of the negative side terminal of the output terminal when a magnetic field is applied. The Hall element having an output voltage offset so that the potential of the positive side terminal is inverted to zero and positive as the applied magnetic field is increased, and the positive side output terminal of the Hall element is a non-inverting input terminal ( +
Side), the negative side output terminal of the Hall element is connected to the inverting input terminal (-side), and the potential of the positive side terminal is positively inverted with respect to the potential of the negative side terminal. A Hall IC, comprising: a comparator that outputs an output signal.
とを特徴とする請求項第１項に記載のホールIC。2. The Hall IC according to claim 1, wherein the Hall element is a GaAs Hall element.
器がSiチップで夫々構成され、前記GaAsとSiチップを同
一本体内に収納したことを特徴とする請求項第１項に記
載のホールIC。3. The hall according to claim 1, wherein the Hall element is a GaAs chip, and the comparator is a Si chip, and the GaAs and the Si chip are housed in the same body. I C.
体層と、出力通路となる半導体層とが十字形状に形成さ
れ、前記入力通路となる半導体層の両端にバイアスを印
加する為の端子が設けられ、前記出力通路となる半導体
層の両端には出力を取り出す為の端子がそれぞれ設けら
れたホール効果素子において、 前記出力通路となる半導体層に、前記半導体層を除去し
たスリットを左右非対象となるように配置し、無磁界時
において前記出力端子の負側の端子の電位より前記出力
端子の正側の電位がマイナスとなるように、出力電圧を
オフセットしたことを特徴とするホール効果素子。4. A semiconductor layer serving as an input passage and a semiconductor layer serving as an output passage are formed in a cross shape on a surface of a semiconductor substrate, and terminals for applying a bias to both ends of the semiconductor layer serving as the input passage. In the Hall effect element in which terminals for extracting an output are respectively provided at both ends of the semiconductor layer serving as the output passage, the semiconductor layer serving as the output passage is provided with slits left and right The Hall effect, which is characterized in that the output voltage is offset so that the potential on the positive side of the output terminal becomes negative relative to the potential on the negative side terminal of the output terminal in the absence of a magnetic field. element.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156222A JPH0810773B2 (en) | 1989-06-19 | 1989-06-19 | Hall IC and Hall effect element |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156222A JPH0810773B2 (en) | 1989-06-19 | 1989-06-19 | Hall IC and Hall effect element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321086A JPH0321086A (en) | 1991-01-29 |
| JPH0810773B2 true JPH0810773B2 (en) | 1996-01-31 |
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ID=15623027
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JPH0810773B2 (en) |
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-
1989
- 1989-06-19 JP JP1156222A patent/JPH0810773B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5131194B2 (en) | 2006-09-05 | 2013-01-30 | 日本電気株式会社 | Packet recovery method, communication system, information processing apparatus, and program |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321086A (en) | 1991-01-29 |
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