JPH0810823B2 - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPH0810823B2 JPH0810823B2 JP2274932A JP27493290A JPH0810823B2 JP H0810823 B2 JPH0810823 B2 JP H0810823B2 JP 2274932 A JP2274932 A JP 2274932A JP 27493290 A JP27493290 A JP 27493290A JP H0810823 B2 JPH0810823 B2 JP H0810823B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はSIサイリスタとMOSFETとを組合せてなる複合
半導体装置に関するものである。
半導体装置に関するものである。
従来、複合半導体装置の一例としては、GTOサイリス
タと２つのMOSFETおよびツェナーダイオードとの組合に
よる複合半導体装置がある。
タと２つのMOSFETおよびツェナーダイオードとの組合に
よる複合半導体装置がある。
第８図はその一例を示す内部接続図で、この従来装置
の構成は、GTOサイリスタ３′の陽極とゲート極間を各
々、第１のMOSFET1′のドレインとソースとでそれぞれ
短絡するように接続し、GTOサイリスタ３′の陰極には
第２のMOSFET2′のドレインを直列に接続するととも
に、GTOサイリスタ３′のゲートと第１のMOSFET1′のソ
ースの接続点にツェナーダイオード６′の陰極を接続
し、更にツェナーダイオード６′の陽極と第２のMOSFET
2′のソースを接続している。
の構成は、GTOサイリスタ３′の陽極とゲート極間を各
々、第１のMOSFET1′のドレインとソースとでそれぞれ
短絡するように接続し、GTOサイリスタ３′の陰極には
第２のMOSFET2′のドレインを直列に接続するととも
に、GTOサイリスタ３′のゲートと第１のMOSFET1′のソ
ースの接続点にツェナーダイオード６′の陰極を接続
し、更にツェナーダイオード６′の陽極と第２のMOSFET
2′のソースを接続している。
複合半導体装置全体として、陽極Ａ′をGTOサイリス
タ３′の陽極、陰極Ｋ′を第２のMOSFET2′のソース、
さらにそれぞれのMOSFETのゲートを接続して電極Ｇ′と
している。なお、ここで使用しているGTOサイリスタ
３′はノーマリーオフ形サイリスタ、つまりゲートと陰
極間電圧0Vのとき陽極電流を流さないものである。ま
た、ダイオード４′は誘導負荷時等の還流用ダイオード
として複合半導体装置全体の陽極Ａ′と陰極Ｋ′間に設
けられている。
タ３′の陽極、陰極Ｋ′を第２のMOSFET2′のソース、
さらにそれぞれのMOSFETのゲートを接続して電極Ｇ′と
している。なお、ここで使用しているGTOサイリスタ
３′はノーマリーオフ形サイリスタ、つまりゲートと陰
極間電圧0Vのとき陽極電流を流さないものである。ま
た、ダイオード４′は誘導負荷時等の還流用ダイオード
として複合半導体装置全体の陽極Ａ′と陰極Ｋ′間に設
けられている。
この従来装置では、第１のMOSFET1′をGTOサイリスタ
３′のゲート電流供給用スイッチとし、第２のMOSFET
2′を主電流を高速にしゃ断するスイッチとして動作さ
せるとともに、GTOサイリスタ３′のゲート極からツェ
ナーダイオード６′の陰極→陽極の順路でGTOサイリス
タ３′内の蓄積電荷を短時間に排出する構成と機構によ
り、ゲート駆動形態をGTOサイリスタの電流駆動形か
ら、MOSFETのゲート極による電圧駆動形とする省電力ゲ
ート駆動方式の確保と、主電流のスイッチング動作の高
速化が行われている。
３′のゲート電流供給用スイッチとし、第２のMOSFET
2′を主電流を高速にしゃ断するスイッチとして動作さ
せるとともに、GTOサイリスタ３′のゲート極からツェ
ナーダイオード６′の陰極→陽極の順路でGTOサイリス
タ３′内の蓄積電荷を短時間に排出する構成と機構によ
り、ゲート駆動形態をGTOサイリスタの電流駆動形か
ら、MOSFETのゲート極による電圧駆動形とする省電力ゲ
ート駆動方式の確保と、主電流のスイッチング動作の高
速化が行われている。
しかし、従来のGTOサイリスタとMOSFETとによる複合
半導体装置にあっては次のような欠点があった。
半導体装置にあっては次のような欠点があった。
（イ） GTOサイリスタ３′はノーマリオフ形サイリス
タであり、GTOサイリスタ３′のターンオンのためには
比較的大きなゲート電流による付勢が必要であり、第１
のMOSFET1′が必要不可欠である。
タであり、GTOサイリスタ３′のターンオンのためには
比較的大きなゲート電流による付勢が必要であり、第１
のMOSFET1′が必要不可欠である。
（ロ） 複合半導体装置の順阻止耐圧は、ツェナーダイ
オードの損失低減のため、極力ツェナー電圧の低いもの
が使われるところから、殆んどGTOサイリスタ３′の陽
極とゲート極間の耐圧で決まる。そのため、第１のMOSF
ET1′のドレインとソース間耐圧もGTOサイリスタ３′の
陽極とゲート極間の耐圧と同等以上の高耐圧のものが必
要である。すなわち、MOSFETの単体耐圧以上の複合半導
体装置は造れないという決定的な欠点がある。
オードの損失低減のため、極力ツェナー電圧の低いもの
が使われるところから、殆んどGTOサイリスタ３′の陽
極とゲート極間の耐圧で決まる。そのため、第１のMOSF
ET1′のドレインとソース間耐圧もGTOサイリスタ３′の
陽極とゲート極間の耐圧と同等以上の高耐圧のものが必
要である。すなわち、MOSFETの単体耐圧以上の複合半導
体装置は造れないという決定的な欠点がある。
（ハ） 複合半導体装置のオンからオフへの移行過程に
おいて、第２のMOSFET2′がオフした直後の主電流は、G
TOサイリスタ３′の陽極からゲート極を経て、ツェナー
ダイオード４の陰極より陽極へと、GTOサイリスタ内の
蓄積電荷を排出しきるまでの期間流れる。そのため、GT
Oサイリスタ３′が順阻止能力を回復するまでの期間ツ
ェナーダイオード６′にはツェナー電圧と主電流の積で
与えられる大きな損失を発生する。そのため、大容量の
複合半導体装置を造ることができない。
おいて、第２のMOSFET2′がオフした直後の主電流は、G
TOサイリスタ３′の陽極からゲート極を経て、ツェナー
ダイオード４の陰極より陽極へと、GTOサイリスタ内の
蓄積電荷を排出しきるまでの期間流れる。そのため、GT
Oサイリスタ３′が順阻止能力を回復するまでの期間ツ
ェナーダイオード６′にはツェナー電圧と主電流の積で
与えられる大きな損失を発生する。そのため、大容量の
複合半導体装置を造ることができない。
（ニ） 第１のMOSFET1′のソースは第２のMOSFET2′の
ソースに対してツェナー電圧だけ高い電位となるため、
各MOSFETへのゲート制御信号のレベル調整や、ノイズ誤
動作防止のための制御回路が必要となっていた。
ソースに対してツェナー電圧だけ高い電位となるため、
各MOSFETへのゲート制御信号のレベル調整や、ノイズ誤
動作防止のための制御回路が必要となっていた。
本発明は上述した点に鑑みて創案されたもので、その
目的とするところは、ターンオンのための比較的大きな
ゲート電流などを必要とせず、高耐圧のMOSFETも不要
で、低オン電圧であるが故に装置全体の発熱が少なく制
御回路構成が簡易で、且つ高速なスイッチング動作ので
きる複合半導体装置を提供するものである。
目的とするところは、ターンオンのための比較的大きな
ゲート電流などを必要とせず、高耐圧のMOSFETも不要
で、低オン電圧であるが故に装置全体の発熱が少なく制
御回路構成が簡易で、且つ高速なスイッチング動作ので
きる複合半導体装置を提供するものである。
つまり、その目的を達成するための手段は、後述する
ゲート電流による付勢が不要なノーマリオン形SIサイリ
スタを使用し、そのゲートには第１のMOSFETのドレイン
を、ノーマリオン形SIサイリスタの陰極には第２のMOSF
ETのドレインをそれぞれ接続し、第１および第２のMOSF
ETの各ソースを互に接続して構成する。
ゲート電流による付勢が不要なノーマリオン形SIサイリ
スタを使用し、そのゲートには第１のMOSFETのドレイン
を、ノーマリオン形SIサイリスタの陰極には第２のMOSF
ETのドレインをそれぞれ接続し、第１および第２のMOSF
ETの各ソースを互に接続して構成する。
この複合半導体装置全体の陽極と陰極は、それぞれノ
ーマリオン形SIサイリスタの陽極および前記２つのMOSF
ETの各ソースの接続点であり、その複合半導体装置のゲ
ート駆動信号は、請求項２）項に示すそれぞれ互に相反
する信号をゲート駆動装置から、それぞれ前記２つのMO
SFETのゲート極に加えられ駆動される。
ーマリオン形SIサイリスタの陽極および前記２つのMOSF
ETの各ソースの接続点であり、その複合半導体装置のゲ
ート駆動信号は、請求項２）項に示すそれぞれ互に相反
する信号をゲート駆動装置から、それぞれ前記２つのMO
SFETのゲート極に加えられ駆動される。
すなわち、第１のMOSFETにオンの信号が加えられる
と、第２のMOSFETにはオフの信号が加えられ、複合半導
体装置は全体としてオフとなり、第１のMOSFETがオフの
信号で、第１のMOSFETがオンの信号の場合は逆に全体と
してはオンになる。
と、第２のMOSFETにはオフの信号が加えられ、複合半導
体装置は全体としてオフとなり、第１のMOSFETがオフの
信号で、第１のMOSFETがオンの信号の場合は逆に全体と
してはオンになる。
前記ゲート駆動信号の与え方は、前述のように、略々
互いに相反する信号を与えるが、請求項３）項に示すよ
うに、第２のMOSFETのオンからオフへの移行指令が付与
される前に、ゲート時間調整装置から、第１のMOSFETの
オン指令を与え、互いにオーバラップして２つのMOSFET
のオン期間を設けると複合半導体装置のターンオフ時間
を短縮する上で効果的である。
互いに相反する信号を与えるが、請求項３）項に示すよ
うに、第２のMOSFETのオンからオフへの移行指令が付与
される前に、ゲート時間調整装置から、第１のMOSFETの
オン指令を与え、互いにオーバラップして２つのMOSFET
のオン期間を設けると複合半導体装置のターンオフ時間
を短縮する上で効果的である。
次に、本発明の複合半導体装置の作用について説明す
る。
る。
まず始めに、本発明の構成要素であるSIサイリスタの
構造特性について、第１図および第２図を参照して説明
する。
構造特性について、第１図および第２図を参照して説明
する。
第１図はSIサイリスタの構造を示す説明図であり、陽
極側電極A31、陽極を形成する電極A31に当接しn+層によ
り陽極短絡されたP+層、バルクのn-層、電極G31とG32に
当接する各々のP+層（電極G31,G32は実阻止の場合多数
あり、それらの多数組はオーミックコンタクトで互いに
短絡接続されている）、陰極を形成するn+層および陰極
側電極K31により構成されている。
極側電極A31、陽極を形成する電極A31に当接しn+層によ
り陽極短絡されたP+層、バルクのn-層、電極G31とG32に
当接する各々のP+層（電極G31,G32は実阻止の場合多数
あり、それらの多数組はオーミックコンタクトで互いに
短絡接続されている）、陰極を形成するn+層および陰極
側電極K31により構成されている。
また、本発明の説明を容易にするために、各スイッチ
1,2は第1,第２のMOSFETと対比させている。すなわち、
ノーマリオン形SIサイリスタ３が電極G31とG32をスイッ
チ１に接続し、電極K31にスイッチ２を接続し、スイッ
チ１と２の他端を互いに短絡の上複合半導体装置を形成
し、電源10の正極と負荷11をそれぞれ直列に接続して、
電源10の負極側は短絡スイッチ1,2側、負荷11側は電極A
31に接続している。
1,2は第1,第２のMOSFETと対比させている。すなわち、
ノーマリオン形SIサイリスタ３が電極G31とG32をスイッ
チ１に接続し、電極K31にスイッチ２を接続し、スイッ
チ１と２の他端を互いに短絡の上複合半導体装置を形成
し、電源10の正極と負荷11をそれぞれ直列に接続して、
電源10の負極側は短絡スイッチ1,2側、負荷11側は電極A
31に接続している。
今、第１図に示すように、スイッチ１を閉、スイッチ
２を開とすると、ノーマリオン形SIサイリスタ３は陽極
P+層、バルクn-層、ゲートP+層によりなるP+n-P+の３層
よりなるトランジスタが構成されたことになる。
２を開とすると、ノーマリオン形SIサイリスタ３は陽極
P+層、バルクn-層、ゲートP+層によりなるP+n-P+の３層
よりなるトランジスタが構成されたことになる。
ノーマリオン形SIサイリスタ３の接合内では、各ゲー
トP+層をとり囲むようにn-層中に＋＋…＋＋で示す正電
位の空乏層の境界面と、各ゲートP+層内に生ずる−−…
−−で示す負電位の空乏層の境界面が形成され、この空
乏層の生成によりノーマリオン形SIサイリスタはオフ状
態を保っている。
トP+層をとり囲むようにn-層中に＋＋…＋＋で示す正電
位の空乏層の境界面と、各ゲートP+層内に生ずる−−…
−−で示す負電位の空乏層の境界面が形成され、この空
乏層の生成によりノーマリオン形SIサイリスタはオフ状
態を保っている。
また、この空乏層の拡がり方はノーマリオン形SIサイ
リスタ３のゲートP+層近傍の構造により種々の特性のノ
ーマリオン形SIサイリスタに変化する。
リスタ３のゲートP+層近傍の構造により種々の特性のノ
ーマリオン形SIサイリスタに変化する。
例えば、ゲートP+層相互間の寸法とその相互間n-層の
不純物濃度、およびゲートP+層自体の不純物濃度とによ
って、第２図に示すノーマリオン形SIサイリスタ３の電
極A31とゲートの電極G31,G32間に印加される電圧VDと、
スイッチ２の開放時の陰極〜ゲート間空乏層により誘起
する陰極側電極K31〜ゲート側電極G31,G32間発生電圧
（前者陰極側が正，後者ゲート側が負）VKGとの関係を
種々のノーマリオン形SIサイリスタ３について実験的に
求めると、代表的な曲線a1〜a4に示すような種々の特性
のノーマリオン形SIサイリスタが得られる。
不純物濃度、およびゲートP+層自体の不純物濃度とによ
って、第２図に示すノーマリオン形SIサイリスタ３の電
極A31とゲートの電極G31,G32間に印加される電圧VDと、
スイッチ２の開放時の陰極〜ゲート間空乏層により誘起
する陰極側電極K31〜ゲート側電極G31,G32間発生電圧
（前者陰極側が正，後者ゲート側が負）VKGとの関係を
種々のノーマリオン形SIサイリスタ３について実験的に
求めると、代表的な曲線a1〜a4に示すような種々の特性
のノーマリオン形SIサイリスタが得られる。
それらの構造と特性の関係は、以下の（）内に記載す
る相反する構造の場合も含めて、両極端の説明をすれば
次のようになり、本願の複合半導体装置の動作作用と密
接な関係をもつことになる。
る相反する構造の場合も含めて、両極端の説明をすれば
次のようになり、本願の複合半導体装置の動作作用と密
接な関係をもつことになる。
すなわち、チャンネルを形成するゲートP+層相互間寸
法が比較的大きく（小さく）、チャンネル部n-層の不純
物濃度がごく低いか（比較的高いか）、補償により等価
的に不純物濃度が低くなった状態（補償されず不純物濃
度が比較的高い状態）で、ゲートP+層の不純物濃度が高
い場合（低い場合）、およびそれらの組合せにより、曲
線a1（a4）の特性のように変化する。
法が比較的大きく（小さく）、チャンネル部n-層の不純
物濃度がごく低いか（比較的高いか）、補償により等価
的に不純物濃度が低くなった状態（補償されず不純物濃
度が比較的高い状態）で、ゲートP+層の不純物濃度が高
い場合（低い場合）、およびそれらの組合せにより、曲
線a1（a4）の特性のように変化する。
一方、第１図でスイッチ１を開、スイッチ２を閉とす
ると、SIサイリスタ３のゲート側電極G31,G32は電源10
の負極より開放され、ゲートP+層をとり囲む空乏層はn-
層中のゲートP+層のごく近傍の範囲に縮小する。ゲート
P+層はスイッチ１により、複合半導体装置全体の陰極よ
り開放されるため、ごく短時間でゲートP+層自体の電位
はフロートの状態となり、チャンネル近傍のn-層の電位
となって電源10の電圧によってSIサイリスタの陰極n+層
から注入される電子及びSIサイリスタの陽極から注入さ
れるホールによる各キャリアがゲートP+層より複合半導
体装置全体の陰極に直接引き抜かれることなく、両キャ
リアによる電流が陽極から陰極に向けてスムースに流れ
るため、SIサイリスタの陽極〜陰極間は低インピーダン
スとなって、低いオン電圧を実現することが出来る。本
願の目的である特に外部からゲートにゲート電流を注入
することなくノーマリオン形SIサイリスタを導通させる
ためには、チャンネル部の空乏層が両ゲートP+層寄に縮
小開放して、陽極のP+層→バルクn-層→陰極n+層で形成
されるダイオードの順方向となり、低オン電圧特性のSI
サイリスタ、つまりノーマリオン形SIサイリスタが使用
でき、本願の複合半導体装置の構成上好都合なノーマリ
オン形SIサイリスタが利用できることになる。
ると、SIサイリスタ３のゲート側電極G31,G32は電源10
の負極より開放され、ゲートP+層をとり囲む空乏層はn-
層中のゲートP+層のごく近傍の範囲に縮小する。ゲート
P+層はスイッチ１により、複合半導体装置全体の陰極よ
り開放されるため、ごく短時間でゲートP+層自体の電位
はフロートの状態となり、チャンネル近傍のn-層の電位
となって電源10の電圧によってSIサイリスタの陰極n+層
から注入される電子及びSIサイリスタの陽極から注入さ
れるホールによる各キャリアがゲートP+層より複合半導
体装置全体の陰極に直接引き抜かれることなく、両キャ
リアによる電流が陽極から陰極に向けてスムースに流れ
るため、SIサイリスタの陽極〜陰極間は低インピーダン
スとなって、低いオン電圧を実現することが出来る。本
願の目的である特に外部からゲートにゲート電流を注入
することなくノーマリオン形SIサイリスタを導通させる
ためには、チャンネル部の空乏層が両ゲートP+層寄に縮
小開放して、陽極のP+層→バルクn-層→陰極n+層で形成
されるダイオードの順方向となり、低オン電圧特性のSI
サイリスタ、つまりノーマリオン形SIサイリスタが使用
でき、本願の複合半導体装置の構成上好都合なノーマリ
オン形SIサイリスタが利用できることになる。
すなわち、前述のオフ状態の特性との関係は第２図の
曲線a1が最もノーマリオン形の素子であり、a2→a3→a4
の順にノーマリオン形に近くなる。
曲線a1が最もノーマリオン形の素子であり、a2→a3→a4
の順にノーマリオン形に近くなる。
これらを本願の複合半導体装置に用いるMOSFETの特性
との関係で言えば、スイッ２の耐圧は採用したノーマリ
オン形SIサイリスタの特性により、第２図の各曲線で決
定される電圧VKG以上のものが必要となるが、その耐圧
は以上の説明で明確なように、ノーマリオン形SIサイリ
スタのゲート〜陰極間逆方向耐圧以下でよい。
との関係で言えば、スイッ２の耐圧は採用したノーマリ
オン形SIサイリスタの特性により、第２図の各曲線で決
定される電圧VKG以上のものが必要となるが、その耐圧
は以上の説明で明確なように、ノーマリオン形SIサイリ
スタのゲート〜陰極間逆方向耐圧以下でよい。
また、スイッチ１の耐圧はノーマリオン形SIサイリス
タが導通するタイミングで発生するノーマリオン形SIサ
イリスタ３のゲート〜陰極間順方向電圧とスイッチ２の
導通オン電圧と若干の配線による電圧降下の和の電圧で
決定され、スイッチ２の耐圧と同等以下でよい。
タが導通するタイミングで発生するノーマリオン形SIサ
イリスタ３のゲート〜陰極間順方向電圧とスイッチ２の
導通オン電圧と若干の配線による電圧降下の和の電圧で
決定され、スイッチ２の耐圧と同等以下でよい。
以上の説明から明確なように、本願の複合半導体装置
は装置全体がオフ状態のとき、ノーマリオン形SIサイリ
スタ３のn-層に充分に空乏層が拡がり、装置全体に加え
られる電圧の大部分をノーマリオン形サイリスタが分担
し、第１のMOSFETによるノーマリオン形SIサイリスタ３
のゲートからの電荷引抜き動作を高速にし、第２のMOSF
ETにより負荷電流のしゃ断を即座に行うよう作用する。
すなわち、n-層中の空乏層がノーマリオン形SIサイリス
タの陰極、ゲート極間の負バイアスとして、効果的に作
用していることを示す。
は装置全体がオフ状態のとき、ノーマリオン形SIサイリ
スタ３のn-層に充分に空乏層が拡がり、装置全体に加え
られる電圧の大部分をノーマリオン形サイリスタが分担
し、第１のMOSFETによるノーマリオン形SIサイリスタ３
のゲートからの電荷引抜き動作を高速にし、第２のMOSF
ETにより負荷電流のしゃ断を即座に行うよう作用する。
すなわち、n-層中の空乏層がノーマリオン形SIサイリス
タの陰極、ゲート極間の負バイアスとして、効果的に作
用していることを示す。
このように各MOSFETへのゲート電圧信号は、基本的に
は互いに相反する１組のオン・オフ信号をそれぞれのMO
SFETに与えて、複合装置全体のオンまたはオフ状態が得
られる。更に、この装置のオンからオフまたはオフから
オンに移行する過渡状態を短縮し、高速な装置を提供す
るためには、各MOSFETのゲート信号付与から各MOSFETが
導通または開放するまでの動作遅れ時間の短縮が重要で
ある。
は互いに相反する１組のオン・オフ信号をそれぞれのMO
SFETに与えて、複合装置全体のオンまたはオフ状態が得
られる。更に、この装置のオンからオフまたはオフから
オンに移行する過渡状態を短縮し、高速な装置を提供す
るためには、各MOSFETのゲート信号付与から各MOSFETが
導通または開放するまでの動作遅れ時間の短縮が重要で
ある。
ことに、高耐圧，大電流の装置をオン状態からオフ状
態に移行する際、前記ノーマリオン形SIサイリスタ部の
n-ベース層に蓄積する多量のホールを短時間に引抜くた
めに、第１のMOSFETをいち早く導通させる必要がある。
態に移行する際、前記ノーマリオン形SIサイリスタ部の
n-ベース層に蓄積する多量のホールを短時間に引抜くた
めに、第１のMOSFETをいち早く導通させる必要がある。
そこで第２のMOSFETをオフさせる前に、第１のMOSFET
のゲートにオン信号を与え、両MOSFETがともに導通する
期間を設けるよう各MOSFETのゲート電圧信号を制御す
る。
のゲートにオン信号を与え、両MOSFETがともに導通する
期間を設けるよう各MOSFETのゲート電圧信号を制御す
る。
このことにより、前述したノーマリオン形SIサイリス
タのn-ベース層に蓄積したホールは、ただちに引き抜か
れるとともに、従来装置のツェナーダイオードを経由し
てGTOサイリスタ部の蓄積キャリアを引き抜くのとは異
なり、第１のMOSFETの低オン抵抗による引き抜きである
ことから、前述のn-ベース層の蓄積ホールの引き抜きに
かかる全時間も短縮され、ツェナーダイオード使用の場
合のような大きなツェナーダイオード損失の発生もな
い。
タのn-ベース層に蓄積したホールは、ただちに引き抜か
れるとともに、従来装置のツェナーダイオードを経由し
てGTOサイリスタ部の蓄積キャリアを引き抜くのとは異
なり、第１のMOSFETの低オン抵抗による引き抜きである
ことから、前述のn-ベース層の蓄積ホールの引き抜きに
かかる全時間も短縮され、ツェナーダイオード使用の場
合のような大きなツェナーダイオード損失の発生もな
い。
以下、本発明の一実施例を図面に基づいて説明する。
第３図は本発明の請求項１）項の一実施例を示す内部
接続図であり、図中、第１図と同符号のものは同じ構
成，機能を有す。
接続図であり、図中、第１図と同符号のものは同じ構
成，機能を有す。
第３図において、ノーマリオン形SIサイリスタ３のゲ
ート極G31（G32）に第１のMOSFETのドレインＤとダイオ
ードの陰極とを接続する。ノーマリオン形SIサイリスタ
の陰極K31に第２のMOSFET2のドレインＤを接続し、前記
ダイオードの陽極と各MOSFETのソースＳを互いに接続し
て複合半導体装置を構成する。この複合半導体装置全体
の陽極はSIサイリスタ３の陽極の電極A31を電極Ａと
し、陰極を前記各MOSFETのソースＳの接続点を電極Ｋと
して、各MOSFETのゲートＧより引き出した電極G1および
電極G2により、複合半導体装置を制御する。なおダイオ
ード４は第８図のものと同じ機能を示す。
ート極G31（G32）に第１のMOSFETのドレインＤとダイオ
ードの陰極とを接続する。ノーマリオン形SIサイリスタ
の陰極K31に第２のMOSFET2のドレインＤを接続し、前記
ダイオードの陽極と各MOSFETのソースＳを互いに接続し
て複合半導体装置を構成する。この複合半導体装置全体
の陽極はSIサイリスタ３の陽極の電極A31を電極Ａと
し、陰極を前記各MOSFETのソースＳの接続点を電極Ｋと
して、各MOSFETのゲートＧより引き出した電極G1および
電極G2により、複合半導体装置を制御する。なおダイオ
ード４は第８図のものと同じ機能を示す。
また、第２のMOSFET2に第１のMOSFET1と同様な極性方
向に別のダイオードを並列に接続しても動作は全く同じ
である。
向に別のダイオードを並列に接続しても動作は全く同じ
である。
次にその作用について説明する。
すなわち、請求項２）項の第４図に示す相反する１対
のゲート電圧信号波形図より、複合半導体装置の制御動
作を説明すれば、ゲート電圧信号波形SG1は、第３図のM
OSFET1のゲートである電極G1へ、同様にしてゲート電圧
信号波形SG2をMOSFET2のゲートである電極G2にそれぞれ
の電圧信号を与える。第４図中の時刻t0からt1の区間の
ゲート電圧信号波形SG1の「１」の状態でMOSFET1をオン
させ、これと同期した同じタイミング関係にあるゲート
電圧信号波形SG2の「０」の状態でMOSFET2をオフさせ
る。これにより、SIサイリスタ３の陰極K31は開放、ゲ
ートの電極G31（G32）は電極ＫにMOSFET1を介して短絡
されるため、複合半導体装置はオフ状態となる。
のゲート電圧信号波形図より、複合半導体装置の制御動
作を説明すれば、ゲート電圧信号波形SG1は、第３図のM
OSFET1のゲートである電極G1へ、同様にしてゲート電圧
信号波形SG2をMOSFET2のゲートである電極G2にそれぞれ
の電圧信号を与える。第４図中の時刻t0からt1の区間の
ゲート電圧信号波形SG1の「１」の状態でMOSFET1をオン
させ、これと同期した同じタイミング関係にあるゲート
電圧信号波形SG2の「０」の状態でMOSFET2をオフさせ
る。これにより、SIサイリスタ３の陰極K31は開放、ゲ
ートの電極G31（G32）は電極ＫにMOSFET1を介して短絡
されるため、複合半導体装置はオフ状態となる。
次いで時刻t1からt2の区間のゲート電圧信号波形SG1
がゲート電圧信号波形「０」状態に変化し、ゲート電圧
信号波形SG2が同様タイミングにてゲート電圧信号波形
の「１」の状態となれば、前述の場合とは逆に複合半導
体装置はオン状態となる。このオン状態への移行は、第
１図および第２図を用いて、前述したように、オフ状態
のSIサイリスタが陰極を正、ゲート極を負とする電圧V
KGを発生するため、第３図における端子K31→MOSFET2,M
OSFET1の並列接続ダイオードノーマリオン形SIサイリス
タのゲートG31の放電経路でSIサイリスタのゲート極よ
り、外部からの付勢電源を設けることなく、内部的にゲ
ート順電流を供給する結果、ノーマリオン形SIサイリス
タを、より一層高速にターンオン駆動する結果をもたら
す。
がゲート電圧信号波形「０」状態に変化し、ゲート電圧
信号波形SG2が同様タイミングにてゲート電圧信号波形
の「１」の状態となれば、前述の場合とは逆に複合半導
体装置はオン状態となる。このオン状態への移行は、第
１図および第２図を用いて、前述したように、オフ状態
のSIサイリスタが陰極を正、ゲート極を負とする電圧V
KGを発生するため、第３図における端子K31→MOSFET2,M
OSFET1の並列接続ダイオードノーマリオン形SIサイリス
タのゲートG31の放電経路でSIサイリスタのゲート極よ
り、外部からの付勢電源を設けることなく、内部的にゲ
ート順電流を供給する結果、ノーマリオン形SIサイリス
タを、より一層高速にターンオン駆動する結果をもたら
す。
第５図は請求項３）項に示すゲート電圧信号波形図の
一実施例でMOSFET1へのゲート電圧信号波形SG1のゲート
電圧信号波形「０」から「１」の状態に変化する時点を
時刻t0,t2とし、MOSFET2へのゲート電圧信号波形SG2の
「１」から「０」に変化する時点を時刻t3,t4としてそ
の時刻差ΔｔだけMOSFET1の導通を早めるよう、各MOSFE
Tを駆動する。
一実施例でMOSFET1へのゲート電圧信号波形SG1のゲート
電圧信号波形「０」から「１」の状態に変化する時点を
時刻t0,t2とし、MOSFET2へのゲート電圧信号波形SG2の
「１」から「０」に変化する時点を時刻t3,t4としてそ
の時刻差ΔｔだけMOSFET1の導通を早めるよう、各MOSFE
Tを駆動する。
そして、この時間差ΔｔをMOSFET1のオンゲート電圧
信号付与から、ノーマリオン形SIサイリスタ内に空乏層
が拡がり始めるまでの適切な時間に設定すれば、最も効
率的にノーマリオン形SIサイリスタ部のキャリア引き抜
きによるターンオフ動作を高速に実行できる。なお、第
３図の各MOSFETをデプレション形ｎチャネルMOSFETとし
て各MOSFETのオフゲート電圧信号の「０」の状態を負の
値にすることにより同様に動作できる。
信号付与から、ノーマリオン形SIサイリスタ内に空乏層
が拡がり始めるまでの適切な時間に設定すれば、最も効
率的にノーマリオン形SIサイリスタ部のキャリア引き抜
きによるターンオフ動作を高速に実行できる。なお、第
３図の各MOSFETをデプレション形ｎチャネルMOSFETとし
て各MOSFETのオフゲート電圧信号の「０」の状態を負の
値にすることにより同様に動作できる。
第６図および第７図はそれぞれ別の実施例である。
第６図はノーマリオン形SIサイリスタ３のゲートG31
にダイオード５を介して直接ゲート電圧信号を補助的に
付与できるよう電極G0を設けた他の実施例を示す接続図
である。なお、ダイオード５はノーマリオン形SIサイリ
スタのゲートより電極G0への逆流を防止するためのダイ
オードである。
にダイオード５を介して直接ゲート電圧信号を補助的に
付与できるよう電極G0を設けた他の実施例を示す接続図
である。なお、ダイオード５はノーマリオン形SIサイリ
スタのゲートより電極G0への逆流を防止するためのダイ
オードである。
第７図は各MOSFETをエンハンスメント形ＰチャネルMO
SFETとした場合の本発明の更に他の実施例を示す接続図
であり、エンハンスメント形ｎチャネルMOSFETとは導通
電流の向きが異なるためドレインＤとソースＳの接続が
互いに逆となり、各MOSFETのゲート電圧信号「１」の状
態を負の電圧、ゲート電圧信号「０」の状態を正の電圧
またはソース電位とすればよい。
SFETとした場合の本発明の更に他の実施例を示す接続図
であり、エンハンスメント形ｎチャネルMOSFETとは導通
電流の向きが異なるためドレインＤとソースＳの接続が
互いに逆となり、各MOSFETのゲート電圧信号「１」の状
態を負の電圧、ゲート電圧信号「０」の状態を正の電圧
またはソース電位とすればよい。
なお、第７図に示すMOSFET1,2をデプレッション形Ｐ
チャネルMOSFETとして、各ゲート電圧信号「１」の状態
を負電圧またはソース電位とし、「０」の状態を正電位
とすれば同様に構成できる。
チャネルMOSFETとして、各ゲート電圧信号「１」の状態
を負電圧またはソース電位とし、「０」の状態を正電位
とすれば同様に構成できる。
以上説明したごとく本発明によれば、ノーマリオン形
SIサイリスタを使用し陰極、ゲート極間に発生する電圧
を有効に活用することにより、ゲートを開放するか、ノ
ーマリオフぎみのSIサイリスタの場合でも低電圧源を利
用した小さなゲート信号を付与するのみであって、オン
電圧が低く導通損失が小さい素子が得られ、また、各MO
SFETが交互に導通するよう制御されるため、MOSFETの耐
圧はごく低くてよく、装置全体としてはSIサイリスタ単
体の耐圧限度まで使用できる。
SIサイリスタを使用し陰極、ゲート極間に発生する電圧
を有効に活用することにより、ゲートを開放するか、ノ
ーマリオフぎみのSIサイリスタの場合でも低電圧源を利
用した小さなゲート信号を付与するのみであって、オン
電圧が低く導通損失が小さい素子が得られ、また、各MO
SFETが交互に導通するよう制御されるため、MOSFETの耐
圧はごく低くてよく、装置全体としてはSIサイリスタ単
体の耐圧限度まで使用できる。
そして、ノーマリオン形SIサイリスタのゲート極によ
り、n-層のキャリアを引き抜く際、低オン抵抗のMOSFET
を導通させて引き抜くので、従来のツェナーダイオード
で引き抜いた場合に比し、格段と高速に引き抜け、ツェ
ナーダイオードに発生するような大きな損失も生じな
い。
り、n-層のキャリアを引き抜く際、低オン抵抗のMOSFET
を導通させて引き抜くので、従来のツェナーダイオード
で引き抜いた場合に比し、格段と高速に引き抜け、ツェ
ナーダイオードに発生するような大きな損失も生じな
い。
さらに、SIサイリスタ単体使用の場合に比しターンオ
ン、ターンオフ時とも低ゲート電力駆動ができ、MOSFET
の高速動作でノーマリオン形SIサイリスタのゲート極か
らのキャリア引き抜きが早く、ノーマリオン形SIサイリ
スタの陰極に接続されるもう一つのMOSFETの高速な開放
動作とにより、ノーマリオン形SIサイリスタのキャリア
蓄積時間，降下時間を著しく短縮する効果を有する。
ン、ターンオフ時とも低ゲート電力駆動ができ、MOSFET
の高速動作でノーマリオン形SIサイリスタのゲート極か
らのキャリア引き抜きが早く、ノーマリオン形SIサイリ
スタの陰極に接続されるもう一つのMOSFETの高速な開放
動作とにより、ノーマリオン形SIサイリスタのキャリア
蓄積時間，降下時間を著しく短縮する効果を有する。
また、第１のMOSFETも第２のMOSFETも互いに電極はＫ
を共通電位としているため、各MOSFETの接地に対する制
御信号のノイズ誤動作等の問題も生じない。
を共通電位としているため、各MOSFETの接地に対する制
御信号のノイズ誤動作等の問題も生じない。
第１図はノーマリオン形SIサイリスタの構造図、第２図
はその特性図、第３図は本発明の請求項１項に示す一実
施例の接続図、第４図は本発明の請求項２）項に示す一
実施例の波形図、第５図は同様請求項３）項に示す一実
施例の波形図、第6,7図は本発明の他の実施例を示す接
続図、第８図は従来の一例を示す接続図である。 1,1′,2,2′……MOSFET、３′……GTOサイリスタ、３…
…ノーマリオン形SIサイリスタ、4,4′,5……ダイオー
ド、６′……ツェナーダイオード、A,A′……複合半導
体装置の陽極、Ｋ……複合半導体装置の陰極、G,G0,G1,
G2……複合半導体装置の電極。
はその特性図、第３図は本発明の請求項１項に示す一実
施例の接続図、第４図は本発明の請求項２）項に示す一
実施例の波形図、第５図は同様請求項３）項に示す一実
施例の波形図、第6,7図は本発明の他の実施例を示す接
続図、第８図は従来の一例を示す接続図である。 1,1′,2,2′……MOSFET、３′……GTOサイリスタ、３…
…ノーマリオン形SIサイリスタ、4,4′,5……ダイオー
ド、６′……ツェナーダイオード、A,A′……複合半導
体装置の陽極、Ｋ……複合半導体装置の陰極、G,G0,G1,
G2……複合半導体装置の電極。
Claims (3)
- 【請求項１】ノーマリオン形SIサイリスタのゲート極に
第１のMOSFETのドレインを接続し、前記SIサイリスタの
陰極に第２のMOSFETのドレインを接続し、それぞれのMO
SFETのソースを互いに接続して複合半導体を形成し、ノ
ーマリオン形SIサイリスタの陽極を全体の陽極、MOSFET
のソースを全体の陰極、それぞれのMOSFETのゲートをそ
れぞれ制御用のゲート信号入力端子として構成したこと
を特徴とする複合半導体装置。 - 【請求項２】前記それぞれのMOSFETのゲートに、ゲート
信号として、互いに相反するゲート信号を付与するゲー
ト駆動装置を設けたことを特徴とする請求項第１項記載
の複合半導体装置。 - 【請求項３】前記第２のMOSFETへのオフ指令を与える前
に、前記第１のMOSFETにオン指令を与え、第１のMOSFET
と第２のMOSFETを共に導通させる期間を得るようなゲー
ト時間調整装置を設けたことを特徴とする請求項第１項
及び第２項記載の複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274932A JPH0810823B2 (ja) | 1990-10-12 | 1990-10-12 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274932A JPH0810823B2 (ja) | 1990-10-12 | 1990-10-12 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150069A JPH04150069A (ja) | 1992-05-22 |
| JPH0810823B2 true JPH0810823B2 (ja) | 1996-01-31 |
Family
ID=17548555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274932A Expired - Lifetime JPH0810823B2 (ja) | 1990-10-12 | 1990-10-12 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810823B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7200528B2 (ja) * | 2017-12-20 | 2023-01-10 | 富士電機株式会社 | 電流遮断器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663547A (en) * | 1981-04-24 | 1987-05-05 | General Electric Company | Composite circuit for power semiconductor switching |
| JPS61159819A (ja) * | 1985-01-07 | 1986-07-19 | Hitachi Ltd | 半導体スイツチング素子回路 |
-
1990
- 1990-10-12 JP JP2274932A patent/JPH0810823B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04150069A (ja) | 1992-05-22 |
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