JPH08111612A

JPH08111612A - 発振器

Info

Publication number: JPH08111612A
Application number: JP11259195A
Authority: JP
Inventors: Tadataka Oe; 忠孝大江; Takeshi Ikeda; 毅池田
Original assignee: Individual
Current assignee: Individual
Priority date: 1994-08-17
Filing date: 1995-04-14
Publication date: 1996-04-30

Abstract

(57)【要約】【目的】集積回路として形成することが容易で、か
つ、発振周波数を大幅に調整することが可能で、安定に
動作する発振器を得ること。【構成】ＦＥＴのソースおよびドレインに発生する同
相および逆相の信号をキャパシタあるいは抵抗を介して
合成することにより所定の位相シフトを行う２つの移相
回路10、30と、後段の移相回路30の出力信号の位相を変
えずに増幅する非反転回路50と、非反転回路50から出力
される信号を前段の移相回路10の入力側に帰還させる帰
還抵抗70とを含んで構成されている。移相回路10、30内
のキャパシタと抵抗からなる直列回路の時定数を変化さ
せて発振周波数を調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、集積回路として形成
することが容易で、かつ、発振周波数を大幅に調整する
ことが可能な発振器に関する。

【０００２】

【従来の技術】正弦波発振器として従来より能動素子お
よびリアクタンス素子を使用した各種の発振回路が提案
され実用化されている。

【０００３】

【発明が解決しようとする課題】正弦波発振器として、
図２１に示すウィーン・ブリッジ型発振器、図２２に示
すブリッジＴ型発振器が従来より知られている。

【０００４】図２１より明らかなように、ウィーン・ブ
リッジ型発振器においては、周波数を変化させるために
キャパシタＣと可変抵抗Ｒsとの直列回路の可変抵抗Ｒs
の抵抗値と、キャパシタＣと可変抵抗Ｒpとの並列回路
の可変抵抗Ｒpの抵抗値とを連動して変化させなければ
ならないが、直列回路の可変抵抗Ｒsの抵抗値と並列回
路の可変抵抗Ｒpの抵抗値に連動誤差が生じると、増幅
器Ａに入力される電圧が増減するので、その結果、発振
出力が変動する。そして、発振出力が小さくなれば発振
が停止し、大きくなれば発振出力に著しい歪みを生じる
ことになる。

【０００５】通常、正弦波発振器の出力変動を少なくす
るように安定化することは難しく、その安定化手段は増
幅器の振幅特性に非線形を付加すること、すなわち、出
力の大きさによってその増幅度が変化するような特性を
付加することになる。

【０００６】このように特性を付加することは増幅器の
直線性を悪化させることになるから、出力波形の歪率を
悪化させることになり、出力電圧の安定性と歪率とは二
率背反の関係にある。

【０００７】直列回路の抵抗Ｒs と並列回路の可変抵
抗Ｒp の比を一定に保って変化させることは、回路を
集積回路化して、外部から電圧制御の手法で可変抵抗を
変化させる場合には特に困難である。

【０００８】ウィーン・ブリッジ型発振器に限らず、図
２２に示すブリッジＴ型発振器や移相型発振器でも同様
のことがいえる。

【０００９】さらに、発振周波数を大幅に調整し得る可
変周波数発振器を集積回路によって形成することも困難
である。

【００１０】そこで、この発明は、このような課題を解
決するために考えられたものである。

【００１１】

【課題を解決するための手段】上述した課題を解決する
ために、この発明の発振器は、入力された交流信号を同
相および逆相の交流信号に変換して出力する変換手段
と、前記変換手段によって変換された一方の交流信号を
キャパシタを介して他方の交流信号を抵抗を介して合成
する合成手段とを含む２つの移相回路と、入力される交
流信号の位相を変えずに所定の増幅度で増幅して出力す
る非反転回路と、を備え、前記２つの移相回路および前
記非反転回路のそれぞれを縦続接続し、これら縦続接続
された複数の回路の中の最終段の出力を初段の入力側に
帰還させるとともに、これら複数の回路のいずれかから
正弦波発振出力を取り出すことを特徴とする。

【００１２】また、この発明の発振器は、入力された交
流信号を同相および逆相の交流信号に変換して出力する
変換手段と、変換された前記２つの交流信号を第１のキ
ャパシタおよび第２の抵抗を介して合成して移相する手
段とよりなる第１の移相回路と、入力された交流信号を
同相および逆相の交流信号に変換して出力する変換手段
と、変換された前記２つの交流信号を第２の抵抗および
第２のキャパシタを介して合成して、前記第１の移相回
路とは反対方向に移相する手段とよりなる第２の移相回
路と、前記第２の移相回路の出力を前記第１の移相回路
の入力へ帰還する回路と、を備えることを特徴とする。

【００１３】

【実施例】以下、この発明を適用した一実施例の発振器
について、図面を参照しながら具体的に説明する。

【００１４】この実施例の発振器の特徴は、交流信号の
位相をシフトさせる前段の移相回路と、前段の移相回路
と入出力電圧間の位相関係が反対となるように交流信号
をシフトさせる後段の移相回路と、後段の移相回路の出
力を位相を変えずに所定の増幅度で増幅して出力する非
反転回路とによって閉回路を形成して、この閉回路の利
得を１より大きく設定し、閉回路の位相差の総和が０°
となる周波数で発振動作をさせることにある。

【００１５】図１は、この発明を適用した一実施例の発
振器の構成を示す回路図である。同図に示す発振器１
は、それぞれが入力信号の位相を所定量シフトさせるこ
とにより所定の周波数において合計で０°の位相シフト
を行う２つの移相回路10、30と、移相回路30の出力信号
の位相を変えずに所定の増幅度で増幅して出力する非反
転回路50と、非反転回路50の出力を前段の移相回路10の
入力側に帰還させる帰還抵抗70とを含んで構成されてい
る。この帰還抵抗70は０Ωから有限の抵抗値を有してい
る。

【００１６】図２は、図１に示した前段の移相回路10の
構成を抜き出して示したものである。同図に示す前段の
移相回路10は、ゲートが入力端22に接続されたＦＥＴ12
と、このＦＥＴ12のソース・ドレイン間に直列に接続さ
れた可変抵抗14およびキャパシタ16と、ＦＥＴ12のドレ
インと正電源との間に接続された抵抗18と、ＦＥＴ12の
ソースと負電源との間に接続された抵抗20とを含んで構
成されている。

【００１７】ここで、上述したＦＥＴ12のソースおよび
ドレインに接続された２つの抵抗20、18の抵抗値はほぼ
等しく設定されており、入力端22に印加される入力電圧
の交流成分に着目すると、位相が一致した信号がＦＥＴ
12のソースから、位相が反転した信号がＦＥＴ12のドレ
インからそれぞれ出力されるようになっている。

【００１８】なお、図１に示した移相回路10の前段に設
けられたキャパシタ72は、直流電流を阻止するためのも
のであり、そのインピーダンスは動作周波数において極
めて小さく、すなわち大きな静電容量を有している。ま
た、直列接続された２つの抵抗25、26は、電源電圧を分
圧してＦＥＴ12に適切なバイアス電圧を印加するための
ものである。

【００１９】また、本実施例では、正電源と負電源によ
って電源電圧を印加しているが、負電源側をアースに置
き換えて単一電源で動作させてもよい。さらに、ＦＥＴ
12はセルフバイアスとすることができることから、抵抗
25を省略して抵抗26のみによってＦＥＴ12のバイアス電
圧を印加するようにしてもよい。

【００２０】このような構成を有する移相回路10におい
て、所定の交流信号が入力端22に入力されると、すなわ
ちＦＥＴ12のゲートに所定の交流電圧（入力電圧）が印
加されると、ＦＥＴ12のソースにはこの入力電圧と同相
の交流電圧が現れ、反対にＦＥＴ12のドレインにはこの
入力電圧と逆相であってソースに現れる電圧と振幅が等
しい交流電圧が現れる。このソースおよびドレインに現
れる交流電圧の振幅をともにＥiとする。

【００２１】このＦＥＴ12のソース・ドレイン間には可
変抵抗14とキャパシタ16とにより構成される直列回路が
接続されている。したがって、ＦＥＴ12のソースおよび
ドレインに現れる電圧のそれぞれをキャパシタ16あるい
は可変抵抗14を介して合成した信号が出力端24から出力
される。

【００２２】図３は、移相回路10の入出力電圧とキャパ
シタ等に現れる電圧との関係を示すベクトル図である。

【００２３】ＦＥＴ12のソースとドレインにはそれぞれ
入力電圧と同相および逆相であって電圧振幅がＥiの交
流電圧が現れるため、ソース・ドレイン間の電位差（交
流成分）は２Ｅiとなる。また、可変抵抗14の両端に現
れる電圧ＶR1とキャパシタ16の両端に現れる電圧ＶC1と
は互いに９０°位相がずれており、これらをベクトル的
に合成（加算）したものが、ＦＥＴ12のソース・ドレイ
ン間の電位差２Ｅiに等しくなる。

【００２４】したがって、図３に示すように、電圧Ｅi
の２倍を斜辺とし、可変抵抗14の両端電圧ＶR1とキャ
パシタ16の両端電圧ＶC1とが直交する２辺を構成する直
角三角形を形成することになる。このため、入力信号の
振幅が一定で周波数のみが変化した場合には、図３に示
す半円の円周に沿って可変抵抗14の両端電圧ＶR1とキャ
パシタ16の両端電圧ＶC1とが変化する。

【００２５】ところで、可変抵抗14とキャパシタ16の接
続点と負電源との電位差を出力電圧Ｅo として取り出
すものとすると、この出力電圧Ｅo は、図３に示した
半円においてその中心点を始点とし、電圧ＶR1と電圧Ｖ
C1とが交差する円周上の一点を終点とするベクトルで表
すことができ、その大きさは半円の半径Ｅi に等しく
なる。しかも、入力信号の周波数が変化しても、このベ
クトルの終点は円周上を移動するだけであるため、周波
数に応じて出力振幅が変化しない安定した出力を得るこ
とができる。

【００２６】また、図３から明らかなように、電圧ＶR1
と電圧ＶC1とは円周上で直角に交わるため、理論的には
ＦＥＴ12のゲートに印加される入力電圧と電圧ＶR1との
位相差は、周波数ωが０から∞まで変化するに従って９
０°から０°まで変化する。そして、移相回路10全体の
位相シフト量φ1はその２倍であり、周波数に応じて１
８０°から０°まで変化する。

【００２７】次に、上述した入出力電圧間の関係を定量
的に検証する。図４は、上述した移相回路10を等価的に
表した図である。

【００２８】ＦＥＴ12のソースおよびドレインには、Ｆ
ＥＴ12のゲートに印加される入力電圧と同相あるいは逆
相の電圧がそれぞれ発生するため、これら２つの電圧を
発生する２つの電圧源27、28に置き換えて考えることが
できる。このとき、図４に示す等価回路の閉ループに流
れる電流Ｉは、可変抵抗14の抵抗値をＲ、キャパシタ16
の静電容量をＣとすると、

【数１】となる。また、図４に示す出力端24と負電源との電位差
を出力電圧Ｅo として取り出すものとすると、電圧Ｅi
と出力電圧Ｅo を加算した電圧が可変抵抗14の両端
電圧に等しいことから、

【数２】の関係が成立する。上述した(2)式に(1)式を代入して計
算すると、

【数３】となる。ここで、ＣＲ回路の時定数をＴ（＝ＣＲ）とし
た。

【００２９】この(3)式においてｓ＝ｊωを代入して変
形すると、

【数４】となる。(4)式から出力電圧Ｅo の絶対値を求めると、

【数５】となる。すなわち、(5)式は、本実施例の移相回路10は
入出力間の位相がどのように回転しても、その出力信号
の振幅は一定であることを表している。

【００３０】また、(4)式から出力電圧Ｅo の入力電圧
に対する位相シフト量φ1を求めると、

【数６】となる。この(6)式から、例えば、ωがほぼ１／Ｔ（＝
１／（ＣＲ））となるような周波数における位相シフト
量φ1はほぼ９０°となる。しかも、可変抵抗14の抵抗
値Ｒを可変することにより、位相シフト量φ1がほぼ９
０°となる周波数ωを変化させることができる。

【００３１】図５は、図１に示した後段の移相回路30の
構成を抜き出して示したものである。同図に示す後段の
移相回路30は、ゲートが入力端42に接続されたＦＥＴ32
と、このＦＥＴ32のソース・ドレイン間に直列に接続さ
れたキャパシタ36および可変抵抗34と、ＦＥＴ32のドレ
インと正電源との間に接続された抵抗38と、ＦＥＴ32の
ソースと負電源との間に接続された抵抗40とを含んで構
成されている。

【００３２】移相回路10と同様に、図５に示したＦＥＴ
32のソースおよびドレインに接続された２つの抵抗40、
38の抵抗値はほぼ等しく設定されており、入力端42に印
加される入力電圧の交流成分に着目すると、位相が一致
した信号がＦＥＴ32のソースから、位相が反転した信号
がＦＥＴ32のドレインからそれぞれ出力されるようにな
っている。

【００３３】なお、図１に示した移相回路30の前段に設
けられた抵抗46はＦＥＴ32に適切なバイアス電圧を印加
するためのものである。また、移相回路30と10との間に
設けられたキャパシタ48は、移相回路10の出力から直流
成分を取り除く直流電流阻止用であり、交流成分のみが
移相回路30に入力される。

【００３４】このような構成を有する移相回路30におい
て、所定の交流信号が入力端42に入力されると、すなわ
ちＦＥＴ32のゲートに所定の交流電圧（入力電圧）が印
加されると、ＦＥＴ32のソースにはこの入力電圧と同相
の交流電圧が現れ、反対にＦＥＴ32のドレインにはこの
入力電圧と逆相であってソースに現れる電圧と振幅が等
しい交流電圧が現れる。このソースおよびドレインに現
れる交流電圧の振幅をともにＥi とする。

【００３５】このＦＥＴ32のソース・ドレイン間にはキ
ャパシタ36と可変抵抗34とにより構成される直列回路が
接続されている。したがって、ＦＥＴ32のソースおよび
ドレインに現れる電圧のそれぞれを可変抵抗34あるいは
キャパシタ36を介して合成した信号が出力端44から出力
される。

【００３６】ＦＥＴ32のソースとドレインにはそれぞれ
入力電圧と同相および逆相であって電圧振幅がＥi の
交流電圧が現れるため、ソース・ドレイン間の電位差は
２Ｅiとなる。また、キャパシタ36の両端に現れる電圧
ＶC2と可変抵抗34の両端に現れる電圧ＶR2とは互いに９
０°位相がずれており、これらをベクトル的に加算した
ものが、ＦＥＴ32のソース・ドレイン間の電位差２Ｅi
に等しくなる。

【００３７】したがって、図６に示すように、電圧Ｅi
の２倍を斜辺とし、キャパシタ36の両端電圧ＶC2と可
変抵抗34の両端電圧ＶR2とが直交する２辺を構成する直
角三角形を形成することになる。このため、入力信号の
振幅が一定で周波数のみが変化した場合には、図６に示
す半円の円周に沿ってキャパシタ36の両端電圧ＶC2と可
変抵抗34の両端電圧ＶR2とが変化する。

【００３８】可変抵抗34とキャパシタ36の接続点と負電
源との電位差を出力電圧Ｅo として取り出すものとす
ると、この出力電圧Ｅo は、図６に示した半円におい
てその中心点を始点とし、電圧ＶC2と電圧ＶR2とが交差
する円周上の一点を終点とするベクトルで表すことがで
き、その大きさは半円の半径Ｅi に等しくなる。しか
も、入力信号の周波数が変化しても、このベクトルの終
点は円周上を移動するだけであるため、周波数に応じて
出力振幅が変化しない安定した出力を得ることができ
る。

【００３９】また、図６から明らかなように、電圧ＶC2
と電圧ＶR2とは円周上で直角に交わるため、理論的には
ＦＥＴ32のゲートに印加される入力電圧と電圧ＶC2との
位相差は、周波数ωが０から∞まで変化するに従って０
°から９０°まで変化する。そして、移相回路30全体の
位相シフト量φ2はその２倍であり、周波数に応じて０
°から１８０°まで変化する。

【００４０】次に、上述した入出力電圧間の関係を定量
的に検証する。図７は、上述した移相回路30を等価的に
表した図である。

【００４１】ＦＥＴ32のソースおよびドレインには、ゲ
ートに印加される入力電圧と同相あるいは逆相の電圧が
それぞれ発生するため、上述した移相回路10の場合と同
様に、これら２つの電圧を発生する２つの電圧源27、28
に置き換えて考えることができる。このとき、図７に示
す等価回路の閉ループに流れる電流Ｉは、キャパシタ36
の静電容量をＣ、可変抵抗34の抵抗値をＲとすると、上
述した(1)式で表すことができる。したがって、図７に
示す出力端44と負電源との電位差を出力電圧Ｅo とし
て取り出すものとすると、電圧Ｅiと出力電圧Ｅoを加算
した電圧がキャパシタ36の両端電圧に等しいことから、

【数７】の関係が成立する。上述した(7)式に(1)式を代入して計
算すると、

【数８】となる。ここで、移相回路10の場合と同様にＣＲ回路の
時定数をＴとした。

【００４２】この(8)式においてｓ＝ｊωを代入して変
形すると、

【数９】となる。

【００４３】上述した(8)式および(9)式は、移相回路10
について計算した(3)式および(4)式と符号のみ異なって
いる。したがって、出力電圧Ｅoの絶対値は(5)式をその
まま適用することができ、移相回路30は、入出力間の位
相がどのように回転しても、その出力信号の振幅は一定
であることを表している。

【００４４】また、(9)式から出力電圧Ｅoの入力電圧に
対する位相シフト量φ2を求めると、

【数１０】となる。この(10)式から、例えば、ωがほぼ１／Ｔ（＝
１／（ＣＲ））となるような周波数における位相シフト
量φ2はほぼ９０°となる。しかも、可変抵抗34の抵抗
値Ｒを可変することにより、位相シフト量φ2がほぼ９
０°となる周波数ωを変化させることができる。

【００４５】このようにして、２つの移相回路10、30の
それぞれにおいて位相が所定量シフトされる。しかも、
図３および図６に示すように、各移相回路10、30におけ
る入出力電圧の相対的な位相関係は反対方向であって、
ある周波数において２つの移相回路10、30の全体により
位相シフト量が０°の信号が出力される。

【００４６】また、図１に示した非反転回路50は、ドレ
インと正電源との間に抵抗54が、ソースと負電源との間
に抵抗56がそれぞれ接続されたＦＥＴ52と、ベースがＦ
ＥＴ52のドレインに接続されているとともにコレクタが
抵抗60を介してソースに接続されたトランジスタ58とを
含んで構成されている。なお、非反転回路50の前段に設
けられた抵抗62はＦＥＴ52に適切なバイアス電圧を印加
するためのものであり、キャパシタ64は移相回路30の出
力から直流成分を取り除く直流電流阻止用であって交流
成分のみが非反転回路50に入力される。

【００４７】ＦＥＴ52は、ゲートに交流信号が入力され
ると、逆相の信号をドレインから出力する。また、トラ
ンジスタ58は、ベースにこの逆相の信号が入力される
と、さらに位相を反転した信号、すなわちＦＥＴ52のゲ
ートに入力された信号の位相を基準に考えると同相の信
号をコレクタから出力し、この同相の信号が非反転回路
50から出力される。この非反転回路50の出力は、出力端
子92から発振器１の出力として取り出されるとともに、
帰還抵抗70を介して前段の移相回路10の入力側に帰還さ
れている。

【００４８】また、上述した非反転回路50の増幅度は、
上述した抵抗54、56、60の各抵抗値によって決まり、こ
れら各抵抗の抵抗値を調整することにより、図１に構成
を示す発振器１のループゲインが１以上に設定されてい
る。すなわち、実際には信号振幅の減衰が生じてループ
ゲインが１よりかなり小さくなるため、この減衰分を非
反転回路50による増幅で補うことにより、ループゲイン
を１以上に設定することが可能となる。このようにルー
プゲインを１以上に設定することにより、閉ループを一
巡したときに位相シフト量が０°となるような周波数で
正弦波発振が行われる。

【００４９】図８は、上述した構成を有する２つの移相
回路10、30と非反転回路50の全体を伝達関数Ｋ1を有す
る回路に置き換えたシステム図であり、伝達関数Ｋ1を
有する回路と抵抗値Ｒ0の帰還抵抗70とによって閉ルー
プが形成されている。図９は、図８に示すシステムをミ
ラーの定理によって変換したシステム図であり、同図に
示すように抵抗値Ｒ0を有する帰還抵抗70を入力シャン
ト抵抗に変換すると、その抵抗値Ｒsは、

【数１１】で表すことができる。

【００５０】この式において、Ｋ1が１より大きい場合
を考えると、入力シャント抵抗Ｒsは負性抵抗となるこ
とがわかる。

【００５１】伝達関数Ｋ1を有する理想的な移相回路
（オール・パス・ネットワーク）で任意の有限な周波数
において位相シフト量が０°である条件を満たすものと
すれば、この周波数において、選択的に負性抵抗を実現
することになり、発振が可能となる。実際には入力シャ
ント抵抗は移相回路の入力インピーダンスと並列接続さ
れた形となり、これらを合成したものが負性抵抗となる
必要があるが、帰還抵抗70の抵抗値Ｒ0を低く設定した
り、移相回路の入力インピーダンスを高く設定すること
は設計上極めて容易であるため、理論上は移相回路の入
力インピーダンスの影響を無視して考えることができ
る。

【００５２】ところで、(3)式から明らかなように、前
段の移相回路10の伝達関数Ｋ2は、

【数１２】であり、(8)式から明らかなように、後段の移相回路30
の伝達関数Ｋ3は、

【数１３】である。但し、移相回路10および30内の各ＣＲ回路の時
定数は異なる場合も想定し、それぞれをＴ₁、Ｔ₂とし
た。

【００５３】したがって、移相回路10と30を２段縦続接
続した場合の全体の伝達関数Ｋ1は、

【数１４】となる。なお、上述したように実際には２つの移相回路
10、30の後段に非反転回路50を接続してループゲインを
１以上に設定しているが、(12)式および(13)式によって
表される伝達関数Ｋ2、Ｋ3は各移相回路において信号振
幅の減衰が生じないものとして求めたものであり、(14)
式により求めた伝達関数Ｋ1は、実際に２つの移相回路1
0、30に非反転回路50を接続した全体の伝達関数と同じ
になる。

【００５４】ここで、計算を簡単にするために、ｓ＝ｊ
ω、ｓ²＝−ω²、Ａ＝１＋Ｔ₁・Ｔ₂・ｓ²＝１−Ｔ₁・Ｔ
₂・ω²、Ｂ＝Ｔ₁＋Ｔ₂とおくと、

【数１５】となる。この(15)式において、移相回路10、30を２段接
続した全体の入出力間の位相差が０°となるには、(15)
式の右辺の虚数項が０にならなければならないので、次
の式が成立する。

【数１６】したがって、１−Ｔ₁・Ｔ₂・ω²＝０またはω＝０とな
る。ここで、ω＝０の場合は入力信号が直流の場合であ
って位相差が１８０°となるので、結局他方の条件（１
−Ｔ₁・Ｔ₂・ω²＝０）を満たすω＝１／√（Ｔ₁・Ｔ₂)
のときに位相差が０°となる。この周波数において入力
シャント抵抗Ｒsは負性抵抗となって、発振電圧条件と
周波数条件を同時に満たすことになる。

【００５５】このように、２つの移相回路10、30を組み
合わせることにより、閉ループを一巡する信号の位相シ
フト量をある周波数において０°とすることができ、こ
のときのループゲインを１より大きくすることにより正
弦波発振が持続される。また、位相シフト量が０°とな
る周波数は、各移相回路10、30内の可変抵抗14あるいは
34の抵抗値を変えることにより変化させることができる
ため、容易に周波数可変型の発振器を実現することがで
きる。

【００５６】また、この実施例の発振器１は、ＦＥＴや
キャパシタあるいは抵抗を組み合わせて構成しており、
どの構成素子も半導体基板上に形成することができるこ
とから、電圧制御型の発振器１の全体を半導体基板上に
形成して集積回路とすることも容易である。

【００５７】なお、上述したこの実施例の発振器１で
は、前段に移相回路10を、後段に移相回路30をそれぞれ
配置したが、これらの全体によって入出力信号間の位相
シフト量が０°となればよいことから、図１０に示すよ
うに、これらの前後を入れ換えて前段に移相回路30を、
後段に移相回路10をそれぞれ配置して発振器１ａを構成
するようにしてもよい。

【００５８】また、上述した本実施例の発振器１に含ま
れる非反転回路50は、バイポーラトランジスタ58を含ん
で構成したが、これをＦＥＴに置き換えて、２段のソー
ス接地回路によって構成するようにしてもよい。この場
合には、発振器１に使用されるトランジスタの全てがＦ
ＥＴで統一されるため、製造プロセスの簡略化が可能と
なる。

【００５９】ところで、上述したこの実施例の発振器
は、２つの移相回路と非反転回路によって構成されてお
り、接続された３つの回路の全体によって所定の周波数
において合計の位相シフト量を０°にすることにより所
定の発振を行うようになっている。したがって、位相シ
フト量だけに着目すると、３つの回路をどのような順番
で接続するかはある程度の自由度があり、必要に応じて
接続順番を決めることができる。

【００６０】図１１および図１２は、２つの移相回路1
0、30と非反転回路50の接続状態を示す図である。な
お、これらの図において、帰還側インピーダンス素子70
ａは、最も一般的には図１等に示すように帰還抵抗70を
使用する。但し、帰還側インピーダンス素子70ａをキャ
パシタあるいはインダクタにより形成したり、抵抗やキ
ャパシタあるいはインダクタを組み合わせて形成しても
よい。

【００６１】図１１(Ａ)には２つの移相回路10、30の後
段に非反転回路50を配置した構成が示されており、図１
に示した発振器１に対応している。図１１(Ｂ)には２つ
の移相回路30、10の後段に非反転回路50を配置した構成
が示されており、図１０に示した発振器１ａに対応して
いる。このように、後段に非反転回路50を配置した場合
には、この非反転回路50に出力バッファの機能を持たせ
ることにより、大きな出力電流を取り出すこともでき
る。

【００６２】図１１(Ｃ)には２つの移相回路10、30の中
間に非反転回路50を配置した構成が、図１１(Ｄ)には２
つの移相回路30、10の中間に非反転回路50を配置した構
成がそれぞれ示されている。このように、中間に非反転
回路50を配置した場合には、前段の移相回路10あるいは
30と後段の移相回路30あるいは10の相互干渉を完全に防
止することができる。

【００６３】図１２(Ａ)には２つの移相回路10、30の前
段に非反転回路50を配置した構成が、図１２(Ｂ)には２
つの移相回路30、10の前段に非反転回路50を配置した構
成がそれぞれ示されている。このように、前段に非反転
回路50を配置した場合には、前段の移相回路10あるいは
30に対する帰還側インピーダンス素子70ａの影響を最小
限に抑えることができる。

【００６４】また、上述した実施例において示した移相
回路10、30には可変抵抗14あるいは34が含まれている。
これらの可変抵抗14、34は、具体的には接合型あるいは
ＭＯＳ型のＦＥＴを用いて実現することができる。

【００６５】図１３は、この実施例において示した２種
類の移相回路内の可変抵抗14あるいは34をＦＥＴに置き
換えた場合の移相回路の構成を示す図である。

【００６６】同図(Ａ)には、図１等に示した一方の移相
回路10において、可変抵抗14をＦＥＴに置き換えた構成
が示されている。同図(Ｂ)には、図１等に示した他方の
移相回路30において、可変抵抗34をＦＥＴに置き換えた
構成が示されている。

【００６７】このように、ＦＥＴのソース・ドレイン間
に形成されるチャネルを抵抗体として利用して可変抵抗
14あるいは34の代わりに使用すると、ゲート電圧を可変
に制御してこのチャネル抵抗をある範囲で任意に変化さ
せて各移相回路における位相シフト量を変えることがで
きる。したがって、各発振器において一巡する信号の位
相シフト量が０°となる周波数を変えることができた
め、発振周波数を任意に変更することができる。

【００６８】なお、図１３に示した各移相回路は、可変
抵抗を１つのＦＥＴ、すなわちｐチャネルあるいはｎチ
ャネルのＦＥＴによって構成したが、ｐチャネルのＦＥ
ＴとｎチャネルのＦＥＴとを並列接続して１つの可変抵
抗を構成し、各ＦＥＴのゲートとサブストレート間に大
きさが等しく極性が異なるゲート電圧を印加するように
してもよい。抵抗値を可変する場合にはこのゲート電圧
の大きさを変えればよい。このように、２つのＦＥＴを
組み合わせて可変抵抗を構成することにより、ＦＥＴの
非線形領域の改善を行うことができるため、発振出力の
歪みを少なくすることができる。

【００６９】また、上述した各実施例において示した移
相回路10あるいは30は、キャパシタ16、36と直列に接続
された可変抵抗14あるいは34の抵抗値を変化させて位相
シフト量を変化させることにより全体の発振周波数を変
えるようにしたが、キャパシタ16、36を可変容量素子に
よって形成し、その静電容量を変化させることにより全
体の発振周波数を変えるようにしてもよい。

【００７０】図１４は、この実施例において示した２種
類の移相回路内のキャパシタ16あるいは36を可変容量ダ
イオードに置き換えた場合の移相回路の構成を示す図で
ある。

【００７１】同図(Ａ)には、図１等に示した一方の移相
回路10において、可変抵抗14を固定抵抗に置き換えると
ともにキャパシタ16を可変容量ダイオードに置き換えた
構成が示されている。同図(Ｂ)には、図１等に示した他
方の移相回路30において、可変抵抗34を固定抵抗に置き
換えるとともにキャパシタ36を可変容量ダイオードに置
き換えた構成が示されている。

【００７２】なお、図１４(Ａ)、(Ｂ)において、可変容
量ダイオードに直列に接続されたキャパシタは、可変容
量ダイオードのアノード・カソード間に逆バイアス電圧
を印加する際にその直流電流を阻止するためのものであ
り、そのインピーダンスは動作周波数において極めて小
さく、すなわち大きな静電容量を有している。また、図
１４(Ａ)、(Ｂ)に示したキャパシタの両端の電位は直流
成分をみると一定であるため、交流成分の振幅より大き
な逆バイアス電圧をアノード・カソード間に印加するこ
とにより、各可変容量ダイオードを容量可変のキャパシ
タとして機能させることができる。

【００７３】このように、キャパシタ16あるいは36を可
変容量ダイオードで構成し、そのアノード・カソード間
に印加する逆バイアス電圧の大きさを可変に制御してこ
の可変容量ダイオードの静電容量をある範囲で任意に変
化させて各移相回路における位相シフト量を変えること
ができる。したがって、各発振器において一巡する信号
の位相シフト量が０°となる周波数を変えることがで
き、発振周波数を任意に変更することができる。

【００７４】ところで、上述した図１４(Ａ)、(Ｂ)では
可変容量素子として可変容量ダイオードを用いたが、ソ
ースおよびドレインを直流的に固定電位に接続するとと
もにゲートに可変電圧を印加したＦＥＴを用いるように
してもよい。上述したように、図１４(Ａ)、(Ｂ)に示し
た可変容量ダイオードの両端電位は直流的に固定されて
いるため、これらの可変容量ダイオードを上述したＦＥ
Ｔに置き換えるだけでよく、ゲートに印加する電圧を可
変することによりゲート容量、すなわちＦＥＴが有する
静電容量を変えることができる。

【００７５】また、上述した図１４(Ａ)、(Ｂ)では可変
容量ダイオードの静電容量のみを可変したが、同時に可
変抵抗14あるいは34の抵抗値を可変するようにしてもよ
い。図１４(Ｃ)には、図１等に示した一方の移相回路10
において、可変抵抗14を用いるとともにキャパシタ16を
可変容量ダイオードに置き換えた構成が示されている。
同図(Ｄ)には、図１等に示した他方の移相回路30におい
て、可変抵抗34を用いるとともにキャパシタ36を可変容
量ダイオードに置き換えた構成が示されている。これら
において可変容量ダイオードをゲート容量可変のＦＥＴ
に置き換えてもよいことは当然である。

【００７６】また、図１４(Ｃ)、(Ｄ)に示した可変抵抗
を図１３に示したようにＦＥＴのチャネル抵抗を利用し
て形成することができることはいうまでもない。特に、
ｐチャネルのＦＥＴとｎチャネルのＦＥＴとを並列接続
して１つの可変抵抗を構成し、各ＦＥＴのベースとサブ
ストレート間に大きさが等しく極性が異なるゲート電圧
を印加した場合には、ＦＥＴの非線形領域の改善を行う
ことができるため、発振出力の歪みを少なくすることが
できる。

【００７７】このように、可変抵抗と可変容量素子を組
み合わせて移相回路を構成した場合であっても、可変抵
抗の抵抗値および可変容量素子の静電容量をある範囲で
任意に変化させて各移相回路における位相シフト量を変
えることができる。したがって、各発振器において一巡
する信号の位相シフト量が０°となる周波数を変えるこ
とができ、発振周波数を任意に変更することができる。

【００７８】また、上述したように可変抵抗や可変容量
素子を用いる場合の他、素子定数が異なる複数の抵抗あ
るいはキャパシタを用意しておいて、スイッチを切り換
えることにより、これら複数の素子の中から１つあるい
は複数を選ぶようにしてもよい。この場合にはスイッチ
切り換えにより接続する素子の個数および接続方法（直
列接続、並列接続あるいはこれらの組み合わせ）によっ
て、素子定数を不連続に切り換えることができる。例え
ば、可変抵抗の代わりに抵抗値がＲ、２Ｒ、４Ｒ、…と
いった２のｎ乗の系列の複数の抵抗を用意しておいて、
１つあるいは任意の複数を選択して直列接続することに
より、等間隔の抵抗値の切り換えをより少ない素子で容
易に実現することができる。同様に、キャパシタの代わ
りに静電容量がＣ、２Ｃ、４Ｃ、…といった２のｎ乗の
系列の複数のキャパシタを用意しておいて、１つあるい
は任意の複数を選択して並列接続することにより、等間
隔の静電容量の切り換えをより少ない素子で容易に実現
することができる。

【００７９】また、上述した各実施例の発振器１等を半
導体基板上に形成した場合には、実用上キャパシタ16あ
るいは36としてあまり大きな静電容量を設定することが
できない。したがって、半導体基板上に実際に形成した
キャパシタの小さな静電容量の回路を工夫することによ
り、見かけ上大きくすることができれば時定数Ｔを大き
な値に設定して発振周波数の低周波数化を図る際に都合
がよい。

【００８０】図１５は、図１等に示した移相回路10、30
に用いたキャパシタ16あるいは36を素子単体ではなく回
路によって構成した変形例を示す図であり、実際に半導
体基板上に形成されるキャパシタの静電容量を見かけ上
大きくみせる静電容量変換回路として機能する。なお、
図１５に示した回路全体が移相回路10、30に含まれるキ
ャパシタ16あるいは36に対応している。

【００８１】図１５に示す静電容量変換回路16ａは、所
定の静電容量Ｃ0を有するキャパシタ210と、２つのオペ
アンプ212、214と、４つの抵抗216、218、220、222とを
含んで構成されている。

【００８２】１段目のオペアンプ212は、出力端子と反
転入力端子との間に抵抗218（この抵抗値をＲ18とす
る）が接続されており、さらにこの反転入力端子が抵抗
216（この抵抗値をＲ16とする）を介して接地されてい
る。

【００８３】１段目のオペアンプ212の非反転入力端子
に印加される電圧Ｅ1と出力端子に現れる電圧Ｅ2との間
には、

【数１７】の関係がある。この１段目のオペアンプ212は、主にイ
ンピーダンス変換を行うバッファとして機能するもので
あり、利得は１であってもよい。利得１の場合とはＲ18
／Ｒ16＝０のとき、すなわちＲ16を無限大（抵抗216を
除去すればよい）、あるいはＲ18を０Ω（直結すればよ
い）に設定する。

【００８４】また、２段目のオペアンプ214は、出力端
子と反転入力端子との間に抵抗222（この抵抗値をＲ22
とする）が接続されているとともに反転入力端子と上述
したオペアンプ212の出力端子との間に抵抗220（この抵
抗値をＲ20とする）が接続されており、さらに非反転入
力端子が接地されている。

【００８５】２段目のオペアンプ214の出力端子に現れ
る電圧をＥ3とすると、この電圧Ｅ3と１段目のオペアン
プ212の出力端子に現れる電圧Ｅ2との間には、

【数１８】の関係がある。このように２段目のオペアンプ214は反
転増幅器として機能するものであり、その入力側を高イ
ンピーダンスに設定するために１段目のオペアンプ212
が使用されている。

【００８６】また、このような接続がなされた１段目の
オペアンプ212の非反転入力端子と２段目のオペアンプ2
14の出力端子との間には、上述したように所定の静電容
量を有するキャパシタ210が接続されている。

【００８７】図１５に示した静電容量変換回路16ａにお
いて、キャパシタ210を除く回路全体の伝達関数をＫ4と
すると、静電容量変換回路16ａは図１６に示すシステム
図で表すことができる。図１７は、これをミラーの定理
によって変換したシステム図である。

【００８８】図１６に示したインピーダンスＺ0を用い
て図１７に示したインピーダンスＺ1を表すと、

【数１９】となる。ここで、図１５に示した静電容量変換回路16ａ
の場合には、インピーダンスＺ0＝１／（ｊωＣ0）であ
り、これを(19)式に代入して、

【数２０】

【数２１】となる。この(21)式は、静電容量変換回路16ａにおいて
キャパシタ210が有する静電容量Ｃ0が見掛け上は（１−
Ｋ4）倍になったことを示している。

【００８９】したがって、利得Ｋ4が負の場合には常に
（１−Ｋ4）は１より大きくなるため、静電容量Ｃ0を大
きいほうに変化させることができる。

【００９０】ところで、図１５に示した静電容量変換回
路16ａにおける増幅器の利得、すなわちオペアンプ212
と214の全体により構成される増幅器の利得Ｋ4は、(17)
式および(18)式から、

【数２２】となる。この(22)式を(21)式に代入すると、

【数２３】となる。したがって、４つの抵抗216、218、220、222の
抵抗値を所定の値に設定することにより、２つの端子22
4、226間の見掛け上の静電容量Ｃを大きくすることがで
きる。

【００９１】また、１段目のオペアンプ212による増幅
器の利得が１の場合、すなわち上述したようにＲ16を無
限大（抵抗216を除去）、あるいはＲ18を０Ωに設定し
たときであってＲ18／Ｒ16＝０の場合には、上述した(2
3)式は簡略化されて、

【数２４】となる。

【００９２】図１８は、図１５に示した第１のオペアン
プ212の反転入力端子に接続されている抵抗216を除去し
た静電容量変換回路16ｂの構成を示す図である。この場
合には、端子224、226間に現れる静電容量Ｃは(24)式に
より表されるため、Ｒ22とＲ20の比を変化させるだけで
Ｃ0を大きいほうに変化させることができる。

【００９３】このように、上述した静電容量変換回路16
ａあるいは16ｂは、抵抗220と抵抗222との抵抗比Ｒ22／
Ｒ20あるいは抵抗216と抵抗218との抵抗比Ｒ18／Ｒ16を
変えることにより、実際に半導体基板上に形成するキャ
パシタ210の静電容量Ｃ0を見掛け上大きい方に変換する
ことができる。そのため、半導体基板上に図１等に示し
た発振器１等の全体を形成するような場合には、半導体
基板上に小さな静電容量Ｃ0を有するキャパシタ210を形
成しておいて、図１５あるいは図１８に示した回路によ
って大きな静電容量Ｃに変換することができ、集積化に
際して好都合となる。特に、このようにして大きな静電
容量を確保することができれば、図１に示した発振器１
等の全体の実装面積を小型化して、材料コスト等の低減
も可能となる。

【００９４】また、抵抗216、218、220、222の中の少な
くとも１つ（図１８に示した静電容量変換回路16ｂの場
合は抵抗220、222の少なくとも１つ）を可変抵抗により
形成することにより、具体的には接合型やＭＯＳ型のＦ
ＥＴあるいはｐチャネルＦＥＴとｎチャネルＦＥＴとを
並列に接続して可変抵抗を形成することにより、容易に
静電容量が可変のキャパシタを形成することができる。
したがって、このキャパシタを図１４に示した可変容量
ダイオードの代わりに使用することにより、位相シフト
量をある範囲で任意に変化させることができる。このた
め、発振器において一巡する信号の位相シフト量が０°
となる周波数を変えることができ、上述した発振器の発
振周波数を任意に変更することができる。

【００９５】なお、上述したように第１段目のオペアン
プ212は入力インピーダンスを高くするためのバッファ
として用いているため、このオペアンプ212をエミッタ
ホロワ回路あるいはソースホロワ回路に置き換えるよう
にしてもよい。

【００９６】図１９は、１段目にエミッタホロワ回路を
用いた静電容量変換回路16ｃの構成を示す図である。同
図に示す静電容量変換回路16ｃは、図１５に示した１段
目のオペアンプ212および２つの抵抗216、218をバイポ
ーラトランジスタと抵抗からなるエミッタホロワ回路22
8に置き換えた構成を有している。

【００９７】図２０は、１段目にソースホロワ回路を用
いた静電容量変換回路16ｄの構成を示す図である。同図
に示す静電容量変換回路16ｄは、図１５に示した１段目
のオペアンプ212および２つの抵抗216、218をＦＥＴと
抵抗からなるソースホロワ回路230に置き換えた構成を
有している。

【００９８】また、上述した静電容量変換回路16ｃ、16
ｄのそれぞれは、オペアンプ214に接続されている抵抗2
20、222の抵抗比を変えることにより端子224、226間の
見掛け上の静電容量Ｃを任意に変化させることができる
点は図１５等に示した静電容量変換回路16ａ等と同じで
ある。したがって、抵抗220、222の少なくとも一方を、
接合型やＭＯＳ型のＦＥＴあるいはｐチャネルＦＥＴと
ｎチャネルＦＥＴとを並列に接続した可変抵抗に置き換
えることにより、静電容量可変のキャパシタを構成する
ことができ、このキャパシタを図１４に示した可変容量
ダイオードの代わりに使用することにより、位相シフト
量をある範囲で任意に変化させることができる。このた
め、各発振器において一巡する信号の位相シフト量が０
°となる周波数を変えることができ、発振周波数を任意
に変更することができる。

【００９９】なお、この発明は上記実施例に限定される
ものではなく、この発明の要旨の範囲内で種々の変形実
施が可能である。

【０１００】例えば、上述した実施例の発振器１等には
２つの移相回路が含まれているが、発振周波数を可変す
る場合には、両方の移相回路に含まれるＣＲ回路を構成
する抵抗とキャパシタの少なくとも一方の素子定数を変
える場合の他、一方の移相回路に含まれるＣＲ回路を構
成する抵抗とキャパシタの少なくとも一方の素子定数を
変える場合が考えられる。あるいは、各移相回路内の可
変抵抗14、34を抵抗値が固定の抵抗に置き換えて、発振
周波数が固定の発振器を構成するようにしてもよい。

【０１０１】また、上述した実施例の発振器を半導体基
板上に集積化する際には、例えばシリコン酸化膜等の絶
縁膜を挟んで電極を形成したり、上述したようにＦＥＴ
のゲート容量を利用して移相回路内のキャパシタを形成
することができる。

【０１０２】また、上述した図１等においては、接合型
のＦＥＴ12あるいはＦＥＴ32を用いて移相回路10等を構
成する場合を図示したが、ＭＯＳ型のＦＥＴにより、あ
るいはバイポーラトランジスタによって移相回路を構成
するようにしてもよい。

【０１０３】ＦＥＴをバイポーラトランジスタに置き換
えた移相回路においては、入力信号がベースに入力され
たときにベース・エミッタ間で電流が流れるため、エミ
ッタに現れる電圧（交流電圧）とコレクタに現れる電圧
（交流電圧）とは正確には同じにはならない。但し、電
流増幅度が数十倍から百倍程度である場合には、その差
は１％から数％であり、事実上無視することができる。
あるいは、エミッタ抵抗よりコレクタ抵抗を若干大きく
設定することにより、この差を補正するようにしてもよ
い。

【０１０４】特に、バイポーラトランジスタを用いて移
相回路を構成した場合には、動作周波数の上限を高くす
ることができ、また、ベース・エミッタ間の電位差がＦ
ＥＴのゲート・ソース間の電位差よりも小さいため移相
回路に入出力される信号振幅の減衰を少なくすることが
できる。したがって、少なくとも１段目の移相回路10あ
るいは30をバイポーラトランジスタを用いて構成するこ
とが好ましい。但し、２段目の移相回路は高入力インピ
ーダンスにする必要があるため、ＦＥＴを用いて構成す
ることが好ましい。

【０１０５】また、上述した実施例の発振器は、発振器
を構成する２つの移相回路10、30と非反転回路50の中の
１つの回路から正弦波信号を取り出すようにしたが、３
つの回路の中の２つあるいは全部から正弦波信号を取り
出すようにしてもよい。特に、発振器を構成する２つの
移相回路10および30の各時定数を同じに設定した場合に
は、各移相回路における位相シフト量が９０°となるた
め、互いに位相が９０°ずれた２相出力を取り出すこと
ができる。

【０１０６】

【発明の効果】以上の各実施例に基づく説明から明らか
なように、この発明の発振器を構成する各素子は集積回
路の製法によって形成することが可能であるから、発振
器を半導体ウエハ上に集積回路として小型に形成でき、
大量生産によって安価に作ることができる。

【０１０７】特に、各移相回路におけるＣＲ回路の可変
抵抗としてＦＥＴのソース・ドレイン間のチャネルを使
用し、このＦＥＴのゲートに印加する制御電圧を変化さ
せてチャネルの抵抗を変化させるように構成すると、制
御電圧を印加する配線のインダクタンスや静電容量の影
響を回避することができ、ほぼ設計どおりの理想的な特
性を備えた発振器を得ることができる。

【０１０８】また、従来のＬＣ共振を利用した発振器に
おいては、発振周波数ωが１／√ＬＣであるから、発振
周波数を調整するために静電容量Ｃまたはインダクタン
スＬを変化させると、発振周波数はその変化量の平方根
に比例して変化するが、この発明の発振器では発振周波
数ωが例えば１／（ＣＲ）であって、発振周波数は抵抗
値Ｒあるいは静電容量Ｃに比例して変化させることがで
きるので、発振周波数の大幅な変更および調整が可能と
なる。

【図面の簡単な説明】

【図１】この発明を適用した一実施例の発振器の構成を
示す回路図、

【図２】図１に示した前段の移相回路の構成を抜き出し
て示した図、

【図３】前段の移相回路の入出力電圧とキャパシタ等に
現れる電圧との関係を示すベクトル図、

【図４】図２に示した移相回路を等価的に表した図、

【図５】図１に示した後段の移相回路の構成を抜き出し
て示した図、

【図６】後段の移相回路の入出力電圧とキャパシタ等に
現れる電圧との関係を示すベクトル図、

【図７】図５に示した移相回路を等価的に表した図、

【図８】２つの移相回路の全体を伝達関数Ｋ1を有する
回路に置き換えたシステム図、

【図９】図８に示すシステムをミラーの定理によって変
換したシステム図、

【図１０】この実施例の発振器の変形例を示す図、

【図１１】移相回路と非反転回路との接続形態を示す
図、

【図１２】移相回路と非反転回路との接続形態を示す
図、

【図１３】移相回路の可変抵抗をＦＥＴに置き換えた移
相回路の構成を示す図、

【図１４】移相回路のキャパシタを可変容量ダイオード
に置き換えた移相回路の構成を示す図、

【図１５】キャパシタが実際に有する静電容量を見かけ
上大きくする静電容量変換回路の構成を示す図、

【図１６】図１５に示した回路を伝達関数を用いて表し
た図、

【図１７】図１６に示す構成をミラーの定理によって変
換した図、

【図１８】図１５の回路を簡略化した静電容量変換回路
の構成を示す図、

【図１９】１段目にエミッタホロワ回路を用いた静電容
量変換回路の構成を示す図、

【図２０】１段目にソースホロワ回路を用いた静電容量
変換回路の構成を示す図、

【図２１】従来の正弦波発振器の一例を示す回路図、

【図２２】従来の正弦波発振器の一例を示す回路図であ
る。

【符号の説明】

１発振器 10、30 移相回路 12、32 電界効果トランジスタ（ＦＥＴ） 14、34 可変抵抗 16、36 キャパシタ 18、20、38、40 抵抗 50 非反転回路 70 帰還抵抗 92 出力端子

Claims

【特許請求の範囲】

【請求項１】入力された交流信号を同相および逆相の
交流信号に変換して出力する変換手段と、前記変換手段
によって変換された一方の交流信号をキャパシタを介し
て他方の交流信号を抵抗を介して合成する合成手段とを
含む２つの移相回路と、入力される交流信号の位相を変えずに所定の増幅度で増
幅して出力する非反転回路と、を備え、前記２つの移相回路および前記非反転回路のそ
れぞれを縦続接続し、これら縦続接続された複数の回路
の中の最終段の出力を初段の入力側に帰還させるととも
に、これら複数の回路のいずれかから正弦波発振出力を
取り出すことを特徴とする発振器。
【請求項２】請求項１において、前記移相回路に含まれる前記変換手段は、ソースおよび
ドレインのそれぞれにあるいはエミッタおよびコレクタ
のそれぞれに抵抗値がほぼ等しい抵抗が接続されている
とともに、ゲートあるいはベースに入力信号が入力され
るトランジスタによって構成されており、前記トランジ
スタのソース・ドレイン間あるいはエミッタ・コレクタ
間に前記合成手段を構成する前記キャパシタおよび前記
抵抗からなる直列回路を接続し、これらの前記キャパシ
タおよび前記抵抗の接続の仕方を前記２つの移相回路に
おいて反対にしたことを特徴とする発振器。
【請求項３】請求項１または２において、前記２つの移相回路および前記非反転回路から２相出力
を取り出すことを特徴とする発振器。
【請求項４】請求項１〜３のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段の抵抗を可変抵抗により形成し、この抵抗値を変
えることにより、発振周波数を変化させることを特徴と
する発振器。
【請求項５】請求項４において、前記可変抵抗をＦＥＴのチャネルによって形成し、ゲー
ト電圧を変えてチャネル抵抗を変えることを特徴とする
発振器。
【請求項６】請求項４において、前記可変抵抗をｐチャネル型のＦＥＴとｎチャネル型の
ＦＥＴとを並列接続することにより形成し、極性が異な
る各ＦＥＴのゲート電圧の大きさを変えてチャネル抵抗
を変えることを特徴とする発振器。
【請求項７】請求項１〜３のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段のキャパシタを可変容量素子により形成し、この
静電容量を変えることにより、発振周波数を変化させる
ことを特徴とする発振器。
【請求項８】請求項７において、前記可変容量素子を逆バイアス電圧が変更可能な可変容
量ダイオード、あるいはゲート電圧可変によってゲート
容量が変更可能なＦＥＴによって形成することを特徴と
する発振器。
【請求項９】請求項１〜３のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段の抵抗として抵抗値が固定の複数の抵抗を有して
おり、スイッチ切り換えにより選択的に接続することに
より、発振周波数を変化させることを特徴とする発振
器。
【請求項１０】請求項１〜３のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段のキャパシタとして静電容量が固定の複数のキャ
パシタを有しており、スイッチ切り換えにより選択的に
接続することにより、発振周波数を変化させることを特
徴とする発振器。
【請求項１１】請求項１〜３のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段のキャパシタを、利得が負の値を有する増幅器
と、前記増幅器の入出力間に並列接続されたキャパシタ
素子に置き換えることにより、前記増幅器の入力側から
みた静電容量を実際に前記キャパシタ素子が有する静電
容量よりも大きくすることを特徴とする発振器。
【請求項１２】請求項１１において、前記増幅器の利得を可変して前記増幅器の入力側からみ
た静電容量を変えることにより、発振周波数を変化させ
ることを特徴とする発振器。
【請求項１３】入力された交流信号を同相および逆相
の交流信号に変換して出力する変換手段と、変換された
前記２つの交流信号を第１のキャパシタおよび第１の抵
抗を介して合成して移相する手段とよりなる第１の移相
回路と、入力された交流信号を同相および逆相の交流信号に変換
して出力する変換手段と、変換された前記２つの交流信
号を第２の抵抗および第２のキャパシタを介して合成し
て、前記第１の移相回路とは反対方向に移相する手段と
よりなる第２の移相回路と、前記第２の移相回路の出力を前記第１の移相回路の入力
へ帰還する回路と、を備えることを特徴とする発振器。
【請求項１４】請求項１３において、前記第１の移相回路の第１の抵抗および／または第２の
移相回路の第２の抵抗を変化させて発振周波数を変化さ
せることを特徴とする発振器。
【請求項１５】請求項１３において、前記第１および第２の移相回路の各抵抗をＦＥＴのチャ
ネルで形成することを特徴とする発振器。
【請求項１６】請求項１〜１５において、半導体集積回路として形成することを特徴とする発振
器。